KR100591768B1 - 메모리 소자들 및 그 형성 방법들 - Google Patents
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Abstract
자기정렬 부유 게이트 및 자기정렬 제어 게이트를 구비하는 메모리 소자 및 그 형성 방법이 개시된다. "T"형의 희생 구조물을 이용하여 "T"형 구조물의 수평 성분 "ㅡ" 아래에 자기정렬적인 방식으로 부유 게이트를 형성하고, 그 결과 "T"형 구조물 및 자기정렬 부유 게이트의 통합 구조물의 측벽들 상에 제어 게이트를 자기정렬적인 방식으로 형성한다. 추가적인 사진공정의 필요 없이 부유 게이트 및 제어 게이트를 형성할 수 있어 고집적도 달성이 용이하며, 사진공정에서 발생할 수 있는 오정렬에 따른 문제점을 피할 수 있다.
메모리 소자, 스플릿 게이트, 자기정렬, 부유 게이트, 제어 게이트
Description
도1 내지 도5는 종래 방법에 따른 스플릿 셀 형성 방법을 설명하기 위해 주요 공정단계에서의 공정 순서에 따른 반도체 기판의 단면도들이다.
도6은 도6은 본 발명의 바람직한 실시예에 따른 부유 게이트가 형성될 영역을 노출시키는 개구부를 한정하는 마스크 패턴을 개략적으로 도시하는 평면도이다.
도7은 본 발명에 따른 4 개의 메모리 셀들을 도시하는 반도체 기판의 평면도이다.
도8a 내지 도8c는 각각 도7의 I-I선, II-II선 및 III-III 선을 따라 절단했을 때의 반도체 기판의 단면도들이다.
도9a 내지 도21a, 도9b 내지 도21b, 도9c 내지 도21c는 각각 도7의 I-I선, II-II선 및 III-III 선을 따라 절단했을 때의 단면도들로서 본 발명의 제1실시예에 따른 메모리 소자 형성 방법을 설명하기 위한 공정 순서에 따른 반도체 기판의 단면도들이다.
도22a 내지 도22c는 본 발명의 또 다른 실시예를 설명하기 위한 반도체 기판의 단면도들이다.
도23a 내지 도24a, 도23b 내지도24b, 및 도23c 내지 도24c는 각각 도7의 I-I 선, II-II선 및 III-III 선을 따라 절단했을 때의 반도체 기판의 단면도들로서, 본 발명의 제2실시예에 따른 메모리 소자 형성 방법을 설명하기 위한 주요 공정 단계에서의 공정 순서에 따른 단면도들이다.
도25a 내지 도30a, 도25b 내지 도30b, 도25c 내지 도30c는 각각 도7의 I-I선, II-II선 및 III-III 선을 따라 절단했을 때의 반도체 기판의 단면도들로서, 본 발명의 제3실시예에 따른 메모리 소자 형성 방법을 설명하기 위한 주요 공정 단계에서의 공정 순서에 따른 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리 소자 및 그 형성 방법에 관한 것이다.
플래쉬 메모리 소자는 전기적으로 데이터의 소거와 저장 (프로그램)이 가능하고, 전원 공급이 차단되더라도 데이터의 보존이 가능한 불휘발성 메모리소자의 한 종류이다. 플래쉬 메모리 소자는 그 셀 구조가 다양한 형태를 가지는데 전하를 저장하기 위해서 부유 게이트(floating gate)를 사용하는 점에서 공통적이다. 부유 게이트 형태로서 스플릿 게이트형(split gate type), 적층 게이트형(stacked gate type), 또는 이들의 조합형 등이 있다.
적층 게이트 셀의 일례가 무크허제(Mukherjee) 등에 의한 미국 특허 제4,698,787 호에 기술되어 있다. 개시된 통상적인 적층 게이트 셀에서는 기판 상에 부유 게이트 및 제어 게이트가 차례로 적층되어 있고 기판과 부유 게이트 사이에는 터널링 산화막이, 부유 게이트와 제어 게이트 사이에는 블록킹 산화막이 개재한다. 그리고, 적층 게이트 구조 양측의 기판에 소오스 및 드레인 접합영역들이 위치한다. 이 같은 적층 게이트 셀은 채널 핫 캐리어 인젝션(CHEI:channel hot electron injection)을 이용하여 드레인 측에서 프로그래밍 (programming) 동작을 실시하고, 파울러-노드하임(F-N :Fowler-Nordheim) 터널링 (tunneling)을 이용하여 소오스 측에서 소거 동작을 실시한다. 이러한 적층 게이트 셀은 크기가 작아 고집적화에 유리하기 때문에 초창기에 플래쉬 메모리 소자의 단위 셀로서 많이 사용되어져 왔다.
하지만, 이러한 적층 게이트 셀의 단점으로 과도제거(over-erase) 문제가 보고되고 있다. 과도제거 문제는 적층 게이트 셀에서의 소거 동작 중 부유 게이트가 과도하게 디스챠지(discharged) 되었을 때 일어난다. 과도하게 디스챠지된 셀의 문턱전압 (threshold voltages)은 음의 값을 나타낸다. 따라서, 셀이 선택되지 않은, 즉 제어 게이트에 읽기 전압(read voltage) 을 가하지 않은, 상태에서도 전류가 흐르게 되는 문제가 발생한다.
이러한 과도제거 문제를 해결하기 위해, 두 가지 구조의 셀이 도입되었다. 그 하나는 페리에고스 (Periegos) 에 의한 미국 특허 제4,558,344호에 기술되어 있는 투-트랜지스터 셀 (two-transistor cell)이고 다른 하나는 사마치사 (Samachisa) 등에 의한 미국 특허 제4,783,766호에 기술되어 있는 스플릿 게이트 셀이다. 페리에고사 (Periegos) 가 개시한 셀에서는 통상적인 적층 게이트 셀로부터 이격된 선택 트랜지스터(select transistor)가 추가가 채용되었다. 프로그램 및 소거는 통상적인 적층 게이트 셀 구조에서 이루어진다. 셀이 선택되지 않은 때에는, 선택 게이트(select gate)가 과도하게 디스챠지된 부유 게이트로 인한 누설 전류(leakage current) 를 방지한다.
한편, 사마치사 (Samachisa) 등이 개시하는 스플릿 게이트 셀은 페리에고사 (Periegos) 의 선택 게이트 및 적층 게이트 셀의 제어 게이트가 하나의 제어 게이트로 합쳐진 구조를 가진다. 제어 게이트의 일부는 부유 게이트의 매개 없이 기판 상에 형성되고 제어 게이트의 일부는 부유 게이트를 매개하여 기판 상에 형성된다. 즉, 사마치사 (Samachisa) 등이 개시하는 스플릿 게이트 셀에서는 적층 게이트 하부에 두 개의 스플릿 채널들이 존재한다. 제어 게이트가 턴-오프(turn-off)되었을 때, 제어 게이트 하부에 위치한 선택 게이트 영역(a select gate portion)이 과도하게 디스챠지된 부유 게이트 하부에 위치한 부유 게이트 채널(a floating gate portion of channel)로 부터의 누설 전류를 방지한다.
하지만, 스플릿 게이트 셀의 주요 단점은 낮은 프로그래밍 효율 및 프로그래밍시 상대적으로 높은 드레인 전압을 요구한다는 것이다.
이에 최근 폴리실리콘 게이트 팁(poly-tip)을 이용한 스플릿 게이트 플래쉬 메모리 소자가 소개되고 있으며, 일 예로서, 쉬에 (Hsieh) 등에 의한 미국 특허 제 5,970,371호에 개시된 바 있다.
이하에서는 도1 내지 도5를 참조하여 종래 폴리-팁을 채택한 플래쉬 메모리 소자 형성 방법을 설명하기로 한다. 먼저 도1을 참조하여, 기판(11) 상에 산화막(13), 부유 게이트를 위한 제1실리콘막(15) 및 질화막(17)을 차례로 형성한 후 폴 리-팁이 형성될 영역 (부유 게이트가 형성될 영역)을 규정하는 개구부(21)를 구비하는 포토 마스크(19)를 질화막(17) 상에 형성한다. 상기 개구부(21)에 의해서 노출된 질화막을 식각하여 제1실리콘막(15)을 노출시킨다. 계속해서, 열산화 공정을 진행하여 패터닝된 질화막(17)으로 덮이지 않는 제1실리콘막의 일부를 열산화시켜 인터폴리 절연막(interpoly)으로 작용하는 열산화막(23)을 형성한다.
다음 도2를 참조하여, 포토 마스크(19) 및 패터닝된 질화막(17)을 제거한 후, 인터폴리 절연막(21)을 식각 마스크로 사용하여 노출된 제1실리콘막(15)을 제거하여 부유 게이트(25)를 형성한다.
다음 도3을 참조하여, 부유 게이트(25)의 측벽들 및 기판 상에 터널링 산화막(27)을 형성한 후 기판 전면에 제어 게이트를 위한 제2실리콘막(29)을 형성한다. 계속해서, 제어 게이트를 한정하는 포토 마스크(31)를 제2실리콘막(29) 상에 형성한다.
다음 도4를 참조하여, 포토 마스크(31)에 의해 노출된 제2실리콘막(29)을 식각하여 제어 게이트(33)를 형성한다.
다음 도5를 참조하여, 포토 마스크(31)를 제거한 후, 이온 주입 공정을 진행하여 소오스 접합 영역(35s) 및 드레인 접합 영역(35d)을 형성한다.
상술한 종래 폴리-팁을 이용한 스플릿 게이트 플래쉬 메모리 소자 형성 방법에 따르면 부유 게이트 및 제어 게이트 형성이 모두 사진공정에 의존한다. 따라서 사진공정에서 오정렬이 발생할 경우, "제어 게이트-기판" 간의 중첩 면적(x1 및 x2)을 좌.우 셀에서 동일하게 가져갈 수 없고 마찬가지로 "부유 게이트-제어 게이트" 간의 중첩 면적을 좌.우 셀에서 동일하게 가져갈 수 없다. 이로 인해, 좌.우 셀의 제거 및 프로그램 특성이 달라지게 된다.
따라서, 본 발명은 이와 같은 상황을 고려하여 안출되었으며, 본 발명의 목적은 자기정렬 제어 게이트를 형성하는 방법 및 그에 따른 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 자기정렬 부유 게이트를 형성하는 방법 및 그에 따른 메모리 소자를 제공하는 것이다.
상기 본 발명의 목적들을 달성하기 위한 본 발명의 실시예들은 메모리 소자 형성 방법을 제공한다.
상기 메모리 소자 형성 방법은 희생 구조물을 이용하여 부유 게이트를 자기정렬적인 방식으로 형성하는 것을 일 특징으로 한다. 또한, 상기 메모리 소자 형성 방법은 상기 부유 게이트 및 상기 희생 구조물의 통합 구조물에 측벽들 상에 제어 게이트를 자기정렬적인 방식으로 형성하는 것을 다른 특징으로 한다.
상기 희생 구조물은 "T"형상을 나타낸다. 상기 "T" 형상의 희생 구조물을 구성하는 수평 성분들 "ㅡ" 아래에 상기 부유 게이트가 자기정렬적인 방식으로 형성되고, 그 결과 상기 "T"형 구조물 및 상기 자기정렬 부유 게이트의 통합 구조물의 측벽들 상에 제어 게이트가 자기정렬적인 방식으로 형성된다.
따라서, 추가적인 사진공정의 필요 없이 부유 게이트 및 제어 게이트를 형 성할 수 있어 고집적도 달성이 용이하며, 사진공정에서 발생할 수 있는 오정렬에 따른 문제점들을 피할 수 있다.
본 발명의 일 양상(aspect)에 있어서, 상기 메모리 소자를 형성하는 방법은:반도체 기판 상에 제1절연막, 제1도전막 및 제1희생막을 형성하고; 상기 제1희생막 및 상기 제1도전막을 관통하여 상기 제1절연막에 다다르는 중심 기둥 및 상기 중심 기둥의 상부 측벽들 상의 산화방지 제1측벽 스페이스들로 구성된 "T"형 구조물을 형성하되, 상기 산화방지 제1측벽 스페이서들 하부면들 및 측면들은 상기 제1도전막 및 제1희생막과 이격되도록 상기 "T" 형 구조물을 형성하고; 열산화 공정을 진행하여, 상기 산화방지 제1측벽 스페이스들에 의해 노출된 제1도전막 일부를 산화시켜 제2절연막을 형성하고; 상기 제1희생막을 제거하여 상기 제2절연막 외측의 제1도전막을 노출시키고; 상기 노출된 제1도전막을 제거하여 상기 제2절연막 아래에 자기정렬된 부유 게이트를 형성하고; 상기 부유 게이트 측벽에 제3절연막을 형성하고; 제2도전막을 형성한 후 재식각 공정을 진행하여 상기 산화방지 제1측벽 스페이서들, 제2절연막 및 제3절연막의 측면들 상에 자기정렬된 제어 게이트를 형성하는 것을 포함한다.
일 실시예에 있어서, 상기 "T"형 구조물을 형성하는 것은: 상기 제1희생막을 패터닝하여 상기 제1도전막을 노출시키는 제1개구부를 형성하고; 패터닝된 제1희생막 및 노출된 상기 제1도전막 상에 제2희생막을 형성하고; 상기 제1개구부의 측벽들 상의 제2희생막 상에 산화방지 제1측벽 스페이서들을 형성하고; 상기 산화방지 제1측벽 스페이서들 사이의 제2희생막 및 제1도전막을 식각하여 제2개구부를 형성 하고; 상기 산화방지 제1측벽 스페이서들에 의해 좁혀진 제1개구부 및 상기 제2개구부를 채우는 중심 기둥을 형성하고; 상기 제2희생막을 제거하여 상기 산화방지 제1측벽 스페이서들 아래의 제1도전막을 노출시키는 제3개구부를 형성하는 것을 포함하여 이루어진다.
바람직하게, 상기 제1도전막 및 상기 제1희생막 사이에 보호 산화방지막을 형성하는 것을 더 포함한다. 이때, 상기 제1희생막을 제거하여 상기 제2절연막 외측의 제1도전막을 노출시키는 것은 상기 보호 산화방지막을 제거하는 것을 더 포함한다.
본 발명의 다른 양상에 있어서, 상기 본 발명의 목적들을 달성하기 위한 메모리 소자 형성 방법은: 소자분리영역에 의해 한정된 활성영역을 구비하는 반도체 기판을 준비하고, 상기 반도체 기판 상에 제1절연막, 제1도전막 및 제1희생막을 차례로 형성하고, 상기 제1희생막을 패터닝하여 상기 제1도전막을 노출시키는 제1개구부를 형성하고, 패터닝된 제1희생막 및 노출된 상기 제1도전막 상에 제2희생막을 형성하고, 상기 제1개구부의 측벽들 상의 제2희생막 상에 산화방지 제1측벽 스페이서들을 형성하고, 상기 산화방지 제1측벽 스페이서들 사이의 제2희생막 및 제1도전막을 식각하여 제2개구부를 형성하고, 상기 산화방지 제1측벽 스페이서들에 의해 좁혀진 제1개구부 및 상기 제2개구부를 채우는 중심 기둥을 형성하고, 상기 제2희생막을 제거하여 상기 산화방지 제1측벽 스페이서들 아래의 제1도전막을 노출시키는 제3개구부를 형성하고, 열산화 공정을 진행하여, 상기 제3개구부에 의해 노출된 상기 활성영역 상의 제1도전막 일부를 산화시켜 제2절연막을 형성하는 동시에 상기 소자분리영역 상의 제1도전막을 모두 열산화막으로 변환시키고, 잔존하는 제1희생막을 제거하여 상기 제2절연막 및 열산화막 외측의 제1도전막을 노출시키고, 상기 노출된 제1도전막을 제거하여 상기 제2절연막 아래에 자기정렬된 부유 게이트를 형성하고, 상기 부유 게이트 측벽에 제3절연막을 형성하고, 제2도전막을 형성한 후 재식각 공정을 진행하여 상기 산화방지 제1측벽 스페이서들, 제2절연막 및 제3절연막의 측면들 상에 자기정렬된 제어 게이트를 형성하는 것을 포함한다.
상기 산화방지 제1측벽 스페이서들 및 그들 사이의 상기 중심 기둥이 상기 "T"형 희생 구조물을 구성한다. 상기 제2희생막을 제거하는 것에 의해서 상기 "T"형 희생 구조물의 양쪽 수평 성분 'ㅡ' (스페이서들)의 하부면 아래에 제1도전막이 노출되고 열산화 공정에 의해서 노출된 제1도전막이 산화되어 상기 제2절연막이 형성된다. 이때, 상기 소자분리영역 상의 노출된 제1도전막은 모두 열산화되어 상기 열산화막으로 변환되기 때문에 인접한 부유 게이트들이 자동적으로 절연된다. 한편, 상기 활성영역 상의 노출된 제1도전막은 그 일부분이 열산화되기 때문에 열산화되지 않은 나머지 부분이 부유 게이트로 사용된다.
이 같이 상기 활성영역 및 소자분리영역 상에서 서로 다른 정도로 열산화가 진행되는 것은, 일 실시예에 있어서, 상기 제1도전막이 상기 활성영역 및 소자분리영역 상에 서로 다른 두께로 형성되기 때문이다. 구체적으로, 소자분리영역에 의해 한정된 활성영역을 구비하는 반도체 기판을 준비는 것은: 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하고, 상기 패드 질화막 및 패드 산화막을 패터닝하여 식각 마스크를 형성하고, 상기 식각 마스크에 의해 노출된 반도체 기판을 소정 깊이 식각하여 소자분리를 위한 트렌치를 형성하고, 상기 트렌치를 절연물질로 채워 상기 소자분리영역을 형성하고, 상기 식각 마스크를 제거하여 상기 소자분리영역이외의 반도체 기판 표면을 노출시키는 것을 포함하여 이루어진다. 따라서, 상기 소자분리영역의 상부표면은 상기 식각 마스크가 제거되어 노출된 상기 반도체 기판의 활성영역의 상부표면보다 대략 상기 식각 마스크 두께만큼 더 높으며, 결과적으로 상기 제1도전막을 두껍게 형성하면 상기 활성영역 및 소자분리영역 상에 서로 다른 두께로 형성할 수 있다.
한편, 다른 실시예에 있어서, 소자분리영역에 의해 한정된 활성영역을 구비하는 반도체 기판을 준비는 것은: 반도체 기판 상에 패드 산화막 및 실리콘막을 순차적으로 형성하고, 상기 실리콘막, 패드 산화막 및 상기 반도체 기판의 소정 깊이를 식각하여 소자분리를 위한 트렌치를 형성하고, 상기 트렌치를 절연물질로 채워 상기 소자분리영역을 형성하는 것을 포함하여 이루어질 수 있다. 이때, 상기 반도체 기판 상에 제1절연막, 제1도전막 및 제1희생막을 차례로 형성하는 것은 상기 반도체 기판 상에 상기 제1도전막 및 상기 제1희생막을 차례로 형성하는 것으로 이루어진다. 따라서, 상기 소자분리영역 상에서 산화될 수 있는 막질로서 상기 제1도전막이 존재하나 활성영역 상에는 산화될 수 있는 막질로서 상기 제1도전막뿐만 아니라 상기 실리콘막도 존재하게 된다. 결국, 상기 열산화 공정은 상기 제3개구부에 의해 노출된 상기 제1도전막 전부는 산화되고 상기 활성영역 상의 실리콘막은 부유 게이트로 사용된다. 상기 활성영역 상의 실리콘막 일부분도 산화되는 것이 바람직하다.
일 실시예에 있어서, 상기 열산화 공정을 진행한 후 잔존하는 제3개구부를 채우는 보호막을 형성하는 것을 더 포함할 수 있다. 상기 보호막은 부유 게이트 형성을 위한 식각 공정에서 상기 제2절연막을 보호한다.
바람직하게, 상기 산화방지 제1측벽 스페이서들 및 상기 중심 기둥은 상기 제2희생막에 대해서 식각 선택성을 가지는 막질로 형성된다. 예컨대, 상기 산화방지 제1측벽 스페이서들 및 상기 중심 기둥은 질화막으로 형성될 수 있고 상기 제2희생 산화막은 산화막으로 형성될 수 있다. 하지만 이들은 단지 예시적인 것에 지나지 않는다. 한편, 상기 제1희생막은 상기 제2희생막에 대해서 식각 선택성을 가지는 물질막으로 형성될 수 있다. 상기 제2희생막이 산화막으로 형성될 경우, 상기 제1희생막은 상기 제2희생막과는 다른 방법으로 형성되는 산화막일 수 있다. 즉, 증착 방법을 달리하여 서로 다른 식각 선택성을 가지는 산화막을 형성할 수 있다. 예컨대, 불순물이 도우핑된 산화막과 그렇지 않은 산화막을 서로 다른 식각 선택성을 나타낼 수 있다.
한편, 상기 제1희생막 및 제2희생막을 동일한 방법으로 형성할 경우, 일 실시예에 있어서, 상기 제1희생막을 형성하기 전에 상기 제1도전막 상에 보호 산화방지막을 형성하는 것이 바람직하다. 이 같이 상기 보호 산화방지막을 형성하는 이유는 상기 제2희생막이 제거될 때, 상기 제1희생막도 동시에 제거되기 때문에, 상기 제1희생막 하부의 제1도전막이 노출되는 것을 방지하기 위함이다. 이때, 상기 제1희생막을 패터닝하여 상기 제1도전막을 노출시키는 제1개구부를 형성하는 것은 상기 보호 산화방지막을 패터닝하는 것을 더 포함한다. 또한, 상기 제2희생막을 제거 할 때, 잔존하는 제1희생막을 동시에 제거한다. 또, 상기 잔존하는 제1희생막을 제거하여 상기 제2절연막 및 열산화막 외측의 제1도전막을 노출시키는 것은 잔존하는 보호 산화방지막을 제거하는 것을 포함한다.
또한, 상기 보호 산화방지막을 형성할 경우, 상기 제1희생막은 실리콘막으로 상기 제2희생막은 산화막으로 형성될 수 있다. 이때, 상기 실리콘 제1희생막은 상기 제2희생막을 제거하기 전에 먼저 제거되며, 상기 보호 산화방지막이 상기 실리콘 제1희생막 하부에 형성되어 있어 제1도전막이 식각되는 것이 방지된다.
일 실시예에 있어서, 상기 중심 기둥이 실리콘으로 형성될 수 있다. 이 경우, 상기 중심 기둥은 소오스 라인으로 작용을 하며 따라서 상기 소오스 라인은 자기정렬적인 방식으로 형성된다. 상기 중심 기둥이 실리콘으로 형성될 경우, 상기 제2개구부를 형성한 후, 상기 제2개구부 측벽들 상에 산화방지 제2측벽 스페이서들을 형성하는 것을 더 포함한다. 상기 산화방지 제2측벽 스페이서들은 상기 실리콘 중심 기둥이 상기 제1도전막을 산화시키는 열산화 공정에서 산화되는 것을 방지한다.
본 발명의 또 다른 양상에 있어서, 상기 본 발명의 목적들을 달성하기 위한 메모리 소자 형성 방법은: 반도체 기판 상에 제1절연막 및 실리콘막을 형성하고, 상기 실리콘막, 제1절연막 및 반도체 기판의 일부분을 식각하여 소자분리를 위한 트렌치를 형성하고, 상기 트렌치를 절연물질로 채워 소자분리영역을 형성하고, 상기 반도체 기판 상에 제1도전막 및 제1희생막을 차례로 형성하고, 상기 제1희생막을 패터닝하여 상기 제1도전막을 노출시키는 제1개구부를 형성하고, 상기 제1개구 부 측벽들 및 바닥 그리고 상기 제1희생막 상에 제2희생막을 형성하고, 상기 제1개구부의 측벽들 상의 제2희생막 상에 산화방지 제1측벽 스페이서들을 형성하고, 상기 산화방지 제1측벽 스페이서들 사이의 제2희생막, 제1도전막, 실리콘막을 식각하여 상기 제1절연막을 노출시키는 제2개구부를 형성하고, 상기 산화방지 제1측벽 스페이서들에 의해 좁혀진 제1개구부 및 상기 제2개구부를 채우는 중심 기둥을 형성하고, 상기 제2희생막을 제거하여 상기 산화방지 제1측벽 스페이서들 아래의 제1도전막을 노출시키는 제3개구부를 형성하고, 열산화 공정을 진행하여 상기 제3개구부에 의해 노출된 상기 제1도전막 전부를 산화시켜 열산화막으로 변환시켜 제2절연막을 형성하고, 잔존하는 제1희생막을 제거하여 상기 제2절연막 외측의 제1도전막을 노출시키고, 상기 노출된 제1도전막 및 실리콘막을 제거하여 상기 제2절연막 아래에 자기정렬된 부유 게이트를 형성하고, 상기 부유 게이트 측벽에 제3절연막을 형성하고, 제2도전막을 형성한 후 재식각 공정을 진행하여 상기 산화방지 제1측벽 스페이서들, 제2절연막 및 제3절연막의 측면들 상에 자기정렬된 제어 게이트를 형성하는 것을 포함한다.
본 발명의 또 다른 양상에 있어서, 상기 본 발명의 목적들을 달성하기 위한 메모리 소자 형성 방법은: 반도체 기판 상에 제1절연막 및 실리콘막을 형성하고; 상기 실리콘막, 제1절연막 및 반도체 기판의 일부분을 식각하여, 제1방향으로 신장하며 이차원적으로 배열되는 소자분리를 위한 트렌치들을 형성하고; 상기 트렌치들을 절연물질로 채워 소자분리영역들을 형성하고; 상기 소자분리영역들 및 상기 소자분리영역들 사이의 반도체 기판의 활성영역들 상에 한정된 식각된 실리콘막 상에 제1도전막, 보호 산화방지막 및 제1희생막을 차례로 형성하고; 상기 제1희생막 및 보호 산화방지막을 패터닝하여 상기 제1도전막을 노출시키는 제1개구부를 형성하고; 상기 제1개구부 측벽들 및 바닥 그리고 상기 제1희생막 상에 제2희생막을 형성하고; 상기 제1개구부의 측벽들 상의 제2희생막 상에 산화방지 제1측벽 스페이서들을 형성하고; 상기 산화방지 제1측벽 스페이서들 사이의 제2희생막, 제1도전막, 식각된 실리콘막을 식각하여 상기 제1절연막을 노출시키는 제2개구부를 형성하고; 상기 산화방지 제1측벽 스페이서들에 의해 좁혀진 제1개구부 및 상기 제2개구부를 채우는 중심 기둥을 형성하고; 상기 제2희생막 및 제1희생막을 제거하여 상기 산화방지 제1측벽 스페이서들 아래의 제1도전막을 노출시키고; 열산화 공정을 진행하여 노출된 상기 제1도전막 전부를 산화시켜 열산화막으로 변환시켜 제2절연막을 형성하고; 잔존하는 보호 산화방지막을 제거하여 상기 제2절연막 외측의 제1도전막을 노출시키고; 상기 제2절연막, 상기 산화방지 제1측벽 스페이서들 그리고 중심 기둥을 식각 마스크로 사용하여, 상기 제1절연막이 노출될 때까지 노출된 제1도전막 및 그 하부의 식각된 실리콘막을 제거하여 상기 제2절연막 아래에 자기정렬된 부유 게이트를 형성하고; 상기 부유 게이트 측벽에 제3절연막을 형성하고; 제2도전막을 형성한 후 재식각 공정을 진행하여 상기 산화방지 제1측벽 스페이서들, 제2절연막 및 제3절연막의 측면들 상에 자기정렬된 제어 게이트를 형성하는 것을 포함한다.
일 실시예에 있어서, 상기 제1개구부는 적어도 상기 제1방향에 직각인 제2방향으로 인접한 두 소자분리영역들 각각의 일부들 및 상기 제2방향으로 인접한 두 소자분리영역들에 각각 상기 제1방향으로 인접한 두 소자분리영역들 각각의 일부들 그리고 이들 소자분리영역 일부들 사이의 식각된 실리콘막들 상에 배치된 제1도전막을 노출시키도록 형성된다.
일 실시예에 있어서, 상기 제2개구부 형성시 상기 소자분리영역들의 일부들이 식각되지 않도록, 상기 산화방지 측벽 스페이서들은 상기 제1개구부 측벽에서 수평적으로 확장하여 상기 제1개구부에 의해서 노출된 소자분리영역들을 덮도록 형성되는 것이 바람직하다.
상기 본 발명의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 전기적으로 프로그램 및 소거가 가능한 메모리 소자는: 소자분리영역에 의해 한정된 활성영역을 구비하는 반도체 기판과; 상기 활성영역 상에 제1절연막을 사이에 두고 형성된 부유 게이트와; 상기 부유 게이트 상에 형성된 제2절연막과, 상기 부유 게이트에 의해 덮이지 않은 활성영역 및 상기 부유 게이트 측벽 상에 형성된 제3절연막과; 상기 부유 게이트에 인접하여 상기 소자분리영역 상에 형성된 제4절연막과; 상기 제3절연막 및 상기 소자분리영역 상에 형성된 제어 게이트를 포함한다.
일 실시예에 있어서, 상기 제어 게이트는 상기 소자분리영역으로부터 신장하여 상기 제4절연막 상부를 덮는 확장부를 구비한다.
일 실시예에 있어서, 상기 소자분리영역의 상부표면은 상기 부유 게이트 및 상기 제2절연막 사이의 계면보다 더 높다.
상기 본 발명의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 전기적으로 프로그램 및 소거가 가능한 메모리 소자의 배열은: 제1방향으로 신장하며 이차원적으로 배열된 소자분리영역들 및 이들에 의해서 한정되는 활성영역들을 구비하 는 반도체 기판과; 상기 제1방향에 대해서 수직인 제2방향으로 배열된 소자분리영역들 사이의 활성영역들에 배열된 메모리 셀들과; 상기 제1방향으로 인접한 메모리 셀들 사이 및 상기 제1방향으로 인접한 소자분리영역들 사이의 활성영역들 및 상기 메모리 셀들 하부의 활성영역 일부에 형성된 공통 소오스 접합영역과; 상기 메모리 셀들에 의해서 상기 공통 소오스 접합영역과 이격되며 상기 제2방향의 소자분리영역들 사이의 활성영역들에 형성된 드레인 접합영역들을 포함한다.
상기 메모리 소자 배열에서, 상기 공통 소오스 접합영역을 사이에 두고 서로 인접한 한 쌍의 메모리 셀들은 서로 대칭이며, 각각의 메모리 셀은: 상기 활성영역 상에 제1절연막을 사이에 두고 형성된 부유 게이트와, 상기 부유 게이트 상에 형성된 제2절연막과, 상기 부유 게이트 및 드레인 접합영역 사이의 활성영역 및 상기 드레인 접합영역과 마주보는 상기 부유 게이트의 측벽 상에 형성된 제3절연막과, 상기 제3절연막 상에 형성된 제어 게이트를 포함한다.
상기 메모리 소자 배열에서, 상기 제어 게이트는 상기 제2방향으로 신장하여 상기 소자분리영역 상에도 배치되어 인접한 메모리 셀들의 제어 게이트들은 서로 연결되고, 상기 제2방향으로 배열된 부유 게이트들 사이의 소자분리영역들 상에 제4절연막이 더 배치된다.
일 실시예에 있어서, 상기 제어 게이트는 상기 제1방향으로 신장하여 상기 제4절연막 상에도 배치된 확장부를 구비한다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명 은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수 도 있다.
또, 본 발명에서 선택적인(optional) 공정 또는 선택적인 막질이라고 언급하는 경우, 그와 같은 공정 또는 막질은 실시예에 따라 진행 또는 형성될 수도 있고 진행 또는 형성되지 않을 수도 있다는 것을 가리킨다. 또 본 발명의 실시예들에서 막질에 대한 두께를 언급하였으나, 이는 단지 예시적인 것으로서 공정에 따라 다양하게 그 두께가 변경될 수 있음은 당업자에 있어서 자명할 것이다.
또, 본 명세서에서 특별한 언급이 없을 경우, "제1방향"은 비트라인 방향이고 "제2방향"은 워드라인 방향 (즉, 소자분리영역들을 가로지르는 방향)을 가리킨 다.
본 발명은 전기적으로 프로그램(쓰기) 및 소거가 가능한 메모리 소자 및 그 방법에 관한 것이다. 본 발명에 따른 메모리 소자는 스플릿 게이트 셀을 포함한다. 스플릿 게이트 셀을 구성하는 부유 게이트 및 제어 게이트가 모두 자기정렬적인 방식으로 형성된다. 적어도 2개 이상의 부유 게이트가 형성될 영역을 노출시키는 개구부가 형성되고 상기 개구부 내에 "T"형 희생막 구조가 형성된다. 상기 "T" 형상의 희생 구조물을 구성하는 수평 성분 "ㅡ" 아래에 상기 부유 게이트가 자기정렬적인 방식으로 형성되고, 그 결과 상기 "T"형 구조물 및 상기 자기정렬 부유 게이트의 통합 구조물의 측벽들 상에 제어 게이트가 자기정렬적인 방식으로 형성된다.
(자기정렬 부유 게이트 및 제어 게이트를 가지는 메모리 소자 및 그 배열)
도6은 본 발명의 바람직한 실시예에 따른 부유 게이트가 형성될 영역을 노출시키는 개구부(119)를 한정하는 마스크 패턴(201)을 개략적으로 도시하는 평면도이다. 도6에서 참조번호 111은 소자분리영역을, 참조번호 101s는 소자분리영역(111)에 의해 한정되는 반도체 기판의 활성영역 중 소오스 접합영역을, 참조번호 101c는 소자분리영역(111)에 의해 한정되는 반도체 기판의 활성영역중 부유 게이트가 형성되는 영역을 가리킨다. 드레인 접합영역은 부유 게이트 형성 영역(101c)을 사이에 두고 소오스 접합영역(101s)과 이격된 활성영역에 형성되며, 도6에서 마스크 패턴(201)에 의해서 덮여진 반도체 기판의 활성영역에 형성된다.
구체적으로 소자분리영역(111)은 제1방향 (y축 방향 또는 비트라인 방향)으로 신장하고 이차원적으로 배열되도록 반도체 기판에 형성된다. 상기 제1방향으로 마주보는 소자분리영역들 사이의 활성영역이 소오스 접합영역으로 되는 영역이다. 반면, 상기 제1방향에 수직인 제2방향 (x축 방향, 또는 워드라인(제어 게이트) 방향)으로 배열된 소자분리영역들 사이의 활성영역 상에 메모리 셀이 형성된다. 비트라인이 접속하는 드레인 접합영역은 상기 제2방향으로 배열된 소자분리영역들 사이의 활성영역 상에 상기 메모리 셀의 외측에 형성된다. 상기 메모리 셀을 구성하는 부유 게이트는 상기 제2방향으로 인접한 소자분리영역들(111)의 말단들(111p) 사이의 활성영역(101c) 상에 형성된다. 상기 개구부(119)는 복수 개의 활성영역들 및 소자분리영역들을 노출시킨다. 즉, 상기 개구부(119)는 상기 제2방향으로 연장한 소오스 접합영역(101s) 및 그 양측에 연결된 복수 개의 부유 게이트가 형성되는 활성영역(101c)들, 그리고 소자분리영역의 말단들(111p)을 노출시킨다.
도7은 메모리 셀들을 도시하는 반도체 기판의 평면도이다. 도7은 설명의 편의 및 도의 간략화를 위해서 단지 4개의 메모리 셀들을 도시하고 있으나, 다수의 메모리 셀들이 이차원적으로 배열된다는 것은 당업자에 있어서 자명할 것이다. 도8a 내지 도8c는 각각 도7의 I-I선, II-II선 및 III-III 선을 따라 절단했을 때의 반도체 기판의 단면도들이다. 도7에서 6개의 소자분리영역들(111)이 도시되어 있다.
도7 및 도8a를 참조하여, 개구부(119) 내에 그리고 제2방향 (x축 방향)으로 인접한 소자분리영역들 사이의 활성영역 상에 제1절연막(103)을 개재하여 폴리-팁 형태의 부유 게이트(131)가 형성되어 있다. 상기 부유 게이트(133) 상부에 제2절연막(131)이 형성되어 있다. 상기 부유 게이트(133) 측면들 상에 제3절연막(135)이 형성되어 있고, 상기 제2절연막(131)의 일부 및 상기 제3절연막(135) 상에 제어 게이트(137)가 형성되어 있다. 상기 반도체 기판(101)과 제어 게이트(137) 사이에는 제1절연막(103)이 형성되어 있다. 상기 부유 게이트(133) 사이의 활성영역에 소오스 접합영역(141s)이 형성되어 있고 상기 소오스 접합영역(141s)과 격리되어 상기 제어 게이트(137) 외측의 활성영역에 드레인 접합영역(141d)이 형성되어 있다. 상기 제어 게이트(137) 및 부유 게이트(133) 측면들 상에 스페이서(143)들이 형성되어 있다.
하편, 도7 및 도8b를 참조하여, 소오스 접합영역(141s)에 인접한 소자분리영역(111) 상에는 제4절연막(131')이 형성되어 있다. 한편, 소자분리영역(111) 상의 제어 게이트(137)는 도8b에 도시된 바와 같이, 상기 제4절연막(131')을 덮도록 소오스 접합영역(141s)으로 확장된 확장부(137p)를 가진다. 본 발명의 바람직한 실시예에 따르면 활성영역 상에서의 제어 게이트(8a 참조) 와 소자분리영역 상에서의 제어 게이트(도8b 참조)가 서로 다른 구조를 가진다.
하지만, 다른 실시예들에서는 상기 제4절연막(131') 상에 확장부가 형성되어 있지 않을 수 도 있다.
이상에서 설명한 메모리 소자에서, 상기 제2절연막(131) 및 제4절연막(131')은 실리콘이 산화되어 형성된 열산화막으로서, 상기 부유 게이트(133) 위에 형성된 상기 제2절연막(131)은 소거동작시 워드라인 (상기 제어 게이트(137))과 상기 부유 게이트(133) 사이의 커플링 비를 감소시켜 양단간의 전위차를 크게 유지시키는 기능을 하며 이른바 인터폴리(interpoly) 산화막이라고 불린다. 상기 부유 게이트 (133) 아래에 형성된 상기 제1절연막(103)은 열산화막 또는 기상증착 산화막으로서, 셀 프로그래밍 동작시 소오스 접합영역(141s)에 인가된 전압을 커플링(coupling)하여 상기 부유 게이트(133)의 전위를 높이는 기능을 하며 또한 프로그래밍 동작시 전하가 이곳을 통해서 상기 부유 게이트(133)로 주입되며, 이른바 커플링 산화막으로 불린다. 상기 부유 게이트(133) 측면들 상에 형성된 상기 제3절연막(135)은 열산화막, 기상증착 산화막 등으로 형성되며 소거 동작시 전하가 이곳을 통해 터널링 되며 이른바 터널링 산화막으로 불린다.
이상의 메모리 소자의 동작을 간략히 설명을 한다. 프로그램 동작 시에는 상기 소오스 접합영역(141s)에 높은 전압이 그리고 상기 드레인 접합영역(141d)에 상대적으로 낮은 전압이 인가되어, 전하(핫 캐리어)가 상기 반도체 기판(101)으로부터 상기 부유 게이트(133) 아래의 상기 제1절연막(103)을 통해서 상기 부유 게이트(133)로 주입된다. 상기 부유 게이트(133)에 주입된 전하량에 따라 2가지 상태, 즉, 프로그램 온 또는 오프인지 결정된다. 감지 증폭기(sense amplifier)에 의해서 메모리 셀에 저장된 전하를 감지하는 것에 의해서 읽기 동작이 이루어진다. 한편, 메모리 셀에 대한 소거동작시에는 상기 제어 게이트(137)에 높은 전압이 인가되어 상기 부유 게이트(133) 내에 주입된 전하가 상기 제2절연막(135)을 터널링 하여 상기 제어 게이트(137)로 빠져나가게 된다.
상기 부유 게이트(133)가 팁 형상을 타나내기 때문에 (즉, 부유 게이트의 상부 모서리가 날카로운 프로파일을 나타내기 때문에) 전하 이동이 빠르고 프로그램 전압을 낮출 수 있다.
이상에서 설명한 본 발명의 바람직한 실시예에 따른 메모리 소자에 따르면, 상기 부유 게이트(133) 및 제어 게이트(137)가 모두 자기정렬적인 방식으로 형성되기 때문에 "제어 게이트-기판" 간의 중첩 면적을 좌.우 셀에서 동일하게 가져갈 수 있고 마찬가지로 "부유 게이트-제어 게이트" 간의 중첩 면적을 좌.우 셀에서 동일하게 가져갈 수 있다.
(자기정렬 부유 게이트 및 제어 게이트를 가지는 메모리 소자 형성 방법)
이하에서는 본 발명의 바람직한 실시예들에 따른 메모리 소자 형성 방법들에 대해서 설명을 하기로 한다.
(제1실시예)
도9a 내지 도21a, 도9b 내지 도21b, 도9c 내지 도21c를 참조하여 본 발명의 자기정렬 부유 게이트 및 자기정렬 제어 게이트를 가지는 메모리 소자 형성 방법을 설명한다. 도9a 내지 도21a, 도9b 내지 도21b, 도9c 내지 도21c는 각각 도7의 I-I선, II-II선 및 III-III 선을 따라 절단했을 때의 반도체 기판의 단면도들이다.
자기정렬 부유 게이트 및 자기정렬 제어게이트 뿐만 아니라, 본 실시예에서의 또 다른 특징은 자기정렬 트렌치 격리 기술을 사용하여 소자분리공정을 진행하는 것이다. 먼저 도9a 내지 도9c를 참조하여, 본 실시예의 메모리 소자 형성 방법은 반도체 기판(101)을 준비하는 것으로부터 시작한다. 반도체 기판(101)은 통상적으로 널리 사용되는 벌크 실리콘 기판일 수 있다. 또한, 벌크 실리콘 기판과는 다른 물리.화학적.전기적 특성을 가진 기판이 사용될 수 있다. 예컨대, 벌크 실리콘 기판 상에 실리콘 또는 실리콘 게르마늄이 에피탁시얼 성장법에 의해서 형성된 기 판일 수 있다. 또한, 절연막 상에 반도체층이 형성되는 SOI 기판이 사용될 수 있다.
계속해서 도9a 내지 도9c를 참조하여, 준비된 반도체 기판(101) 상에 제1절연막(103), 실리콘막(105)을 순차적으로 형성한 후 실리콘막(105) 상에 활성영역을 한정하는 식각 마스크(107)를 형성한다. 식각 마스크(107)에 의해 덮여진 부분이 활성영역이고 노출된 부분 소자분리영역이 된다. 제1절연막(103)은 열산화막 또는 잘 알려진 박막증착법에 의한 기상증착 산화막으로 형성될 수 있다. 제1절연막(103)은 예컨대, 50 내지 150Å 두께 범위로 형성될 수 있다. 실리콘막(105)은 부유 게이트를 제공하기 위해서 형성된다. 예컨대, 부유 게이트 형성을 위한 실리콘막(105)은 약 300 내지 1000Å 두께 범위로 형성될 수 있다. 식각 마스크(107)는 예컨대 질화막으로 형성될 수 있으며, 사진공정시 난반사를 방지하기 위해 식각 마스크(107) 상에 실릴콘산화질화막 같은 반사방지막을 더 형성할 수 있다. 상기 식각 마스크(107)는 통상적으로 잘 알려진 사진식각 공정을 진행하여 형성될 수 있다.
다음 도10a 내지 도10c를 참조하여, 식각 마스크(107)를 사용하여 비등방성 식각을 진행하여 식각 마스크(107) 외측의 실리콘막, 제1절연막 및 반도체 기판 일부 두께를 제거하여 소자분리를 위한 트렌치(109)들을 형성한다. 이에 따라 실리콘막(105)은 식각 마스크(107) 하부, 즉, 활성영역 상에만 남게된다. 트렌치(109)들은 제1방향으로 신장하며 반도체 기판에서 이차원적으로 배열된다.
다음 도11a 내지 도11c를 참조하여, 트렌치(109)들을 절연물질로 채워 트렌 치(109)들에 한정된 소자분리영역(111)들을 형성한다. 구체적으로 트렌치(109)들을 완전히 채우도록 반도체 기판(101) 전면에 절연물질을 형성한 후 CMP 또는 재식각(etch back) 같은 평탄화 공정을 진행하여 트렌치(109)들 밖의 절연물질을 제거한다. 이어서 식각 마스크(107)를 제거하고 세정 공정을 진행하여 트렌치(109)들 내부에 한정된 소자분리막(111)을 형성한다. 세정 공정에서 소자분리막 일부도 제거될 수 있으며 이에 따라 소자분리막(111)의 상부표면이 실리콘막(105)의 상부표면보다 다소 높거나 거의 동일하게 된다. 도11a 내지 도11c에 도시된 바와 같이 소자분리공정 결과 부유 게이트로 사용될 실리콘막(105)이 소자분리영역(111)들 사이의 활성영역들 상에 위치한다.
다음 도12a 내지 도12c를 참조하여, 선택적인 막질로서 제1도전막(113)을 소자분리공정이 완료된 반도체 기판(101) 전면에 형성한다. 즉, 제1도전막(113)은 실리콘막(105) 및 소자분리영역(111) 상에 형성된다. 제1도전막(113)은 예컨대, 실리콘막으로 형성될 수 있으며 약 500Å 이하의 두께로 형성될 수 있다. 계속해서, 제1도전막(113) 상에 선택적인 막질로서 보호 산화방지막(115)을 형성한다. 예컨대, 보호 산화방지막(115)은 약 500 내지 1000Å 두께 범위로 형성될 수 있으며, 질화막으로 형성될 수 있다.
다음 보호 산화방지막(115) 상에 제1희생막(117)을 형성한다. 제1희생막(117)은 제1도전막(113), 보호 산화방지막(115)에 대해서 식각 선택성을 가지는 물질로 형성된다. 예컨대, 제1희생막(117)은 기상증착 산화막으로 형성될 수 있다. 제1희생막(117)의 증착 두께는 예컨대, 2000 내지 4000Å 범위로 형성될 수 있다. 후술하겠지만, 제1희생막(117)의 두께는 자기정렬적인 방식으로 형성되는 제어 게이트와 활성영역 사이의 중첩 면적을 주로 결정한다. 따라서 소자 특성에 맞게 제1희생막(117)의 두께를 적절히 조절하는 것에 의해 제어 게이트와 활성영역 사이의 중첩 면적을 용이하게 조절할 수 있을 것이다.
계속해서 도12a 내지 도12c를 참조하여, 잘 알려진 방법으로 제1희생막(117) 및 보호 산화방지막(115)을 패터닝하여 제1도전막을 노출시키는 제1개구부(119)를 형성한다. 상기 제1개구부(119)는 도6에 도시된 바와 같이 다수의 활성영역들 및 소자분리영역들을 노출시키는 라인 형태를 나타낸다.
다음 도13a 내지 도13c를 참조하여, 제1개구부(119) 내부 및 외측을 따라 콘포말한 제2희생막(121)을 형성한다. 즉, 제2희생막(121)은 제1희생막(117) 상부표면 및 제1개구부(119)에 의한 제1희생막(117)의 측면들, 제1개구부(119)에 의한 보호 산화방지막(115)의 측면들, 그리고 제1개구부(119)에 의해 노출된 제1도전막(113) 상에 형성된다. 다음 제1개구부(119) 측벽들 상의 제2희생막(121)에 산화방지 제1측벽 스페이서(123)들을 형성한다.
산화방지 제1측벽 스페이서(123)들 및 제2희생막(121)은 서로에 대해서 식각 선택성을 가지는 물질로 형성된다. 예컨대, 제2희생막(121)은 불순물이 도우핑된 기상증착 산화막으로 형성될 수 있고, 산화방지 제1측벽 스페이서(123)들은 질화막으로 형성될 수 있다.
제2희생막(121)은 예컨대, 약 200 내지 500Å 두께 범위를 가지는 기상증착 산화막으로 형성될 수 있다. 산화방지 제1측벽 스페이서들(123)은 먼저 약 1000 내 지 2000Å 두께 범위의 질화막을 형성한 후 재식각 공정을 진행하는 것에 의해 형성될 수 있다. 재식각 공정으로 제1개구부(119) 바닥의 질화막 및 제1개구부(119) 밖의 질화막은 제거되고 제1개구부(119) 측벽들 상에만 질화막이 스페이서 형태(123)로 잔존하게 된다. 이 같은 산화방지 제1측벽 스페이스(123)들에 의해서 제1개구부(119)의 개구 면적이 줄어들어 좁혀진 제1개구부(119')가 정의된다.
다음 도14a 내지 도14c를 참조하여, 산화방지 제1측벽 스페이서들(123)을 식각 마스크로 사용하여 제1절연막(103)이 노출될 때까지 재식각 공정을 진행한다. 이에 따라 좁혀진 제1개구부(119')에 연속하는 제2개구부(125)가 정의된다. 재식각 공정으로, 좁혀진 제1개구부(119') 아래의 제2희생막 및 그 아래의 제1도전막이 제거되고 또한 좁혀진 제1개구부(119') 밖의 제2희생막이 제거된다. 결국 제2희생막은 제1개구부(119) 측벽들에 "L" 형태로 잔존한다(121'). 제2개구부(125)에 노출되는 반도체 기판의 활성영역은 소오스 접합영역에 대응한다. "L" 형의 잔존하는 제2희생막(121')의 수평 성분 'ㅡ" 아래, 즉 산화방지 제1측벽 스페이스들(123)의 하부면 아래의 활성영역은 부유 게이트가 형성되는 영역에 대응한다.
다음 도15a 내지 도15c를 참조하여, 좁혀진 제1개구부(119') 및 제2개구부(125)를 질화막 등으로 채워 중심 기둥(127)을 형성한다. 결과적으로, 산화방지 제1측벽 스페이서(123)들 및 중심 기둥(127)은 "T" 형태 구조물을 구성한다. 다시 말해, 중심 기둥(127)은 소오스 접합영역 상에 형성되고 중심 기둥(127) 상부 측면들 상에 산화방지 제1측벽 스페이서(123)들이 위치한다.
구체적으로 먼저 좁혀진 제1개구부(119') 및 제2개구부(125)를 완전히 채우 도록 질화막을 형성한 후 평탄화 공정을 진행하여 좁혀진 제1개구부(119') 및 제2개구부(125)밖의 질화막을 제거함으로써 중심 기둥(127)이 형성된다. 바람직하게 질화막에 대한 평탄화 공정은 제2희생막(117)이 노출될 때까지 진행된다. 이때, 평탄화 공정의 시간 등의 조건을 조절함으로써, "T" 형 구조물의 높이를 적절히 조절할 수 있다. "T" 형 구조물의 높이는 제어 게이트와 활성영역 사이의 중첩 면적을 결정한다. 평탄화 공정은 예컨대, CMP 또는 재식각 등을 적용할 수 있다.
다음 도16a 내지 도16c를 참조하여, 잔존하는 "L" 형 제2희생막(121') 및 제1희생막(117)을 제거한다. 이에 따라 상기 "T"형 구조물(128) 아래에 제3개구부(129)가 정의된다. 제3개구부(129)는 부유 게이트가 형성될 활성영역들 및 이들 사이의 소자분리영역들 상에 형성된 제1도전막을 노출시킨다.
여기서, 동일 계열의 산화막들이라고 하더라도, 증착 방법이 다르면 서로에 대해서 식각 선택성을 가질 수 있다. 예컨대, 불순물이 도우핑된 산화막이 그렇지 않은 산화막에 비해서 훨씬 빠른 식각율을 가진다. 따라서 제2희생막(121)을 예컨대, 불순물이 도우핑된 산화막으로 형성하고 제1희생막(117)을 불순물이 도우핑되지 않은 산화막으로 형성할 경우, 제2희생막(121)이 제1희생막(117)에 대해서 식각 선택성을 가질 수 있다. 따라서, 제2희생막(121')을 제거할 때, 산화막이 제거되지 않을 수도 있다. 이 경우, 후술하는 열산화 공정을 진행한 후에 제1생막이 제거된다.
다음 도17a 내지 도17c를 참조하여, 열산화 공정을 진행하여 적어도 산화방지 제1측벽 스페이스(123)들 하부에 노출된 제1도전막이 완전히 산화되도록 한다. 이에 따라 제3개구부(129)에 의해 노출된 소자분리영역(111)들 상의 제1도전막은 모두 산화되어 열산화막(131')으로 바뀌게 되고, 제3개구부(129)에 의해 노출된 소자분리영역(111)들 상에는 제1도전막이 존재하지 않게 된다. 마찬가지로 제3개구부(129)에 의해 노출된 활성영역 상의 제1도전막도 모두 산화되어 열산화막으로 바뀌게 된다. 즉, 제2방향 (워드라인 방향)으로 인접한 실리콘막이 전기적으로 격리된다.
활성영역 상에서는 제1도전막이 실리콘과 직접 접촉하고 있기 때문에 열산화 시간을 증가시키면 제1도전막뿐만 아니라 실리콘도 산화될 수 있다. 하지만, 소자분리영역상에서는 제1도전막이 소자분리영역과 직접 접촉하고 있어 열산화 공정 시간을 증가시켜도 산화는 단지 제1도전막에서만 발생한다.
바람직하게 인접한 부유 게이트 사이의 완전한 절연을 위해서, 제1도전막이 전부 산화되고 또한 부유 게이트로 사용될 활성영역 상의 실리콘막(105) 일부도 산화되도록 열산화 공정 조건을 선택한다. 즉, 소자분리영역 상에서의 열산화와 활성영역 상에서의 열산화의 정도가 다르게 된다. 이에 따르면, 소자분리영역(111)들 사이의 활성영역 상의 실리콘막(105) 일부도 산화되며, 그 상부의 제1도전막 전부가 산화된 열산화막과 더불어 제2절연막(131)을 형성한다. 제3개구부(129)에 의해 노출된 활성영역 상에서는 제1도전막뿐 아니라 실리콘막 일부도 산화되어 열산화전의 제1도전막 및 산화방지 제1측벽 스페이서(123) 사이의 공간(129)이 제2산화막(131)으로 완전히 채워지게 된다. 하지만, 제3개구부(129)에 의해 소자분리영역(111) 상에서는 단지 제1도전막만이 산화되어 열산화막(131') 및 산화방지 제1측벽 스페이서(123) 사이에는 제3개구부(129)의 일부분(129')이 잔존하게 된다.
여기서, 제2희생막(121)의 두께는 산화방지 제1측벽 스페이서(123)와 제1도전막(113) 사이의 거리를 결정하고, 제1도전막(113)의 두께는 열산화로 인해 부피 팽창하면서 형성되는 열산화막의 두께를 결정한다. 따라서, 제2희생막(121) 및 제1도전막(113)의 두께 비율을 적절히 조절하면 소자분리영역(111)들 상의 열산화막(131')도 산화방지 제1측벽 스페이서(123)와 직접 접촉할 수 있을 것이다. 예컨대, 제1도전막(113)은 두껍게 하여 열산화될 양을 증가시키고 반면 제2희생막(121)은 얇게 형성하여 산화방지 제1측벽 스페이서(123)와 제1도전막(113) 사이의 거리를 짧게 하면, 열산화로 인해 부피가 팽창하여 열산화막(131')이 소자분리영역(111) 상의 제3개구부(129)를 완전히 채울 수 있을 것이다.
본 실시예에 따르면, 자기정렬 소자분리공정 및 열산화 공정을 통해서 부유 게이트로될 실리콘막(105)이 제2방향으로는 소자분리영역들(111)에 의해서 자기정렬적인 방식으로 형성되고, 또한 제1방향으로는 제1개구부(119)(또는 제3개구부)에 의해서 자기정렬적인 방식으로 형성된다.
다음 도18a 내지 도18c를 참조하여, 열산화막(131') 및 제2절연막(131) 외측에 (다시 말하면 제3개구부 외측에) 노출된 보호 산화방지막(115)을 제거한다. 이때, 상기 제1측벽 스페이서들(123) 및 그들 사이의 상기 중심 기둥(127)에 의한 "T"형 구조물의 일부분도 식각되어 그 높이가 다소 줄어들 수 있다. 계속해서, "T" 형 구조물 및 열산화막(131') 및 제2절연막(131)을 식각 마스크로 이용하여, 제1절연막(103)이 노출될 때까지 재식각 공정을 진행하여 잔존하는 제1도전막 및 실리콘 을 제거한다. 이에 따라 제2절연막(131) 아래에 자기정렬된 부유 게이트(133)가 형성된다.
후속 공정은 "T" 형 구조물 및 부유 게이트(133)에 의한 구조물 이용한 자기정렬 제어 게이트 형성 공정이며 도19a 내지 도19c를 참조하여 설명을 한다.
부유 게이트(133)를 형성한 후, 제3절연막(135) 및 제어 게이트를 위한 제2도전막을 기판 전면에 형성한다. 이이서 제2도전막에 대한 재식각 공정을 진행하여 "T" 형 구조물 및 부유 게이트(133)에 의한 구조물 측벽에 자기정렬된 제어 게이트(137)를 형성한다. 소자분리영역(111) 상에 잔존하는 제3개구부(129')로 인해서, 그곳에서의 제어 게이트(137)는 확장부(137p)를 구비한다. 제3절연막(135)은 예컨대, 열산화 공정을 통해서 부유 게이트(133) 측벽들 상에 형성되거나 또는 잘 알려진 박막 증착 공정을 통한 기상증착 산화막으로 형성될 수 있으며, 약 50 내지 150Å 두께 범위로 형성될 수 있다. 제어 게이트(137)를 위한 제2도전막은 실리콘막으로 형성되며 약 1000 내지 3000 Å 두께 범위로 형성될 수 있다.
다음 도20a 내지 도20c를 참조하여, "T"형 희생 구조물을 제거한 후, 제5절연막(139)을 증착하고 이어서 이를 패터닝하여 소오스 접합영역으로 될 활성영역을 노출시키고 저농도 불순물 이온(140)을 주입한다.
다음 도21a 내지 도21c를 참조하여, 열처리 공정을 진행하여 소오스 접합영역(141s)을 형성한다. 소오스 접합영역(141s)이 소오스 라인으로 작용을 한다. 제5절연막(139)를 제거한 후, 계속해서 절연막 스페이서를 형성하기 위해서 예컨대 질화막을 약 500 내지 1000Å 두께 범위로 형성한 후 재식각하여 제어 게이트(137) 및 부유 게이트(133) 측벽들 상에 스페이서(143)를 형성한다. 이어서 고농도 불순물 이온을 주입하여 비트라인이 접속할 드레인 접합영역(141d)을 형성한다.
후속 공정으로 층간절연막 공정, 콘택홀 공정 배선 공정 등이 진행된다.
이상에서 설명한 본 발명의 바람직한 제1실시예에 따르면 부유 게이트 및 제어 게이트가 자기정렬적인 방식으로 형성된다. 따라서, 추가적인 사진공정의 필요 없이 부유 게이트 및 제어 게이트를 형성할 수 있으며, 고집적도 달성이 용이하고, 사진공정에서 발생할 수 있는 오정렬에 따른 문제점들을 피할 수 있어 신뢰성 있는 소자를 제공할 수 있다.
이상에서 설명한 바람직한 제1실시예에서 부유 게이트를 한정하는 제2절연막(131)을 보호하기 위한 보호막을 더 형성할 수 있으며, 도22a 내지 도22c를 참조하여 설명을 하기로 한다.
전술한 제1실시예에서, 열산화 공정을 진행하여 도17a 내지 도17c에 도시된 바와 같이 제2절연막(131) 및 열산화막(131')을 형성한 후, 예컨대 질화막 등으로 보호막을 형성한다.
다음 도22a 내지 도22c를 참조하여, 보호막에 대한 재식각 공정을 진행한다. 이에 따라, "T" 형 구조물 및 부유 게이트(133)에 의한 통합 구조물 측벽들에 보호막 스페이서(132)가 형성됨과 동시에 잔존하는 보호 산화방지막(115)이 제거된다. 보호막 스페이서(132)는 제2절연막(133)의 상부 모서리를 덮으며 그곳을 보호한다. 후속 공정으로서, "T" 형 구조물 및 열산화막(131') 및 제2절연막(131)을 식각 마스크로 이용하여, 제1절연막(103)이 노출될 때까지 재식각 공정을 진행하여 잔존하 는 제1도전막 및 실리콘막을 제거한 후 전술한 자기정렬 제어 게이트 공정 등을 진행한다. 잔존하는 제1도전막 및 실리콘막을 제거하기 위한 식각 공정에서, 보호막 스페이서(132)는 제2절연막(131)을 보호하여 원치 않는 제2절연막(131)의 식각을 방지한다.
(제1실시예의 변형 실시예들)
이상에서 설명한 제1실시예에서, 제1도전막(113) 및 보호 산화방지막(115)은 선택적인 막질로서 형성할 수도 있고 형성하지 않을 수도 있다. 바람직하게는 두 막질 모두를 형성한다. 한편, 제1도전막(113)을 형성하지 않을 경우, 보호 산화방지막(115)을 형성하여 제1희생막(117)이 제거될 때, 소자분리영역(111)을 보호하는 것이 바람직하다. 제1도전막(113)이 형성되지 않을 경우, 열산화 공정으로 활성영역 상의 실리콘막(105)의 일부만이 산화될 것이다. 한편, 제1도전막이 형성되지 않기 때문에 소자분리영역(111) 상에는 열산화막이 형성되지 않는다.
또, 제1실시예에서, 보호 산화방지막(115)을 형성할 경우에 있어서, 제1희생막(117)은 실리콘막으로 형성될 수 있다. 이 경우, 상기 제1실시예에서 제2희생막(121')을 제거하기 전에 실리콘 제1희생막(117)이 제거되고 그 아래의 보호 산화방지막(115)이 노출된다. 실리콘 제2희생막(121')이 제거될 때 그 하부에 보호 산화방지막(115)이 존재하고 있어 제1도전막(113)이 식각되는 것이 방지된다. 이어서 제2희생막(121')이 제거되어 산화방지 제1측벽 스페이서(123') 아래의 제1도전막이 노출된다(그 결과의 구조는 후술할 도29a 내지 도29c 참조 하라). 후속 공정들은 제1실시예와 동일하다.
(제2실시예)
도23a 내지 도24a, 도23b 내지도24b, 및 도23c 내지 도24c를 참조하여 본 발명의 제2실시예에 따른 메모리 소자 형성 방법을 설명한다. 본 실시예의 메모리 소자 형성 방법은, 제1실시예가 소오스 접합영역을 소오스 라인으로 사용하는 것과는 달리, 별도의 소오스 라인을 형성한다. 또 본 실시예의 메모리 소자 형성 방법은 부유 게이트 및 제어 게이트를 자기정렬적인 방법으로 형성하는 것에 더하여 소오스 라인 또한 자기정렬적으로 형성한다.
본 실시예에서는, 제1실시예에서 기술된 중심 기둥(127)을 도전막으로 형성하며, 이때, 중심 기둥(127)은 소오스 라인으로 작용한다. 중심 기둥(127) 및 제1도전막(113)을 전기적으로 절연시키기 위해서 추가적인 측벽 스페이서 공정이 진행된다.
본 실시예에서 전술한 제1실시예와 중복되는 부분에 대한 설명은 생략하기로 한다. 도9a 내지 도14a, 도9b 내지 도14b, 도9c 내지 도14c를 참조하여 설명한 전술한 제1실시예의 공정들을 진행한다. 즉, 도14a 내지 도14c에 도시된 바와 같이, 산화방지 제1측벽 스페이서(123)들을 형성하고, 제2개구부(125)를 형성한 후, 노출된 제1절연막(103)을 제거한다. 이어서, 도23a 내지 도23c에 도시된 바와 같이 산화방지 제2측벽 스페이서들(124)을 형성한다. 산화방지 제2측벽 스페이서(124)는 산화방지 제1측벽 스페이서(123)들 측벽들과 제2개구부(125) 측벽들 (즉 제2개구부(125)에 의해 노출된 제1도전막(113) 및 보호 산화방지막(115)) 을 덮는다. 산화방지 제2측벽 스페이서(124)에 의해 제2개구부는 그 직경이 줄어든다(125').
다음 도24a 내지 도24c를 참조하여, 소오스 라인으로 사용될 도전막으로 좁혀진 제1개구부(119') 및 제2개구부(125') 채워 자기정렬된 소오스 라인(127)을 형성한다. 구체적으로 도전막을 형성한 후 평탄화 공정을 진행하여 좁혀진 제1개구부(119') 및 제2개구부(125') 내부에만 도전막이 잔존하도록 한다.
본 실시예에서, 소오스 라인 및 소오스 접합영역 사이의 콘택 저항 특성을 향상시키기 위한 불순물 이온 주입 공정이 제2개구부(125)를 형성한 이후에 그리고 소오스 라인으로 사용될 도전막이 형성되기 전에 진행될 수 도 있다.
후속 공정으로 제1실시예에서 도16a 내지 도21a, 도16b 내지 도21b, 도16c 내지 도21c를 참조하여 설명한 공정들을, 예컨대, 열산화 공정, 자기정렬 부유 게이트 형성 공정, 자기정렬 제어 게이트 형성 공정, 절연막 스페이서 형성 공정, 드레인 접합영역 형성 공정 등을 진행한다. 본 실시예에서 소오스 라인(127)은 산화방지 제2측벽 스페이서(124)에 의해서 제1도전막(113)과 떨어져 있기 때문에, 제1도전막(113)을 산화시키기 위한 열산화 공정에서 반도체 기판에 인접한 소오스 라인(127)의 하부가 산화되는 것은 발생하지 않는다.
(제2실시예이 변형 실시예들)
본 실시예에서 소오스 라인을 위한 도전막에 대한 평탄화 공정을 제2절연막 형성을 위한 열산화 공정을 진행한 이후에 진행할 수 있다. 즉, 열산화 공정에서 제2절연막이 형성되고 또한 소오스 라인을 위한 도전막의 상부 표면 일부도 산화가 된다. 이어서 인접한 소오스 라인들을 전기적으로 분리하기 위한 평탄화 공정에서 산화된 소오스 라인도 동시에 제거되고 소오스 라인을 위한 도전막이 좁혀진 제1개 구부(119') 및 제2개구부(125') 내부에만 도전막이 잔존하게 된다.
(제3실시예)
도25a 내지 도30a, 도25b 내지 도30b, 도25c 내지 도30c를 참조하여 본 발명의 제3실시예에 따른 메모리 소자 형성 방법을 설명하기로 한다. 본 실시예의 메모리 소자 형성 방법은 제1실시예와 유사하다. 본 실시예는 제1실시예와 달리 자기정렬 소자분리공정을 채택하지 않고 통상적인 소자분리공정을 채택한다. 즉, 도9a 내지 도11a, 도9b 내지 도11b, 도9c 내지 도11c를 참조하여 설명한 소자분리공정에서 실리콘막(105) 대신 질화막이 사용된다. 즉, 반도체 기판(101) 상에 제1절연막(103) 및 질화막(105)을 차례로 형성한 후 활성영역을 한정하는 포토레지스트(107)를 형성한다. 포토레지스트(107)에 의해 노출된 질화막(105), 제1절연막(103) 및 기판 일부를 식각하여 트렌치(109)를 형성한다. 이어서 포토레지스트(107)를 제거한 후 소자분리를 위한 절연물질을 형성하고 질화막(105)이 노출될 때까지 평탄화 공정을 진행하여 소자분리영역(111)을 도11a 내지 도11c에 도시된 바와 같이 형성한다.
다음 도25a 내지 도25c를 참조하여 활성영역 상의 잔존하는 질화막(105)을 제거한다. 따라서 활성영역은 소자분리영역(111) 보다 높이가 낮아지게 된다. 즉, 소자분리영역(111)들 사이에 리세스 영역들(106)이 정의된다. 본 실시예에서는 이 같은 활성영역 및 소자분리영역 사이의 단차를 이용하여 열산화 공정을 진행한다.
다음 도26a 내지 도26c를 참조하여, 반도체 기판(101) 전면에 상부가 평탄한 부유 게이트를 위한 실리콘막(113)을 형성한다. 구체적으로, 리세스 영역들(106)을 채우도록 소자분리영역(111) 및 활성영역 상에 두꺼운 실리콘막을 형성한 후 평탄화 공정을 진행하여 그 표면을 평탄화 시킨다. 리세스 영역(106)으로 인해, 활성영역 상의 실리콘막(105)의 두께 h1 은 소자분리영역 상의 실리콘막의 두께 h2 보다 더 두껍게 된다. 앞서 설명한 제1실시예의 개시 내용으로부터 본 실시예의 열산화 공정이 소자분리영역 상의 실리콘막을 모두 산화시키는 조건으로 진행되어야 한다는 것을 추측할 수 있을 것이다. 계속해서 실리콘막(113) 상에 보호 산화방지막(115) 및 제1희생막(117)을 형성하다.
다음 도27a 내지 도27c를 참조하여, 전술한 제1실시예와 동일하게 제1희생막(117) 및 보호 산화방지막(115)을 패터닝하여 제1개구부(119)를 형성하고, 제2희생막(121)을 형성하고, 산화방지 제1측벽 스페이서(123)들을 형성한다.
다음 도28a 내지 도28c를 참조하여, 좁혀진 제1개구부(119')의 바닥에 노출된 실리콘막(113)을 제1산화막(103)이 노출될 때까지 식각하고 실리콘막(113) 내에 제2개구부(125)를 정의한다.
다음 도29a 내지 도29c를 참조하여, 중심 기둥(127)을 형성하여 "T" 형 구조물을 완성한 후, 제2희생막(121) 및 제1희생막(117)을 제거하여 실리콘막을 노출시키는 제3개구부(129)를 형성한다.
다음 도30a 내지 도30c를 참조하여, 산화방지 제1측벽 스페이서(123) 아래에 위치하는 실리콘막이 산화되도록 열산화 공정을 진행한다. 이때, 적어도 소자분리영역(111) 상의 실리콘막 모두를 산화시키도록 열산화 공정을 진행한다. 따라서, 소자분리영역(111) 상에는 실리콘막이 모두 산화되어 열산화막(131')으로 되고, 활성영역 상의 실리콘막은 일부만이 산화되어 제2절연막(131)이 형성된다. 소자분리영역 및 활성영역 상에 형성된 실리콘막의 두께가 차이가 나기 때문에, 소자분리영역 상의 실리콘막을 모두 산화시켜도 활성영역 상의 실리콘은 일부만이 산화되고 일부는 잔존하여 부유 게이트로 사용될 수 있다.
후속 공정으로 도18a 내지 도21a, 도18b 내지 도21b, 도18c 내지 도21c를 참조하여 설명한 제1실시예들에서 진행된 공정들을 진행한다.
본 실시예에서도 제2실시예와 같이 산화방지 제2측벽 스페이서를 형성하고 중심 기둥으로 소오스 라인을 위한 도전물질을 형성할 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상에서 설명한 본 발명의 여러 실시예들에 따르면, 부유 게이트 및 제어 게이트가 자기정렬적인 방식으로 형성된다. 따라서, 추가적인 사진공정의 필요 없이 부유 게이트 및 제어 게이트를 형성할 수 있으며, 고집적도 달성이 용이하고, 사진공정에서 발생할 수 있는 오정렬에 따른 문제점들을 피할 수 있어 신뢰성 있는 소자를 제공할 수 있다.
Claims (34)
- 반도체 기판 상에 제1절연막, 제1도전막 및 제1희생막을 형성하고;상기 제1희생막 및 상기 제1도전막을 관통하여 상기 제1절연막에 다다르는 중심 기둥 및 상기 중심 기둥의 상부 측벽들 상의 산화방지 제1측벽 스페이스들로 구성된 "T"형 구조물을 형성하되, 상기 산화방지 제1측벽 스페이서들 하부면들 및 측면들은 상기 제1도전막 및 제1희생막과 이격되도록 상기 "T" 형 구조물을 형성하고;열산화 공정을 진행하여, 상기 산화방지 제1측벽 스페이스들에 의해 노출된 제1도전막 일부를 산화시켜 제2절연막을 형성하고;상기 제1희생막을 제거하여 상기 제2절연막 외측의 제1도전막을 노출시키고;상기 제2절연막 외측에 노출된 제1도전막을 제거하여 상기 제2절연막 아래에 자기정렬된 부유 게이트를 형성하고;상기 부유 게이트 측벽에 제3절연막을 형성하고;제2도전막을 형성한 후 재식각 공정을 진행하여 상기 산화방지 제1측벽 스페이서들, 제2절연막 및 제3절연막의 측면들 상에 자기정렬된 제어 게이트를 형성하는 것을 포함하는 메모리 소자 형성 방법.
- 제1항에 있어서,상기 "T"형 구조물을 형성하는 것은:상기 제1희생막을 패터닝하여 상기 제1도전막을 노출시키는 제1개구부를 형성하고;패터닝된 제1희생막 및 노출된 상기 제1도전막 상에 제2희생막을 형성하고;상기 제1개구부의 측벽들 상의 제2희생막 상에 산화방지 제1측벽 스페이서들을 형성하고;상기 산화방지 제1측벽 스페이서들 사이의 제2희생막 및 제1도전막을 식각하여 제2개구부를 형성하고;상기 산화방지 제1측벽 스페이서들에 의해 좁혀진 제1개구부 및 상기 제2개구부를 채우는 중심 기둥을 형성하고;상기 제2희생막을 제거하여 상기 산화방지 제1측벽 스페이서들 아래의 제1도전막을 노출시키는 제3개구부를 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 메모리 소자 형성 방법.
- 제2항에 있어서,상기 제1도전막 및 상기 제1희생막 사이에 보호 산화방지막을 형성하는 것을 더 포함하며,상기 제1희생막을 제거하여 상기 제2절연막 외측의 제1도전막을 노출시키는 것은 상기 보호 산화방지막을 제거하는 것을 더 포함하는 것을 특징으로 하는 메모리 소자 형성 방법.
- 제3항에 있어서,상기 제1희생막은 실리콘막으로 형성되고, 상기 제2희생막은 산화막으로 형성되고, 상기 보호 산화방지막 및 상기 "T"형 구조물은 질화막으로 형성되며,상기 제1희생막은 상기 열산화를 진행하기 전에 제거되며,상기 보호 산화방지막의 제거로 인해서 상기 제2절연막 외측의 제1도전막이 노출되는 것을 특징으로 하는 메모리 소자 형성 방법.
- 제3항에 있어서,상기 제1희생막 및 상기 제2희생막은 산화막으로 형성되고, 상기 보호 산화방지막 및 상기 "T"형 구조물은 질화막으로 형성되며,상기 제2희생막을 제거할 때, 상기 제1희생막도 제거되어 상기 "T"형 구조물 외측의 상기 보호 산화방지막이 노출되고,상기 보호 산화방지막의 제거로 인해서 상기 제2절연막 외측의 제1도전막이 노출되는 것을 특징으로 하는 메모리 소자 형성 방법.
- 소자분리영역에 의해 한정된 활성영역을 구비하는 반도체 기판을 준비하고;상기 반도체 기판 상에 제1절연막, 제1도전막 및 제1희생막을 형성하고;상기 제1희생막을 패터닝하여 상기 제1도전막을 노출시키는 제1개구부를 형성하고;패터닝된 제1희생막 및 노출된 상기 제1도전막 상에 제2희생막을 형성하고;상기 제1개구부의 측벽들 상의 제2희생막 상에 산화방지 제1측벽 스페이서들을 형성하고;상기 산화방지 제1측벽 스페이서들 사이의 제2희생막 및 제1도전막을 식각하여 제2개구부를 형성하고;상기 산화방지 제1측벽 스페이서들에 의해 좁혀진 제1개구부 및 상기 제2개구부를 채우는 중심 기둥을 형성하고;상기 제2희생막 및 제1희생막을 제거하여 상기 산화방지 제1측벽 스페이서들 아래의 제1도전막을 노출시키는 제3개구부를 형성하고;열산화 공정을 진행하여, 상기 제3개구부에 의해 노출된 상기 활성영역 상의 제1도전막 일부를 산화시켜 제2절연막을 형성하는 동시에 상기 소자분리영역 상의 제1도전막을 모두 열산화시켜 열산화막으로 변환시키고;상기 열산화막 외측에 노출된 제1도전막을 제거하여 상기 제2절연막 아래에 자기정렬된 부유 게이트를 형성하고;상기 부유 게이트 측벽에 제3절연막을 형성하고;제2도전막을 형성한 후 재식각 공정을 진행하여 상기 산화방지 제1측벽 스페이서들, 제2절연막 및 제3절연막의 측면들 상에 자기정렬된 제어 게이트를 형성하는 것을 포함하는 메모리 소자 형성 방법.
- 제6항에 있어서,상기 열산화 공정을 진행한 후 잔존하는 제3개구부를 채우는 보호막을 형성 하는 것을 더 포함하는 메모리 소자 형성 방법.
- 제6항에 있어서,상기 제1희생막을 형성하기 전에 상기 제1도전막 상에 보호 산화방지막을 형성하는 것을 더 포함하며,이때, 상기 제1희생막을 패터닝하여 상기 제1도전막을 노출시키는 제1개구부를 형성하는 것은 상기 보호 산화방지막을 패터닝하는 것을 더 포함하고,상기 열산화막 외측의 제1도전막을 제거하기 전에 잔존하는 보호 산화방지막을 제거하는 것을 포함하는 메모리 소자 형성 방법.
- 제6항에 있어서,상기 제어 게이트를 형성한 후, 상기 산화방지 제1측벽 스페이서들 및 중심 기둥을 제거하고;이온주입 공정을 진행하여 소오스 접합영역을 형성하고;상기 제어 게이트 및 부유 게이트 측벽들 상에 스페이서를 형성하고;이온주입 공정을 진행하여 드레인 접합영역을 형성하는 것을 더 포함하는 메모리 소자 형성 방법.
- 제6항에 있어서,상기 제2개구부를 형성한 후, 상기 제2개구부 측벽들 상에 산화방지 제2측벽 스페이서들을 형성하는 것을 더 포함하며,상기 산화방지 제1측벽 스페이서들 및 상기 산화방지 제2측벽 스페이서들은 질화막으로 형성되고, 상기 중심 기둥은 실리콘으로 형성되어 자기정렬 소오스 라인으로 작용하는 메모리 소자 형성 방법.
- 제6항에 있어서,상기 산화방지 제1측벽 스페이서들 및 상기 중심 기둥은 질화막으로 형성되고, 상기 제1희생막 및 제2희생막은 산화막으로 형성되고, 상기 제1절연막은 열산화막으로 형성되는 메모리 소자 형성 방법.
- 제7항 또는 제8항에 있어서,상기 산화방지 제1측벽 스페이서들, 상기 중심 기둥, 상기 보호막 및 상기 보호 산화방지막은 질화막으로 형성되고, 상기 제1희생막 및 제2희생막은 산화막으로 형성되고, 상기 제1절연막은 열산화막으로 형성되는 메모리 소자 형성 방법.
- 제6항에 있어서,소자분리영역에 의해 한정된 활성영역을 구비하는 반도체 기판을 준비하는 것은:반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성하고;상기 패드 질화막 및 패드 산화막을 패터닝하여 식각 마스크를 형성하고;상기 식각 마스크에 의해 노출된 반도체 기판을 소정 깊이 식각하여 소자분리를 위한 트렌치를 형성하고;상기 트렌치를 절연물질로 채워 상기 소자분리영역을 형성하고;상기 식각 마스크를 제거하여 상기 소자분리영역이외의 반도체 기판 표면을 노출시키는 것을 포함하여 이루어지는 메모리 소자 형성 방법.
- 제6항에 있어서,소자분리영역에 의해 한정된 활성영역을 구비하는 반도체 기판을 준비하는 것은:반도체 기판 상에 패드 산화막 및 실리콘을 순차적으로 형성하고;상기 실리콘, 패드 산화막 및 상기 반도체 기판의 소정 깊이를 식각하여 소자분리를 위한 트렌치를 형성하고;상기 트렌치를 절연물질로 채워 상기 소자분리영역을 형성하는 것을 포함하여 이루어지고,이때, 상기 반도체 기판 상에 제1절연막, 제1도전막 및 제1희생막을 차례로 형성하는 것은 상기 반도체 기판 상에 제1도전막 및 제1희생막을 차례로 형성하는 것을 포함하고,상기 산화방지 제1측벽 스페이서들 사이의 제2희생막 및 제1도전막을 식각하여 제2개구부를 형성하는 것은 상기 실리콘을 식각하는 것을 더 포함하고,상기 열산화 공정은 상기 제3개구부에 의해 노출된 상기 제1도전막 전부를 열산화막으로 변환시키고 상기 활성영역 상의 실리콘 일부분도 산화시켜 상기 제2절연막은 상기 제1도전막 전부 및 상기 실리콘 일부분이 산화되어 형성되는 메모리 소자 형성 방법.
- 반도체 기판 상에 제1절연막 및 실리콘막을 형성하고;상기 실리콘막, 제1절연막 및 반도체 기판의 일부분을 식각하여 소자분리를 위한 트렌치를 형성하고;상기 트렌치를 절연물질로 채워 소자분리영역을 형성하고;상기 반도체 기판 상에 제1도전막 및 제1희생막을 차례로 형성하고;상기 제1희생막을 패터닝하여 상기 제1도전막을 노출시키는 제1개구부를 형성하고;상기 제1개구부 측벽들 및 바닥 그리고 상기 제1희생막 상에 제2희생막을 형성하고;상기 제1개구부의 측벽들 상의 제2희생막 상에 산화방지 제1측벽 스페이서들을 형성하고;상기 산화방지 제1측벽 스페이서들 사이의 제2희생막, 제1도전막, 실리콘막을 식각하여 상기 제1절연막을 노출시키는 제2개구부를 형성하고;상기 산화방지 제1측벽 스페이서들에 의해 좁혀진 제1개구부 및 상기 제2개구부를 채우는 중심 기둥을 형성하고;상기 제2희생막 및 제1희생막을 제거하여 상기 산화방지 제1측벽 스페이서들 아래의 제1도전막을 노출시키는 제3개구부를 형성하고;열산화 공정을 진행하여 상기 제3개구부에 의해 노출된 상기 제1도전막 전부를 산화시켜 열산화막으로 변환시켜 제2절연막을 형성하고;상기 제2절연막 외측의 제1도전막 및 실리콘막을 제거하여 상기 제2절연막 아래에 자기정렬된 부유 게이트를 형성하고;상기 부유 게이트 측벽에 제3절연막을 형성하고;제2도전막을 형성한 후 재식각 공정을 진행하여 상기 산화방지 제1측벽 스페이서들, 제2절연막 및 제3절연막의 측면들 상에 자기정렬된 제어 게이트를 형성하는 것을 포함하는 메모리 소자 형성 방법.
- 제15항에 있어서,상기 열산화 공정에서 상기 제1도전막 하부의 실리콘막 일부분도 산화되는 메모리 소자 형성 방법.
- 제15항 또는 제16항에 있어서,상기 열산화 공정을 진행한 후 잔존하는 제3개구부를 채워 상기 제2절연막을 보호하는 보호막을 형성하는 것을 더 포함하는 메모리 소자 형성 방법.
- 제17항에 있어서,상기 제1희생막을 형성하기 전에 상기 제1도전막 상에 보호 산화방지막을 형 성하는 것을 더 포함하며,이때, 상기 제1희생막을 패터닝하여 상기 제1도전막을 노출시키는 제1개구부를 형성하는 것은 상기 보호 산화방지막을 패터닝하는 것을 더 포함하고,상기 제2절연막 외측의 제1도전막 및 실리콘막을 제거하기 전에, 잔존하는 보호 산화방지막을 제거하는 것을 포함하는 메모리 소자 형성 방법.
- 제17항에 있어서,상기 제어 게이트를 형성한 후, 상기 산화방지 제1측벽 스페이서들 및 중심 기둥을 제거하고;이온주입 공정을 진행하여 소오스 접합영역을 형성하고;상기 제어 게이트 및 부유 게이트 측벽들 상에 스페이서를 형성하고;이온주입 공정을 진행하여 드레인 접합영역을 형성하는 것을 더 포함하는 메모리 소자 형성 방법.
- 제17항에 있어서,상기 산화방지 제1측벽 스페이서들 및 상기 중심 기둥은 질화막으로 형성되고, 상기 제1희생막 및 제2희생막은 산화막으로 형성되고, 상기 제1절연막은 열산화막으로 형성되는 메모리 소자 형성 방법.
- 제17항에 있어서,상기 제2개구부를 형성한 후, 상기 제2개구부 측벽들 상에 산화방지 제2측벽 스페이서들을 형성하는 것을 더 포함하며,상기 산화방지 제1측벽 스페이서들 및 상기 산화방지 제2측벽 스페이서들은 질화막으로 형성되고, 상기 중심 기둥은 실리콘막으로 형성되어 자기정렬 소오스 라인으로 작용하는 메모리 소자 형성 방법.
- 제16항에 있어서,상기 산화방지 제1측벽 스페이서들, 상기 중심 기둥, 상기 보호막 및 상기 보호 산화방지막은 질화막으로 형성되고, 상기 제1희생막 및 제2희생막은 산화막으로 형성되고, 상기 제1절연막은 열산화막으로 형성되는 메모리 소자 형성 방법.
- 반도체 기판 상에 제1절연막 및 실리콘막을 형성하고;상기 실리콘막, 제1절연막 및 반도체 기판의 일부분을 식각하여, 제1방향으로 신장하며 이차원적으로 배열되는 소자분리를 위한 트렌치들을 형성하고;상기 트렌치들을 절연물질로 채워 소자분리영역들을 형성하고;상기 소자분리영역들 및 상기 소자분리영역들 사이의 반도체 기판의 활성영역들 상에 한정된 식각된 실리콘 상에 제1도전막, 보호 산화방지막 및 제1희생막을 차례로 형성하고;상기 제1희생막 및 보호 산화방지막을 패터닝하여 상기 제1도전막을 노출시키는 제1개구부를 형성하고;상기 제1개구부 측벽들 및 바닥 그리고 상기 제1희생막 상에 제2희생막을 형성하고;상기 제1개구부의 측벽들 상의 제2희생막 상에 산화방지 제1측벽 스페이서들을 형성하고;상기 산화방지 제1측벽 스페이서들 사이의 제2희생막, 제1도전막, 식각된 실리콘막을 식각하여 상기 제1절연막을 노출시키는 제2개구부를 형성하고;상기 산화방지 제1측벽 스페이서들에 의해 좁혀진 제1개구부 및 상기 제2개구부를 채우는 중심 기둥을 형성하고;상기 제2희생막 및 제1희생막을 제거하여 상기 산화방지 제1측벽 스페이서들 아래의 제1도전막을 노출시키고;열산화 공정을 진행하여 노출된 상기 제1도전막 전부를 산화시켜 열산화막으로 변환시켜 제2절연막을 형성하고;잔존하는 보호 산화방지막을 제거하여 상기 제2절연막 외측의 제1도전막을 노출시키고;상기 제2절연막, 상기 산화방지 제1측벽 스페이서들 그리고 중심 기둥을 식각 마스크로 사용하여, 상기 제1절연막이 노출될 때까지 노출된 제1도전막 및 그 하부의 식각된 실리콘막을 제거하여 상기 제2절연막 아래에 자기정렬된 부유 게이트를 형성하고;상기 부유 게이트 측벽에 제3절연막을 형성하고;제2도전막을 형성한 후 재식각 공정을 진행하여 상기 산화방지 제1측벽 스페 이서들, 제2절연막 및 제3절연막의 측면들 상에 자기정렬된 제어 게이트를 형성하는 것을 포함하는 메모리 소자 형성 방법.
- 제23항에 있어서,상기 제1개구부는 적어도 상기 제1방향에 직각인 제2방향으로 인접한 두 소자분리영역들 각각의 일부들 및 상기 제2방향으로 인접한 두 소자분리영역들에 각각 상기 제1방향으로 인접한 두 소자분리영역들 각각의 일부들 그리고 이들 소자분리영역 일부들 사이의 식각된 실리콘막들 상에 배치된 제1도전막을 노출시키도록 형성되는 메모리 소자 형성 방법.
- 제24항에 있어서,상기 제2개구부 형성시 상기 소자분리영역들의 일부들이 식각되지 않도록, 상기 산화방지 측벽 스페이서들은 상기 제1개구부 측벽에서 수평적으로 확장하여 상기 제1개구부에 의해서 노출된 소자분리영역들을 덮도록 형성되는 메모리 소자 형성 방법.
- 제24항에 있어서,상기 자기정렬 부유 게이트 형성을 위한 식각 중에, 상기 제2절연막을 보호하기 위해서, 상기 열산화 공정을 진행한 후 제2절연막을 보호하는 보호막을 형성하는 것을 더 포함하는 메모리 소자 형성 방법.
- 제24항에 있어서,상기 산화방지 제1측벽 스페이서들, 상기 중심 기둥, 상기 보호막 및 상기 보호 산화방지막은 질화막으로 형성되고, 상기 제1희생막 및 제2희생막은 산화막으로 형성되고, 상기 제1절연막은 열산화막으로 형성되는 메모리 소자 형성 방법.
- 제24항에 있어서,상기 제2개구부를 형성한 후, 상기 제2개구부 측벽들 상에 산화방지 제2측벽 스페이서들을 형성하는 것을 더 포함하며,상기 산화방지 제1측벽 스페이서들 및 상기 산화방지 제2측벽 스페이서들은 질화막으로 형성되고, 상기 중심 기둥은 실리콘막으로 형성되어 자기정렬 소오스 라인으로 작용하는 메모리 소자 형성 방법.
- 삭제
- 전기적으로 프로그램 및 소거가 가능한 메모리 소자에 있어서:소자분리영역에 의해 한정된 활성영역을 구비하는 반도체 기판;상기 활성영역 상에 제1절연막을 사이에 두고 형성된 부유 게이트;상기 부유 게이트 상에 형성된 제2절연막;상기 부유 게이트 의해 덮이지 않은 활성영역 및 상기 부유 게이트 측벽 상에 형성된 제3절연막;상기 부유 게이트에 인접하여 상기 소자분리영역 상에 형성된 제4절연막;상기 제3절연막 및 상기 소자분리영역 상에 형성된 제어 게이트를 포함하며,상기 제어 게이트는 상기 소자분리영역으로부터 신장하여 상기 제4절연막 상부를 덮는 확장부를 구비하는 것을 특징으로 하는 전기적으로 프로그램 및 소거가 가능한 메모리 소자.
- 전기적으로 프로그램 및 소거가 가능한 메모리 소자에 있어서:소자분리영역에 의해 한정된 활성영역을 구비하는 반도체 기판;상기 활성영역 상에 제1절연막을 사이에 두고 형성된 부유 게이트;상기 부유 게이트 상에 형성된 제2절연막;상기 부유 게이트 의해 덮이지 않은 활성영역 및 상기 부유 게이트 측벽 상에 형성된 제3절연막;상기 부유 게이트에 인접하여 상기 소자분리영역 상에 형성된 제4절연막;상기 제3절연막 및 상기 소자분리영역 상에 형성된 제어 게이트를 포함하며,상기 소자분리영역의 상부표면은 상기 부유 게이트 및 상기 제2절연막 사이의 계면보다 더 높은 것을 특징으로 하는 메모리 소자.
- 전기적으로 프로그램 및 소거가 가능한 메모리 소자의 배열에 있어서:제1방향으로 신장하며 이차원적으로 배열된 소자분리영역들 및 이들에 의해서 한정되는 활성영역들을 구비하는 반도체 기판;상기 제1방향에 대해서 수직인 제2방향으로 배열된 소자분리영역들 사이의 활성영역들에 배열된 메모리 셀들;상기 제1방향으로 인접한 메모리 셀들 사이 및 상기 제1방향으로 인접한 소자분리영역들 사이의 활성영역들 및 상기 메모리 셀들 하부의 활성영역 일부에 형성된 공통 소오스 접합영역;상기 메모리 셀들에 의해서 공통 소오스 접합영역과 이격되며 상기 제2방향의 소자분리영역들 사이의 활성영역들에 형성된 드레인 접합영역들;상기 공통 소오스 접합영역을 사이에 두고 서로 인접한 한 쌍의 메모리 셀들은 서로 대칭이며,각각의 메모리 셀은:상기 활성영역 상에 제1절연막을 사이에 두고 형성된 부유 게이트;상기 부유 게이트 상에 형성된 제2절연막;상기 부유 게이트 및 드레인 접합영역 사이의 활성영역 및 상기 드레인 접합영역과 마주보는 상기 부유 게이트의 측벽 상에 형성된 제3절연막;상기 제3절연막 상에 형성된 제어 게이트를 포함하되,상기 제어 게이트는 상기 제2방향으로 신장하여 상기 소자분리영역 상에도 배치되어 인접한 메모리 셀들의 제어 게이트들은 서로 연결되고,상기 제2방향으로 배열된 부유 게이트들 사이의 소자분리영역들 상에 제4절연막이 배치되는 것을 특징으로 하는 메모리 소자의 배열.
- 제32항에 있어서,상기 제어 게이트는 상기 제1방향으로 신장하여 상기 제4절연막 상에도 배치된 확장부를 구비하는 것을 특징으로 하는 메모리 소자의 배열.
- 제32항 또는 제33항에 있어서,상기 소자분리영역의 상부표면은 상기 부유 게이트 및 상기 제2절연막 사이의 계면보다 더 높은 것을 특징으로 하는 메모리 소자의 배열.
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