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KR100518588B1 - 더블 플로팅 게이트 구조를 가지는 스플릿 게이트형비휘발성 반도체 메모리 소자 및 그 제조 방법 - Google Patents

더블 플로팅 게이트 구조를 가지는 스플릿 게이트형비휘발성 반도체 메모리 소자 및 그 제조 방법 Download PDF

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KR100518588B1
KR100518588B1 KR10-2003-0054782A KR20030054782A KR100518588B1 KR 100518588 B1 KR100518588 B1 KR 100518588B1 KR 20030054782 A KR20030054782 A KR 20030054782A KR 100518588 B1 KR100518588 B1 KR 100518588B1
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KR
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insulating film
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KR10-2003-0054782A
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양정환
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삼성전자주식회사
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Publication date
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Abstract

더블 플로팅 게이트 구조를 가지는 스플릿 게이트형 메모리 셀로 구성되는 비휘발성 반도체 메모리 소자 및 그 제조 방법에 대하여 개시한다. 본 발명에 따른 소자는 기판 위에 각각 형성된 하나의 비트 라인과 하나의 워드 라인과의 접점에 의하여 유일하게 결정되는 하나의 메모리 셀을 가지는 메모리 셀 어레이를 포함한다. 기판 위에 형성되어 있는 활성 영역의 양 측벽에는 각각 제1 및 제2 커플링 게이트 절연막을 개재하여 제1 및 제2 플로팅 게이트가 형성되어 있다. 제1 및 제2 플로팅 게이트는 상호 전기적으로 절연되어 있다. 워드 라인과 활성 영역과의 사이에 절연막이 형성되어 있다. 하나의 메모리 셀 내에 2개의 플로팅 게이트를 구비함으로써 워드 라인에 인접하여 전계가 집중되는 코너의 수가 적어도 6개로 증가된다. SOI 기판상에 형성된 활성 영역의 양 측벽을 채널로 사용하며, 채널의 면 방향이 기판 주면에 대하여 수직으로 형성된다.

Description

더블 플로팅 게이트 구조를 가지는 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그 제조 방법{Split gate type non-volatile semiconductor memory device having double-floating gate structure and process for manufacturing the same}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 비평면(non-planar) 구조의 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
최근, 전기적으로 데이터의 입출력이 가능한 EEPROM (electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 소자는 전기적으로 데이터의 소거와 저장이 가능하고 전원이 공급되지 않아도 데이터의 보존이 가능하기 때문에 그 응용 분야가 다양해지고 있다.
비휘발성 반도체 메모리 소자에서는 비트 라인에 메모리 셀들이 병렬로 연결되어 있어 메모리 셀 트랜지스터의 문턱 전압 (threshold voltage)이 비선택 메모리 셀의 콘트롤 게이트에 인가되는 전압 (통상 0V) 보다 낮아지게 되면, 선택 메모리 셀의 온, 오프에 관계없이 소오스와 드레인 사이에서 전류가 흘러 모든 메모리 셀이 온 상태로 읽혀지는 오동작이 발생한다. 따라서, 비휘발성 메모리소자에서는 문턱 전압을 엄격하게 관리하여야 하는 어려움이 있다. 또한, 빠른 프로그램을 위해서는 충분한 채널 핫 캐리어를 발생시켜야 하며 이를 위해서는 높은 전압이 필요하고, 빠른 소거를 위해서는 충분한 F-N (Fowler-Nordheim) 터널링 전류가 생성되어야 하며 이 또한 높은 전압이 필요하다.
상기와 같은 문제점을 해결하기 위해 스플릿 게이트형 비휘발성 반도체 메모리 소자가 제안되어 왔다. (예를 들면, 미합중국 특허 제 5,045,488호) 지금까지 제안된 스플릿 게이트형 비휘발성 반도체 메모리 소자에서는 플로팅 게이트에 의해 이루어지는 채널 영역과, 콘트롤 게이트에 의해 이루어지는 채널 영역이 동일 평면상에서 직렬 연결되어 있다.
또한, 반도체 메모리 소자의 집적도가 증가함에 따라 소스, 드레인, 콘트롤 게이트 및 플로팅 게이트 등과 같은 구성 요소들간의 얼라인먼트를 향상시키기 위하여 다양한 구조 및 제조 공정이 제안되었다. (예를 들면, 미합중국 특허 제6,329,685)
한편, 최근의 FET (field effect transistor) 기술에서는 스케일링(scaling)에 의하여 소자의 사이즈를 줄이고 성능을 향상시켜 동작 속도를 향상시키고 있다. FET의 채널 길이가 100nm 이하의 수준으로 스케일링됨에 따라 FET의 스케일링은 트랜지스터 게이트의 길이에 제한을 받게 된다. 그러나, 지금까지 제안된 스플릿 게이트형 비휘발성 메모리 소자는 채널이 평면(planar) 구조로 형성되어 있다. 이와 같은 평면 구조의 FET에서는 트랜지스터가 스케일링됨에 따라 게이트 길이도 함께 스케일링되어 소스와 드레인간의 간격이 점차 줄어드는 반면 터널링 산화막의 스케일링에는 한계가 있다. 그 결과 채널과 소스/드레인 사이에서 원하지 않는 커플링(coupling)이 발생하여 소자의 온 또는 오프를 제어하기 위한 게이트 콘트롤 능력이 저하되고 SCE (short channel effect) 및 DIBL (drain induced barrier lowering) 현상이 발생된다. 따라서, 종래의 평면 구조를 가지는 비휘발성 반도체 메모리 소자에서는 SCE 제어 관점에 있어서 스케일링에 한계가 있다.
스플릿 게이트형 플래쉬 메모리 소자는 플로팅 게이트와 콘트롤 게이트가 분리된 구조를 가지며, 플로팅 게이트는 외부와 전기적으로 완전히 절연되어 고립된 구조를 갖는다. 이 플로팅 게이트로의 전자 주입(프로그래밍) 및 방출(소거)에 따라 메모리 셀의 전류가 변하는 성질을 이용하여 정보를 저장한다. 플로팅 게이트로의 전자 주입은 채널에서의 핫-캐리어 (hot-carrier)를 이용한 CHEI(channel hot electron injection) 방식으로 이루어지며, 전자 방출은 플로팅 게이트와 콘트롤 게이트와의 사이의 절연막을 통한 F-N 터널링이 이용된다. 플로팅 게이트중 콘트롤 게이트에 인접하고 있는 에지 부분에 팁(tip)을 형성함으로써 소거 효율을 높이고자 하는 시도가 이루어지고 있다. 그러나, 종래의 비휘발성 반도체 메모리 소자의 셀 구조에서는 콘트롤 게이트와 인접하고 있는 플로팅 게이트의 에지 부분에 팁을 형성할 수 있는 코너의 수가 제한되어 소거 효율을 향상시키는 데에는 한계가 있다.
본 발명의 목적은 상기한 바와 같은 종래 기술에서의 문제점을 해결하고자 하는 것으로, SCE 제어가 용이한 구조를 채택함으로써 소자의 스케일링 효과를 높일 수 있으며, 플로팅 게이트에서 팁을 형성할 수 있는 코너의 수를 증가시킬 수 있는 구조를 가지는 비휘발성 반도체 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 스케일링에 의하여 소스와 드레인과의 거리가 감소됨에도 불구하고 채널과 소스/드레인간의 원하지 않는 커플링을 감소시키면서 채널과 플로팅 게이트와의 사이의 커플링을 증가시켜 게이트 콘트롤이 보다 용이하게 이루어질 수 있는 비평면 구조의 더블 플로팅 게이트 채널을 가지는 완전 공핍형 비휘발성 반도체 메모리 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 스케일링 효과를 높일 수 있고 셀 당 유효 채널 폭을 증가시킴으로써 셀 커런트 특성을 향상시킬 수 있는 비휘발성 반도체 메모리 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 비휘발성 반도체 메모리 소자는 기판 위에 각각 형성된 하나의 비트 라인과 하나의 워드 라인과의 접점에 의하여 유일하게 결정되는 하나의 메모리 셀을 가지는 메모리 셀 어레이를 포함한다. 상기 하나의 메모리 셀 내에는 2개의 플로팅 게이트가 형성되어 있다. 상기 2개의 플로팅 게이트 사이에 활성 영역이 개재된다. 상기 2개의 플로팅 게이트는 상호 전기적으로 절연되어 있다.
상기 활성 영역에는 상기 2개의 플로팅 게이트에 인접하여 각각 형성되는 2개의 채널 영역을 포함한다. 상기 2개의 채널 영역은 상기 활성 영역 내에서 상기 기판의 주면 연장 방향과 수직을 이루는 채널면에 따라 형성된다.
상기 활성 영역은 상기 기판 위에서 사각형 단면(斷面)을 가지는 바(bar) 형태로 연장되어 있다.
바람직하게는, 상기 2개의 플로팅 게이트는 각각 이들의 상부에서 상기 워드 라인이 중첩되어 연장되는 중첩부를 포함한다. 상기 2개의 플로팅 게이트의 중첩부는 각각 상기 워드 라인에 의하여 포위되는 적어도 3개의 코너를 가진다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 비휘발성 반도체 메모리 소자는 기판 위에 각각 형성된 하나의 비트 라인과 하나의 워드 라인과의 접점에 의하여 유일하게 결정되는 하나의 메모리 셀을 가지는 메모리 셀 어레이를 포함한다. 상기 기판 위에 형성되어 있는 활성 영역의 양 측벽 위에는 각각 제1 및 제2 커플링 게이트 절연막을 개재하여 제1 및 제2 플로팅 게이트가 형성되어 있다. 상기 제1 및 제2 플로팅 게이트는 상호 전기적으로 절연된 상태에서 상기 하나의 메모리 셀을 구성한다. 상기 워드 라인과 상기 활성 영역과의 사이에는 절연막이 형성되어 있다. 상기 활성 영역에는 소스 및 드레인이 형성되어 있다.
상기 활성 영역은 기판 위에서 제1 방향으로 연장되어 있고, 상기 워드 라인은 상기 기판 위에서 상기 제1 방향에 수직인 제2 방향으로 연장되어 있다. 상기 워드 라인 및 소스에 전압이 인가될 때 상기 활성 영역의 양 측벽에 따라 상기 기판의 주면에 대하여 수직 방향으로 2개의 채널이 형성된다. 상기 2개의 채널은 상기 제1 및 제2 커플링 게이트 절연막 근방에 각각 형성된다.
바람직하게는, 상기 제1 및 제2 플로팅 게이트는 각각 그 상부에 상기 워드 라인이 중첩되는 제1 중첩부 및 제2 중첩부를 가진다. 상기 제1 및 제2 중첩부에 의하여 상기 제1 플로팅 게이트의 적어도 3개의 코너와 상기 제2 플로팅 게이트의 적어도 3개의 코너가 각각 상기 활성 영역 주위에서 상기 워드 라인에 의하여 감싸지게 된다.
상기 워드 라인과 상기 제1 중첩부와의 사이에는 상기 제1 플로팅 게이트의 적어도 3개의 코너를 감싸는 제1 인터폴리 터널 절연막이 형성되어 있다. 또한, 상기 워드 라인과 상기 제2 중첩부와의 사이에는 상기 제2 플로팅 게이트의 적어도 3개의 코너를 감싸는 제2 인터폴리 터널 절연막이 형성되어 있다. 상기 워드 라인과 상기 활성 영역과의 사이에 형성된 절연막은 상기 활성 영역 위에서 상기 제1 중첩부와 제2 중첩부와의 사이에 형성되어 있다.
상기 활성 영역에는 2개의 메모리 셀이 형성되어 있으며, 상기 2개의 메모리 셀은 상기 하나의 활성 영역 내에서 하나의 소스를 공유한다.
또한, 상기 목적을 달성하기 위하여 본 발명의 제3 양태에 따른 비휘발성 반도체 메모리 소자는 기판상의 제1 절연막 위에서 사각형 단면(斷面)을 가지는 바(bar) 형태로 제1 방향으로 연장되어 있는 제1 도전형의 활성 영역을 포함한다. 상기 활성 영역의 일부 영역에 채널 영역이 형성되어 있으며, 상기 채널 영역에서는 상기 기판의 주면에 대하여 수직 방향으로 채널면이 형성되는 복수의 채널이 형성된다. 상기 제1 절연막 위에는 상기 활성 영역을 사이에 두고 그 양 측에 각각 상호 전기적으로 절연되어 있는 제1 및 제2 플로팅 게이트가 형성되어 있다. 상기 활성 영역과 상기 제1 및 제2 플로팅 게이트와의 사이에는 각각 제1 및 제2 커플링 게이트 절연막이 형성되어 있다. 워드 라인은 제2 절연막을 사이에 두고 상기 활성 영역에 대면하고 있는 부분을 포함한다. 상기 제1 도전형과 반대인 제2 도전형의 소스 및 드레인이 상기 활성 영역 내에서 상기 채널 영역 근방에 각각 형성되어 있다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제4 양태에 따른 비휘발성 반도체 메모리 소자는 각각 플로팅 게이트와 콘트롤 게이트를 갖는 스플릿 게이트 구조의 메모리 셀로 구성된다. 상기 메모리 셀은 제1 절연막 위에서 제1 방향으로 연장되어 있는 SOI층 내에 형성된 소스 및 드레인과 이들 사이에 형성되는 채널 영역을 포함한다. 상기 플로팅 게이트는 각각 상기 제1 절연막 위에서 상기 채널 영역에 인접하여 상기 SOI층을 사이에 두고 그 양 측에 상호 전기적으로 절연 상태로 형성되어 있는 제1 플로팅 게이트 및 제2 플로팅 게이트를 포함한다.
상기 SOI층 내에서 상기 소스 및 드레인 사이에는 복수의 채널 영역이 형성된다.
상기 SOI층은 상기 제1 절연막에 대하여 수직인 양 측벽과, 상기 제1 절연막과 평행한 상면을 가지고, 상기 복수의 채널 영역은 상기 제1 플로팅 게이트 및 제2 플로팅 게이트에 각각 인접하여 상기 SOI층의 양 측벽에 평행하게 형성되어 있는 제1 및 제2 채널 영역을 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 비휘발성 반도체 메모리 소자의 제조 방법에서는 기판상에 제1 절연막으로 덮인 상면과 제2 절연막으로 덮인 양 측벽을 가지는 실리콘 아일랜드로 이루어지는 활성 영역을 형성한다. 상기 제2 절연막 위에 상기 활성 영역의 측벽을 감싸는 제1 도전층을 형성한다. 상기 제1 도전층 중 상기 활성 영역에서 선택되는 제1 영역을 덮고 있는 제1 부분을 선택적으로 제거한다. 상기 제1 절연막의 일부를 제거하여 상기 제1 영역에서 상기 활성 영역의 상면을 노출시킨다. 상기 제1 영역에 소스를 형성한다. 상기 소스 위에 소스 라인을 구성하는 제2 도전층을 형성한다. 상기 제1 도전층 중 상기 활성 영역에서 선택되는 제2 영역을 덮고 있는 제2 부분을 선택적으로 제거하여 상기 활성 영역의 양측에서 서로 대향하고 있는 2개의 플로팅 게이트를 형성한다. 상기 제1 절연막의 일부를 제거하여 상기 제2 영역에서 상기 활성 영역의 상면을 노출시킨다. 상기 제2 영역에서 상기 활성 영역의 상면에 제3 절연막을 형성한다. 상기 제3 절연막 위에 워드 라인을 구성하는 제3 도전층을 형성한다. 상기 제2 영역의 일부에 드레인을 형성한다.
상기 제2 절연막은 상기 활성 영역의 측벽과 상기 2개의 플로팅 게이트와의 사이에 각각 위치하는 2개의 커플링 게이트 절연막을 포함한다.
상기 제1 도전층의 제1 부분을 제거함으로써 상기 제1 도전층에 상기 제1 영역에 인접한 제1 노출 측벽이 형성되며, 상기 제1 노출 측벽을 덮는 제1 절연 스페이서를 형성한다. 바람직하게는, 상기 제1 절연 스페이서를 형성하는 단계와 상기 제1 영역에서 상기 활성 영역의 상면을 노출시키는 단계는 동시에 이루어진다.
또한, 상기 제1 도전층의 제2 부분을 제거함으로써 상기 제1 도전층에 상기 제2 영역에 인접한 제2 노출 측벽이 형성되며, 상기 제2 노출 측벽을 덮는 제2 절연 스페이서를 형성한다. 바람직하게는, 상기 제2 절연 스페이서를 형성하는 단계와 상기 제2 영역에서 상기 활성 영역의 상면에 제3 절연막을 형성하는 단계는 동시에 이루어진다.
바람직하게는, 상기 제3 도전층은 상기 2개의 플로팅 게이트의 코너 부분을 감싸는 형상으로 형성된다.
또한, 상기 다른 목적을 달성하기 위하여, 본 발명이 제2 양태에 따른 비휘발성 반도체 메모리 소자의 제조 방법에서는 기판상에 실리콘 활성 영역을 형성한다. 상기 실리콘 활성 영역의 측벽과 대면하면서 상기 실리콘 활성 영역을 포위하는 제1 도전층을 상기 기판 위에 형성한다. 상기 실리콘 활성 영역의 길이 방향에서 소정 위치에 있는 제1 영역 내에 소스를 형성한다. 상기 제1 도전층을 패터닝하여 상기 실리콘 활성 영역에서 상기 제1 영역에 인접한 제2 영역의 양측에 상기 실리콘 활성 영역을 사이에 두고 서로 대향하고 있는 제1 및 제1 플로팅 게이트를 형성한다. 상기 실리콘 활성 영역의 제2 영역을 중심으로 상기 제1 영역의 반대측에 위치하는 제3 영역 위에 제1 및 제2 플로팅 게이트의 일부를 감싸는 워드 라인을 형성한다. 상기 실리콘 활성 영역의 제3 영역을 중심으로 상기 제2 영역의 반대측에 위치하는 제4 영역 내에 드레인을 형성한다. 바람직하게는, 상기 제1 영역은 상기 실리콘 활성 영역의 길이 방향에서 중앙부에 위치한다.
본 발명에 의하면, SOI 기판위에 비평면 구조를 구현한 스플릿 게이트형 비휘발성 반도체 메모리 소자가 제공되며, 각 메모리 셀 마다 2개의 플로팅 게이트를 가지고 있다. 각 플로팅 게이트 마다 콘트롤 게이트에 인접한 코너를 적어도 3개씩 제공하므로 전계 집중 사이트가 증가된다. 또한, 활성 영역의 양 측벽을 채널로 사용하여 채널의 면 방향이 기판 주면에 대하여 수직으로 형성되므로 주어진 레이아웃에서 셀 당 유효 채널 폭을 증가시킬 수 있고, 셀 커런트를 높게 유지할 수 있다. 이와 같이, 본 발명에 따른 비휘발성 반도체 메모리 소자에서는 더블 플로팅 게이트를 가지는 비평면 구조를 제공함으로써 게이트 콘트롤이 용이해지고 SCE 억제가 용이하다. 따라서, 소자의 스케일링 효과를 높일 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 비휘발성 반도체 메모리 소자의 구성을 나타낸 사시도이다. 도 1에는 4비트의 메모리 셀이 도시되어 있으며, 도 1에서 "A"로 표시된 부분이 1 비트를 구성한다.
도 1에 도시된 바와 같이, 본 실시예에 따른 비휘발성 반도체 메모리 소자는 SOI (silicon on insulator) 기판의 매몰 산화막(BOX)(10) 위에 형성된다. 상기 SOI 기판은 예를 들면 SIMOX (Separation by Implantation of Oxygen) 공정에 의하여 형성된 기판으로 이루어지며, 상기 BOX(10)는 예를 들면 약 1000 ∼ 1500Å의 두께를 가진다. 본 발명에 따른 비휘발성 반도체 메모리 소자는 상기 SOI 기판의 SOI층을 패터닝하여 얻어진 실리콘 아일랜드(20)로 구성되는 활성 영역을 포함한다. 상기 실리콘 아일랜드(20)는 약 500Å의 두께를 가지며, 상기 BOX(10) 위에서 단면(斷面)이 대략 사각형인 바(bar) 형상으로 x 방향으로 연장되어 있다. 상기 실리콘 아일랜드(20)는 기판 즉 상기 BOX(10)의 주면과 평행한 방향으로 연장되는 상면과, 기판 즉 상기 BOX(10)의 주면에 대하여 수직으로 연장되는 양 측벽을 포함한다.
상기 실리콘 아일랜드(20) 내에는 x 방향으로 연장되는 채널 영역(22)이 형성되며, 상기 실리콘 아일랜드(20) 내에서 상기 채널 영역(22) 근방에 형성된 소스(24) 위에는 상기 실리콘 아일랜드(20)의 연장 방향(x 방향)과 수직인 방향(y 방향)으로 연장되어 있는 소스 라인(30)이 연장되어 있다. 또한, 상기 채널 영역(22) 근방에 형성된 드레인(26)을 통하여 x 방향으로 연장되는 비트 라인이 연결된다. 예를 들면, 상기 메모리 셀이 nMOS로 구성되는 경우, 상기 실리콘 아일랜드(20)는 p형 불순물로 도핑되어 있으며, 상기 소스(24) 및 드레인(26)은 비교적 고농도의 n형 불순물로 도핑되어 있다.
상기 실리콘 아일랜드(20)의 채널 영역(22) 근방에는 상기 실리콘 아일랜드(20)를 사이에 두고 서로 대향하고 있는 2개의 플로팅 게이트, 즉 제1 플로팅 게이트(42) 및 제2 플로팅 게이트(44)가 형성되어 있으며, 상기 채널 영역(22)과 각 제1 및 제2 플로팅 게이트(42, 44) 사이에는 각각 제1 커플링 게이트 절연막(52) 및 제2 커플링 게이트 절연막(54)이 개재되어 있다. 상기 제1 플로팅 게이트(42) 및 제2 플로팅 게이트(44)는 각각 서로 전기적으로 절연되어 있다.
상기 제1 플로팅 게이트(42) 및 제2 플로팅 게이트(44) 근방에는 워드 라인(60)이 상기 채널 영역(22)을 덮도록 y 방향으로 연장되어 있다. 상기 제1 플로팅 게이트(42) 및 제2 플로팅 게이트(44)와 상기 워드 라인(60)과의 사이에는 각각 제1 인터폴리 터널 절연막(56a) 및 제2 인터폴리 터널 절연막(56b)이 개재되어 있다. 또한, 상기 채널 영역(22)과 상기 워드 라인(60) 사이에는 절연막(58)이 개재되어 있다. 즉, 상기 워드 라인(60)은 상기 절연막(58)을 사이에 두고 상기 채널 영역(22)에 대면하고 있는 부분을 포함한다. 상기 드레인(26)에 연결된 하나의 비트 라인과 하나의 워드 라인(60)과의 접점에 의하여 하나의 메모리 셀(A)이 유일하게 결정된다.
도 1에서 알 수 있는 바와 같이, 본 발명에 따른 비휘발성 반도체 메모리 소자는 하나의 메모리 셀에 2개의 플로팅 게이트, 즉 제1 플로팅 게이트(42) 및 제2 플로팅 게이트(44)를 포함한다. 따라서, 상기 워드 라인(60) 및 소스(24)에 전압이 인가될 때 상기 채널 영역(22)에서는 상기 제1 및 제2 커플링 게이트 절연막(52, 54) 근방에서 그 양 측벽에 따라 SOI 기판의 주면에 대하여 수직 방향으로 2개의 채널이 형성된다. 즉, 상기 2개의 채널이 상기 SOI 기판의 주면 연장 방향에 대하여 수직을 이루는 채널면에 따라 형성되는 비평면(non-planar) 구조가 제공된다.
도 2는 도 1의 "A"로 표시된 하나의 메모리 셀에서 채널 영역(22), 제1 플로팅 게이트(42) 및 제2 플로팅 게이트(44), 및 워드 라인(60) 만을 확대하여 도시한 사시도이다.
도 2에 도시한 바와 같이, 상기 워드 라인(60)은 상기 채널 영역(22) 주위에서 상기 제1 플로팅 게이트(42)의 코너(42a, 42b, 42c, 42d)와, 상기 제2 플로팅 게이트(44)의 코너(44a, 44b, 44c, 44d)를 각각 감싸도록 형성되는 것이 바람직하다. 이를 위하여, 상기 제1 및 제2 플로팅 게이트(42, 44)는 각각 그 상부에서 상기 워드 라인(60)이 중첩되어 연장되는 제1 중첩부(42s) 및 제2 중첩부(44s)를 가진다.
도 2에는 본 발명의 이해를 돕기 위하여 상기 플로팅 게이트(42)의 제1 중첩부(42s) 및 제2 플로팅 게이트(44)의 제2 중첩부(44s)에서 상기 워드 라인(60)에 의하여 감싸여지는 코너가 각각 4개인 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 본 발명에 따르면, 상기 플로팅 게이트(42)의 제1 중첩부(42s) 및 제2 플로팅 게이트(44)의 제2 중첩부(44s)에서 상기 워드 라인(60)에 의하여 감싸여지는 코너의 수는 각각 적어도 3개씩 존재한다.
상기 워드 라인(60)에는 상기 워드 라인(60)에 의하여 상기 제1 중첩부(42s) 및 제2 중첩부(44s)가 각각 감싸지도록 그 주위의 표면으로부터 리세스된 2개의 리세스면(60a, 60b)을 가진다. 상기 워드 라인(60)과 상기 제1 중첩부(42s)와의 사이에는 상기 제1 플로팅 게이트(42)의 코너(42a, 42b, 42c, 42d)를 감싸는 제1 인터폴리 터널 절연막(56a)이 개재되어 있고, 상기 워드 라인(60)과 상기 제2 중첩부(44s)와의 사이에는 상기 제2 플로팅 게이트(44)의 코너(44a, 44b, 44c, 44d)를 감싸는 제2 인터폴리 터널 절연막(56b)이 개재되어 있다. 또한, 상기 절연막(58)은 상기 채널 영역(22) 위에서 상기 제1 중첩부(42s)와 제2 중첩부(44s)와의 사이에 형성되어 있다.
상기 설명한 바로부터 알 수 있는 바와 같이, 본 발명에 따른 비휘발성 메모리 소자는 하나의 메모리 셀이 2개의 플로팅 게이트를 포함하며, 상기 워드 라인(60)에 의하여 콘트롤 게이트가 구성된다. 따라서, 하나의 메모리 셀 내에 더블 플로팅 게이트가 구비되어 있는 스플릿(split) 게이트형 비휘발성 반도체 메모리 소자가 제공된다.
통상적으로, 완전 공핍형 트랜지스터를 구현하기 위하여는 싱글 게이트 구조에서 채널이 형성되는 실리콘 바디의 두께가 게이트 길이의 약 1/3이 되어야 한다는 연구 결과가 보고된 바 있다 (R. Chau et al. IEDM Tech. Digest, pp. 621-624, 2001). 본 발명에 따른 비휘발성 반도체 메모리 소자에서는 하나의 메모리 셀이 2개의 플로팅 게이트를 구비하는 더블 플로팅 게이트 구조를 채용한다. 따라서, 상기 제1 및 제2 플로팅 게이트(42, 44) 각각에 의하여 제어되는 실리콘 아일랜드(20)의 두께를 고려하면, SOI층으로 이루어지는 상기 실리콘 아일랜드(20)의 상면의 폭(Ls)이 상기 제1 및 제2 플로팅 게이트(42, 44)의 x 방향에 따른 길이(Lfg)의 약 2/3으로 설정되는 것이 바람직하다.
도 3은 도 1에 도시한 본 발명의 바람직한 실시예에 따른 비휘발성 반도체 메모리 소자의 레이아웃이다.
도 3에 있어서, 도면 참조 부호 "20A"는 상기 실리콘 아일랜드(20)에 의하여 한정되는 활성 영역을 나타내고, "32"는 상기 활성 영역(20A)에 형성된 소스(24)와 소스 라인(30)과의 콘택을 나타내고, "72"는 상기 활성 영역(20A)에 형성된 드레인(26)과 비트 라인(70)과의 콘택을 나타낸다. 또한, 도 3에서, "B"로 표시된 부분은 도 1의 A로 표시된 부분에 대응되는 하나의 메모리 셀을 나타낸다.
본 발명에 따른 비휘발성 반도체 메모리 소자는 기판상의 BOX(10) 위에 형성된 아일랜드 형상의 복수의 활성 영역(20A)을 포함하며, 하나의 활성 영역(20A)에는 2개의 메모리 셀이 형성되어 있다. 상기 2개의 메모리 셀은 하나의 활성 영역(20A) 내에서 하나의 소스(24), 즉 하나의 소스 라인(30)을 공유한다.
상기 워드 라인(60)은 복수의 활성 영역(20A)에 각각 형성된 복수의 채널 영역(22) 중 상기 워드 라인(60) 연장 방향, 즉 y 방향에 따라 형성되어 있는 일련의 채널 영역(22)들에 의하여 구성되는 일련의 메모리 셀들에 각각 연결되어 있다. 또한, 복수의 활성 영역(20A) 중 상기 워드 라인(60) 연장 방향, 즉 y 방향에 따라 형성되어 있는 일련의 활성 영역(20A) 내에 형성되어 있는 일련의 소스(24)들은 각각 상기 소스 라인(30)을 통하여 연결되어 있다.
상기 제1 플로팅 게이트(42) 및 제2 플로팅 게이트(44)는 각각 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있다. 또한, 상기 워드 라인(60) 및 소스 라인(30)은 각각 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있으며, 이들 중 적어도 하나는 금속 실리사이드층을 포함할 수 있다. 여기서, 상기 금속 실리사이드층은 예를 들면 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 하프늄 실리사이드, 백금 실리사이드 또는 텅스텐 실리사이드로 구성될 수 있다.
다음에, 본 발명의 바람직한 실시예에 따른 비휘발성 반도체 메모리 소자의 동작에 대하여 설명한다.
먼저, 프로그래밍은 채널에서의 핫 캐리어를 이용한 CHEI 방식으로 이루어진다. 예를 들면, UV 소거 후인 초기 상태에서 메모리 셀의 워드 라인(60)에 고전압을 인가하고 소스 라인(30)을 통해 소스(24)에 고전압을 인가하면, 상기 워드 라인(60)에 인가된 문턱 전압 (Vth)에 의하여 상기 제1 및 제2 플로팅 게이트(42, 44)에 대면하고 있는 상기 실리콘 아일랜드(20)의 양 측벽에 2개의 전자 채널이 형성되고, 상기 2개의 채널을 통하여 상기 드레인(26)에서 발생된 전자가 소스(24)로 이동한다. 이 때, 채널 핫 캐리어가 발생하여 고온 전자가 상기 제1 및 제2 커플링 게이트 절연막(52, 54)을 거쳐 상기 제1 및 제2 플로팅 게이트(42, 44)로 주입되고 상기 제1 및 제2 플로팅 게이트(42, 44)는 음으로 차징된다.
프로그래밍된 후에는 상기 제1 및 제2 플로팅 게이트(42, 44)가 각각 전자에 의해 차징되어 있는 상태로 되며, 음의 전압이 유도된다. 이는 상기 제1 및 제2 플로팅 게이트(42, 44)에 대면하고 있는 상기 실리콘 아일랜드(20)의 양 측벽에 형성된 각 채널에서의 Vth를 증가시키는 효과를 제공함으로써 소거 상태와의 차이를 유발하게 된다.
소거(erase)는 상기 제1 및 제2 플로팅 게이트(42, 44)와 상기 워드 라인(60)에 의하여 형성되는 콘트롤 게이트와의 사이에서의 제1 및 제2 인터폴리 터널 절연막(56a, 56b)을 통한 F-N 터널링이 이용된다. 데이터 소거시에는, 상기 워드 라인(60)에 고전압을 인가하고, 상기 소스(24)에 저전압을 인가하면 상기 워드 라인(60)중 상기 제1 및 제2 플로팅 게이트(42, 44)의 중첩부(42s, 44s)를 감싸는 부분, 즉 상기 리세스된 표면(60a, 60b) 근방에서는 상기 제1 플로팅 게이트(42)의 각 코너(42a, 42b, 42c, 42d) 및 상기 제2 플로팅 게이트(44)의 각 코너(44a, 44b, 44c, 44d)에 의하여 강한 전계가 유도된다. 상기 제1 및 제2 플로팅 게이트(42, 44)에 의하여 제공되는 각 코너에 집중되는 강한 전계는 상기 제1 및 제2 플로팅 게이트(42, 44)에 저장된 전자를 상기 워드 라인(60)으로 터널링시키기에 충분하다.
소거 동작에 의하여 상기 제1 및 제2 플로팅 게이트(42, 44)에 축적되어 있던 전자가 상기 워드 라인(60)으로 모두 빠져 나가면 상기 제1 및 제2 플로팅 게이트(42, 44)는 초기 상태, 즉 UV 소거 후의 상태가 된다. 이 때, 상기 제1 및 제2 플로팅 게이트(42, 44)에 대면하고 있는 상기 채널 영역(22)의 양 측벽에 형성되는 각 채널에서의 Vth는 프로그래밍 후의 Vth 보다 낮게 되어 리드(read)시 상대적으로 높은 전류가 흐른다.
이상 설명한 바와 같이, 본 실시예에 따른 비휘발성 반도체 메모리 소자는 SOI 기판위에 비평면 구조를 구현한 스플릿 게이트형 소자로서, 하나의 메모리 셀 마다 활성 영역 즉 실리콘 아일랜드(20)를 중심으로 그 양 측벽에 인접해 있는 2개의 플로팅 게이트(42, 44)를 가지고 있다. 따라서, 각 플로팅 게이트(42, 44) 마다 워드 라인(60)에 인접하여 전계가 집중될 수 있는 코너의 수가 적어도 3개 제공되어 모두 합해 적어도 6개의 플로팅 게이트 코너가 워드 라인(60)에 인접해 있다. 따라서, F-N 터널링 영역의 수가 증가하게 된다.
또한, 상기 제1 및 제2 플로팅 게이트(42, 44)로 구성되는 더블 플로팅 게이트 구조를 채용함에 따라 활성 영역의 양 측벽을 채널로 사용하게 됨으로써 주어진 레이아웃에서 셀 당 유효 채널 폭을 증가시킬 수 있고, 그 결과 셀 커런트를 높게 유지할 수 있는 이점을 제공한다.
도 4a, 도 4b 및 도 4c, 내지 도 16a 및 도 16b는 본 발명의 바람직한 실시예에 따른 비휘발성 반도체 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 여기서, 도 4a, 도 5a, ..., 및 도 16a는 각각 도 3의 4A - 4A'선 단면에 대응하는 부분의 단면도들로서 2개의 메모리 셀에 대한 제조 과정이 도시되어 있고, 도 4b, 도 5b, ..., 및 도 15b는 각각 도 4a, 도 5a, ..., 및 도 15a의 평면도이고, 도 4c, 도 5c, ..., 및 도 15c는 각각 도 4b, 도 5b, ..., 및 도 15b 에 표시되어 있는 부분의 단면도이다. 또한, 도 4b, 도 5b, ..., 도 15b, 및 도 16a 중 보다 상세한 설명을 요하는 부분에서는 필요한 부분의 단면도들이 추가되어 있다. 이들에 대하여 다음에 상세히 설명한다.
도 4a 및 도 4b를 참조하면, 실리콘 기판(100), BOX(102), 및 SOI층이 차례로 적층된 SOI 기판을 준비한다. 상기 SOI 기판으로서 예를 들면 SIMOX 공정에 의하여 형성된 SOI 기판을 사용할 수 있다. 예를 들면, 상기 BOX(102)는 약 1000 ∼ 1500Å의 두께를 가지며, 상기 SOI층은 약 500Å의 두께를 가진다. 상기 SOI층 위에 활성 영역을 한정하도록 마스크 패턴(110)을 형성한다. 상기 마스크 패턴(110)은 산화막(112)＼질화막(114)＼산화막(116)이 각각 200Å＼300Å＼200Å의 두께를 가지도록 형성되어 있는 적층 구조로 이루어진다. 상기 마스크 패턴(110)을 식각 마스크로 하여 상기 SOI층을 이방성 식각하여 실리콘 아일랜드(104)를 형성한다. 상기 실리콘 아일랜드(104)는 단면이 대략 사각형인 바(bar) 형상으로 제1 방향, 즉 도 1에서의 x 방향으로 길게 연장되도록 형성된다.
도 4b의 4C - 4C'선 단면도인 도 4c에 표시된 바와 같이, 상기 실리콘 아일랜드(104)는 상기 BOX(102)의 주면과 평행으로 연장되는 상면(104t)과, 상기 BOX(102)로부터 그 주면에 대하여 수직으로 연장되는 양 측벽(104s)을 가진다.
도 5a 및 도 5b와, 도 5b의 5C - 5C'선 단면도인 도 5c를 참조하면, 상기 실리콘 아일랜드(104)의 노출된 양 측벽(104t)을 약 70Å의 두께를 가지는 제1 산화막(118)으로 덮는다. 소자 완성 후 상기 제1 산화막(118)의 일부는 커플링 게이트 절연막을 구성하게 된다. 상기 제1 산화막(118)을 형성하기 위하여 열 산화 공정, CVD 공정, 또는 이들의 조합을 이용할 수 있다.
그 후, 상기 실리콘 아일랜드(104)에 채널 이온 주입을 행함으로써 상기 실리콘 아일랜드(104)를 제1 도전형, 예를 들면 p형으로 도핑한다.
도 6a 및 도 6b와, 도 6b의 6C - 6C'선 단면도인 도 6c를 참조하면, 상기 마스크 패턴(110) 및 제1 산화막(118)을 덮는 블랭킷 도전층을 상기 BOX(102) 위에 약 400Å의 두께로 증착한 후, 상기 마스크 패턴(110) 및 BOX(102)를 식각 정지층으로 하여 상기 블랭킷 도전층을 이방성 식각하여 제1 도전층(120)을 형성한다. 상기 제1 도전층(120)은 상기 제1 산화막(118) 위에서 상기 실리콘 아일랜드(104)의 측벽(104s)에 대면하면서 상기 실리콘 아일랜드(104)를 스페이서의 형태로 포위하는 구조를 가진다. 본 예에서는 상기 제1 도전층(120)을 형성하기 위하여 상기 블랭킷 도전층을 이방성 식각하는 것으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 즉, 도시하지는 않았으나, 상기 제1 도전층(120)을 형성하기 위한 다른 방법으로서 상기 블랭킷 도전층을 포토리소그래피 공정, CMP (chemical mechanical polishing) 공정 등을 이용하여 가공하는 방법을 이용할 수도 있다. 이 경우에는 상기 제1 도전층(120)의 단면 형상이 도 6a에 도시된 바와 같은 3개의 코너를 가지는 형상으로 형성되지 않고 4개의 코너를 가지는 사각형 단면 형상으로 된다.
상기 제1 도전층(120)은 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있다. 상기 제1 도전층(120)을 도핑된 폴리실리콘으로 구성하기 위하여, 도핑되지 않은 폴리실리콘을 먼저 증착한 후 이를 도핑시킬 수도 있고, 도핑된 폴리실리콘을 증착할 수도 있다.
도 7a 및 도 7b와, 도 7b의 7C - 7C'선 단면도인 도 7c를 참조하면, 상기 제1 도전층(120)이 형성된 결과물을 덮도록 상기 BOX(102) 위에 약 1000Å 두께의 실리콘 질화막을 형성한다. 그 후, 상기 실리콘 아일랜드(104)중 일부, 즉 2개의 메모리 셀의 플로팅 게이트 및 소스를 형성할 영역에서 상기 제1 도전층(120)이 노출되도록 포토리소그래피 공정에 의하여 상기 실리콘 질화막을 패터닝하여 상기 제1 도전층(120)의 일부를 보호하기 위한 제1 보호용 절연막 패턴(132)을 형성한다.
도 8a 및 도 8b를 참조하면, 상기 제1 보호용 절연막 패턴(132)이 형성된 결과물 전면에 실리콘 산화막을 약 1000Å의 두께로 형성한 후, 상기 실리콘 산화막을 다시 이방성 식각하여 상기 제1 보호용 절연막 패턴(132)의 측벽에 스페이서 형태를 가지는 제2 보호용 절연막 패턴(134)을 형성한다. 상기 제2 보호용 절연막 패턴(134) 형성을 위한 이방성 식각 공정중에 상기 마스크 패턴(110)을 구성하는 최상부의 산화막(116)이 함께 제거되어, 상기 실리콘 아일랜드(104)로 구성되는 활성 영역 중 소스 형성 예정 영역인 제1 영역(104A)에서 상기 마스크 패턴(110)의 질화막(114)이 외부로 노출된다. 상기 제2 보호용 절연막 패턴(134)은 상기 제1 도전층(120) 중 플로팅 게이트를 형성할 부분 만 덮게 되므로 이 부분을 보호하는 역할을 하게 된다. 또한, 서로 인접해 있는 2개의 제2 보호용 절연막 패턴(134) 사이에서는 상기 실리콘 아일랜드(104)를 포위하는 제1 도전층(120)이 노출된다.
도 8c 및 도 8d는 각각 도 8b의 8C - 8C'선 및 8D - 8D'선 단면도이다.
도 9a 및 도 9b를 참조하면, 상기 제1 도전층(120) 중 상기 제1 영역(104A)에서 상기 실리콘 아일랜드(104)의 측벽을 덮고 있는 부분을 선택적으로 제거한다. 이 때, 상기 제1 보호용 절연막 패턴(132) 및 제2 보호용 절연막 패턴(134)을 식각 마스크로 사용한다. 그 결과, 상기 제1 도전층(120)에는 상기 제1 영역(104A)에 인접하여 제1 노출 측벽(120a)이 형성되고, 상기 제1 영역(104A)에서 상기 실리콘 아일랜드(104)의 측벽을 덮는 제1 산화막(118)이 노출된다.
그 후, 상기 제1 영역(104A)에서 상기 실리콘 아일랜드(104)의 상부에 노출되어 있는 상기 질화막(114)을 제거함으로써 상기 제1 영역(104A)에서 상기 마스크패턴(110)의 산화막(112)을 노출시킨다. 이 상태에서 열 산화 공정에 의하여 상기 제1 도전층(120)의 제1 노출 측벽(120a)을 산화시킨 후, 얻어진 결과물 전면에 CVD 방법에 의하여 제2 산화막을 형성하고, 이를 다시 이방성 식각하여 상기 제1 도전층(120)의 제1 노출 측벽(120a)을 덮는 제1 절연 스페이서(142)를 형성한다. 상기 제1 노출 측벽(120a)의 산화를 위한 열 산화 공정은 경우에 따라 생략될 수 있다. 상기 절연 스페이서(142)의 형성과 동시에 상기 제1 영역(104A)에서 상기 실리콘 아일랜드(104)의 양 측벽을 덮는 스페이서(144)가 함께 형성되며, 상기 제1 영역(104A)에서 상기 실리콘 아일랜드(104)의 상면에 있던 산화막(112)은 제거되어 상기 실리콘 아일랜드(104)의 상면이 노출된다. 상기 실리콘 아일랜드(104)의 노출된 상면은 소스 콘택이 형성될 영역이다. 여기서, 필요에 따라 상기 제1 영역(104A)에서 상기 실리콘 아일랜드(104)의 양 측벽을 덮는 스페이서(144)까지 제거되도록 상기 제2 산화막의 식각을 충분히 진행함으로써 상기 실리콘 아일랜드(104)의 양 측벽을 노출시킬 수도 있다.
도 9c 및 도 9d는 각각 도 9b의 9C - 9C'선 및 9D - 9D'선 단면도이다.
도 10a 및 도 10b를 참조하면, 상기 제1 영역(104A)에서 상기 실리콘 아일랜드(104)의 상면이 노출되어 있는 상태에서 결과물 전면에 이온 주입을 행하여 상기 실리콘 아일랜드(104)의 제1 영역(104A)에 소스(146)를 형성한다. 상기 소스(146)를 형성하기 위하여 상기 제1 도전형과는 반대의 제2 도전형, 예를 들면 n형의 불순물을 사용하여 고농도 도핑을 행한다. 상기 소스(146)의 도핑 농도는 상기 채널 이온 주입시의 도핑 농도보다 높다.
도 10c 및 도 10d는 각각 도 10b의 10C - 10C'선 및 10D - 10D'선 단면도이다.
도 11a 및 도 11b를 참조하면, 상기 소스(146)가 형성된 결과물 전면에 도전 물질을 증착하여 상기 제1 영역(104A) 위에서 상호 인접해 있는 2개의 제2 보호용 절연막 패턴(134) 사이의 공간을 완전히 채우는 제2 도전층을 약 3000Å의 두께로 형성한 후, 얻어진 결과물을 CMP 방법에 의하여 평탄화하여 상기 소스(146)과 연결되는 소스 라인(150)을 형성한다. 상기 소스 라인(150)은 상기 상기 제1 방향에 대하여 수직인 제2 방향, 즉 도 1에서의 y 방향으로 길게 연장된다.
상기 CMP에 의한 평탄화 공정의 결과로서 상기 소스 라인(150)에 인접한 제1 보호용 절연막 패턴(132) 및 제2 보호용 절연막 패턴(134)의 높이가 약간 낮아진다. 상기 소스 라인(150)은 상기 소스(146)와 오믹 콘택을 형성한다. 상기 소스 라인(150) 형성에 사용되는 제2 도전층은 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있다. 도핑된 폴리실리콘으로 이루어지는 상기 소스 라인(150)을 형성하기 위하여 도핑되지 않은 폴리실리콘을 먼저 증착한 후 이를 도핑시키는 방법, 또는 도핑된 폴리실리콘을 증착하는 방법을 이용할 수 있다.
도 11c 및 도 11d는 각각 도 11b의 11C - 11C'선 및 11D - 11D'선 단면도이다.
도 12a 및 도 12b를 참조하면, 열 산화 공정에 의하여 상기 소스 라인(150) 상면으로부터 약 100Å 두께를 가지는 열산화막(152)을 형성하고, 상기 열산화막(152) 및 상기 제2 보호용 절연막 패턴(134)을 식각 마스크로 하여 실리콘 질화막으로 이루어지는 상기 제1 보호용 절연막 패턴(132)을 습식 또는 건식 식각 방법에 의하여 제거한다. 그 결과, 상기 실리콘 아일랜드(104)의 제2 영역(104B)에서 상기 실리콘 아일랜드(104)의 상면을 덮고 있는 상기 마스크 패턴(110)의 산화막(116)이 노출되고, 상기 실리콘 아일랜드(104)의 측벽을 둘러싸고 있는 제1 도전층(120)과, BOX(102)가 노출된다.
도 12c 및 도 12d는 각각 도 12b의 12C - 12C'선 및 12D - 12D'선 단면도이다.
도 13a 및 도 13b를 참조하면, 상기 실리콘 기판(100)상에 드러난 산화막들, 즉 열산화막(152), 제2 보호용 절연막 패턴(134), 산화막(116), 제1 산화막(118) 및 BOX(102)를 하드 마스크로 사용하여, 상기 제1 도전층(120) 중 상기 실리콘 아일랜드(104)의 제2 영역(104B)을 덮고 있는 부분을 건식 또는 습식 식각 방법에 의하여 선택적으로 제거한다. 그 결과, 상기 제2 보호용 절연막 패턴(134)의 아래에는 상기 제1 도전층(120)의 나머지 일부로 구성되는 제1 및 제2 플로팅 게이트(122, 124)가 형성된다. 상기 제1 및 제2 플로팅 게이트(122, 124)는 상기 실리콘 아일랜드(104)를 사이에 두고 그 양 측에서 서로 대향하고 있다. 또한, 상기 노출된 제1 도전층(120)을 제거함으로써, 남아 있는 제1 도전층(120) 즉 상기 제1 및 제2 플로팅 게이트(122, 124)에는 상기 제2 영역(104B)에 인접한 제2 노출 측벽(120b)이 형성된다. 여기서, 상기 제2 보호용 절연막 패턴(134)은 상기 실리콘 아일랜드(104)중 상기 제1 영역(104A) 및 제2 영역(104B)을 제외한 나머지 부분의 주위에 남아 있는 상기 제1 도전층(120)을 보호하는 역할을 한다.
도 13c 및 도 13d는 각각 도 13b의 13C - 13C'선 및 13D - 13D'선 단면도이다.
도 14a 및 도 14b를 참조하면, 습식 식각 방법에 의하여 상기 열산화막(152)과 상기 마스크 패턴의 산화막(116)을 제거하여 상기 마스크 패턴(110)의 질화막(114)을 노출시키고, 이어서, 습식 식각 방법에 의하여 상기 노출된 질화막(114)을 제거하여 상기 마스크 패턴(110)의 산화막(112)을 노출시킨다. 이어서, 습식 식각 방법에 의하여 상기 마스크 패턴의 산화막(112)을 제거하여, 상기 제2 영역(104B)에서 상기 실리콘 아일랜드(104)의 상면을 노출시킨다.
상기 열산화막(152) 및 산화막(116, 112)의 제거시 상기 제2 보호용 절연막 패턴(134)도 그 높이 및 폭이 줄어들게 되고, 그에 따라 도 14b에서 점선으로 표시되어 있는 바와 같이, 상기 제2 보호용 절연막 패턴(134)에 의하여 덮여 있던 제1 도전층(120) 즉 제1 및 제2 플로팅 게이트(122, 124)의 상면중 일부가 상기 제2 보호용 절연막 패턴(134) 근방에서 소정 폭 만큼 노출된다. 즉, 상기 제2 영역(104B)에서 상기 실리콘 아일랜드(104)의 상면이 노출됨과 동시에 상기 제1 및 제2 플로팅 게이트(122, 124)의 상면(120c)과, 상기 제2 노출 측벽(120b)의 각 코너 부분이 함께 노출된다.
열산화 공정 또는 CVD 공정에 의하여 상기 실리콘 아일랜드(104)의 노출된 상면 위와, 상기 제1 도전층(120)의 제2 노출 측벽(120b) 및 노출 상면(120c) 위에 각각 제3 산화막(160)을 형성한다. 그 결과, 상기 실리콘 아일랜드(104)의 상면 위에는 상기 제3 산화막(160)으로 이루어지는 절연막(162)이 형성되고, 상기 제1 및 제2 플로팅 게이트(122, 124)를 구성하는 제1 도전층(120)의 제2 노출 측벽(120b) 및 노출 상면(120c) 위에는 상기 제3 산화막(160)으로 이루어지는 제2 절연 스페이서(164a, 164b)가 형성된다. 상기 제3 산화막(160)은 약 160 ∼ 170Å의 두께로 형성되며, 열 산화 공정, CVD 공정, 또는 이들의 조합에 의하여 형성될 수 있다.
본 실시예에 있어서, 상기 절연막(162)과 상기 제2 절연 스페이서(164a, 164b)는 동시에 형성된다. 상기 제2 절연 스페이서(164a, 164b)는 각각 상기 제1 및 제2 플로팅 게이트(122, 124)의 코너 부분을 덮도록 형성되며, 후속 공정에서 형성될 워드 라인과 상기 제1 및 제2 플로팅 게이트(122, 124)와의 사이에서 각각 제1 및 제2 인터폴리 터널 절연막(164a, 164b)의 역할을 한다. 본 실시예에서는 상기 제2 절연 스페이서와, 상기 제1 및 제2 인터폴리 터널 절연막에 대하여 각각 동일한 참조 부호를 사용한다.
본 실시예에서는 상기 제1 도전층(120)의 제2 노출 측벽(120b)의 위 뿐 만 아니라 노출 상면(120c) 위에도 상기 제2 절연 스페이서(164a, 164b)가 형성되는 것으로 설명하였으나, 본 발명은 이에 한정되는 것은 아니다. 즉, 상기 제2 보호용 절연막 패턴(134)의 폭을 조절함으로써 상기 노출 상면(120c)의 면적을 조절할 수 있으며, 상기 제1 도전층(120)의 상면을 노출시키지 않고 상기 제2 노출 측벽(120b) 위에만 상기 제2 절연 스페이서를 형성하는 것도 가능하다. 물론, 도 2를 참조하여 설명한 바와 같이 워드 라인에 의하여 제1 및 제2 플로팅 게이트(122, 124)의 코너가 감싸지는 구성을 구현하기 위하여는 본 실시예에서와 같이 상기 제2 보호용 절연막 패턴(134)의 폭을 적당히 줄여서 상기 제1 도전층(120)의 상면을 일부 노출시키도록 하는 것이 바람직하다.
도 14c 및 도 14d는 각각 도 14b의 14C - 14C'선 및 14D - 14D'선 단면도이고, 도 14e는 도 14b의 14E - 14E'선 단면도이다.
도 15a 및 도 15b를 참조하면, 상기 제2 보호용 절연막 패턴(134)의 측벽 및 상면을 덮도록 도전 물질을 CVD 방법에 의하여 약 2000Å의 두께로 블랭킷 증착하여 제3 도전층을 형성한 후, 상기 실리콘 아일랜드(104) 위에 형성된 제3 산화막(160)이 노출될 때까지 상기 제3 도전층을 이방성 식각하여 상기 제2 보호용 절연막 패턴(134)의 측벽에 워드 라인(170)을 형성한다. 상기 워드 라인(170)은 상기 소스 라인(150)과 평행하게 (즉, 도 1의 y 방향으로) 길게 연장된다. 상기 제3 도전층은 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있다. 상기 제3 도전층을 도핑된 폴리실리콘으로 구성하기 위하여, 도핑되지 않은 폴리실리콘을 먼저 증착한 후 이를 도핑시킬 수도 있고, 도핑된 폴리실리콘을 증착할 수도 있다.
도 15c는 도 15b의 15C - 15C'선 단면도이다. 도 15c에서, 상기 제1 및 제2 플로팅 게이트(122, 124)는 각각 3개의 코너가 상기 제1 및 제2 인터폴리 터널 절연막(164a, 164b)을 사이에 두고 상기 워드 라인(170)에 의하여 감싸진다. 도 15c에는 상기 제1 플로팅 게이트(122) 및 그 주변 만 도시되어 있으나, 상기 제2 플로팅 게이트(124)에 대하여도 도 15c에서와 같은 구조가 얻어진다.
도 16a를 참조하면, 상기 워드 라인(170)이 형성된 결과물 전면에 실리콘 질화막을 증착하고 이를 에치백하여 상기 워드 라인(170)의 질화막 스페이서(172)를 형성한다. 상기 질화막 스페이서(172) 형성을 위한 에치백 단계에서 오버에칭에 의하여 상기 실리콘 아일랜드(104)의 상면을 덮고 있는 제3 산화막(160)이 제거되어, 상기 질화막 스페이서(172) 근방에서 상기 실리콘 아일랜드(104)의 상면이 노출된다. 그 후, 통상의 이온 주입 공정에 의하여 상기 실리콘 아일랜드(104)의 노출된 상면에 이온 주입을 행하여 상기 실리콘 아일랜드(104) 내에 드레인(148)을 형성한다. 상기 드레인(148)을 형성하기 위하여 상기 제1 도전형과는 반대의 제2 도전형, 예를 들면 n형의 불순물을 사용하여 고농도 도핑을 행한다. 상기 드레인(148)의 도핑 농도는 상기 채널 이온 주입시의 도핑 농도보다 높다.
통상의 샐리사이드(salicide) 공정, CVD 공정, 또는 PVD 공정을 이용하여 상기 소스 라인(150), 워드 라인(170) 및 드레인(148)의 상면에 각각 금속 실리사이드층(159, 179, 149)을 형성한다. 상기 금속 실리사이드층(159, 179, 149)을 형성함으로써 각 콘택에서의 면 저항 및 콘택 저항을 감소시킬 수 있다. 예를 들면, 상기 소스 라인(150) 및 워드 라인(170)이 각각 도핑된 폴리실리콘으로 이루어진 경우, 상기 금속 실리사이드층(159, 179, 149)을 형성하기 위하여, 상기 드레인(148)이 형성된 결과물 전면에 스퍼터링 방식으로 금속층을 증착한 후 1차 열처리를 실시하여 제1 상(phase)의 금속 실리사이드층을 형성한다. 이어서, 미반응된 금속층을 습식 식각에 의해 선택적으로 제거한 후, 2차 열처리를 실시하여 저항 및 상 안정도 측면에서 상기 제1 상의 금속 실리사이드층보다 더욱 안정적인 제2 상의 금속 실리사이드층을 형성한다. 상기 금속 실리사이드층(159, 179, 149)은 예를 들면 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 하프늄 실리사이드, 백금 실리사이드, 또는 텅스텐 실리사이드로 이루어질 수 있다.
상기 금속 실리사이드층(159, 179, 149)이 형성된 결과물 전면에 절연 물질을 증착하여 층간절연막(180)을 형성한 후, 포토리소그래피 공정에 의하여 상기 층간절연막(180)을 부분적으로 식각하여 각 메모리 셀의 드레인(148)을 노출시키는 콘택홀을 형성한다. 그 후, 상기 층간절연막(180) 위에 상기 콘택홀을 충분히 매립할 수 있을 정도의 두께로 제4 도전층을 형성한 후, 포토리소그래피 공정에 의하여 상기 제4 금속층을 패터닝하여 비트 라인(190)을 형성한다. 상기 제4 도전층은 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있다. 상기 제4 도전층을 도핑된 폴리실리콘으로 구성하기 위하여, 도핑되지 않은 폴리실리콘을 먼저 증착한 후 이를 도핑시킬 수도 있고, 도핑된 폴리실리콘을 증착할 수도 있다.
도 16b는 도 16a의 16B - 16B’선 요부 단면도이다.
도 16b에 도시된 바와 같이, 본 발명에 따른 비휘발성 반도체 메모리 소자에서는 상기 실리콘 아일랜드(104)를 사이에 두고 2개의 플로팅 게이트, 즉 제1 플로팅 게이트(122) 및 제2 플로팅 게이트(124)가 상호 절연된 상태로 서로 대향하고 있다. 상기 실리콘 아일랜드(104)의 채널 영역과 제1 및 제2 플로팅 게이트(122, 124)와의 사이에는 각각 상기 제2 산화막(118)으로 구성되는 제1 커플링 게이트 절연막 및 제2 커플링 게이트 절연막이 개재되어 있다. 상기 제1 플로팅 게이트(122) 및 제2 플로팅 게이트(124) 근방에는 워드 라인(170)이 연장되어 있으며, 상기 제1 플로팅 게이트(122) 및 제2 플로팅 게이트(124)와 상기 워드 라인(170)과의 사이에는 각각 제1 인터폴리 터널 절연막(164a) 및 제2 인터폴리 터널 절연막(164b)이 개재되어 있다. 상기 워드 라인(170) 및 소스(146)에 전압이 인가될 때 상기 실리콘 아일랜드(104)의 채널 영역에서는 상기 제1 산화막(118)으로 구성되는 제1 커플링 게이트 절연막 및 제2 커플링 게이트 절연막 근방에서 상기 실리콘 아일랜드(104)의 양 측벽에 따라 SOI 기판의 주면에 대하여 수직 방향으로 2개의 채널(200)이 형성된다. 즉, 상기 2개의 채널(200) 형성면이 상기 SOI 기판의 주면 연장 방향에 대하여 수직인 비평면(non-planar) 구조가 제공된다.
본 발명에 따른 비휘발성 반도체 메모리 소자는 SOI 기판위에 비평면 구조를 구현한 스플릿 게이트형 소자로서, 하나의 메모리 셀 마다 활성 영역 즉 실리콘 아일랜드를 사이에 두고 그 양 측벽에 인접해 있는 2개의 플로팅 게이트를 가지고 있다. 따라서, 플로팅 게이트중 콘트롤 게이트에 인접하여 전계가 집중되는 코너의 수가 1개의 플로팅 게이트 당 적어도 3개씩 제공되므로 하나의 메모리 셀에서 모두 합해 적어도 6개의 플로팅 게이트 코너가 콘트롤 게이트에 인접해 있다. 따라서, 플로팅 게이트에서 전계가 집중되는 사이트가 증가된다.
또한, 본 발명에 따른 비휘발성 반도체 메모리 소자에서는 더블 플로팅 게이트 구조를 채용한다. 즉, 활성 영역의 양 측벽을 채널로 사용하게 됨으로써 채널의 면 방향이 기판 주면에 대하여 수직으로 형성되므로 종래의 평면 구조에 비하여 집적도를 향상시킬 수 있다. 또한, 주어진 레이아웃에서 셀 당 유효 채널 폭을 증가시킬 수 있고, 셀 커런트를 높게 유지할 수 있다.
본 발명에 따른 비휘발성 반도체 메모리 소자는 완전 공핍형 SOI 구조를 채용하고 있으므로 서브쓰레숄드 특성을 향상시킬 수 있다. 그리고, 더블 플로팅 게이트를 가지는 비평면 구조를 제공함으로써 게이트 콘트롤이 용이해져 SCE 억제가 용이하고 DIBL 현상이 개선된다. 따라서, 소자의 스케일링 효과를 높일 수 있다. 또한, SOI 구조를 채용함에 따라 완전한 소자 분리가 가능하며, 내(耐)방사성 (radiation hardness)이 우수한 이점을 살릴 수 있어 소프트에러 감소 측면에서 유리하다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1은 본 발명의 바람직한 실시예에 따른 비휘발성 반도체 메모리 소자의 구성을 도시한 사시도이다.
도 2는 본 발명의 바람직한 실시예에 따른 비휘발성 반도체 메모리 소자에서 하나의 메모리 셀을 구성하는 채널 영역, 제1 및 제2 플로팅 게이트 및 워드 라인을 확대하여 도시한 사시도이다.
도 3은 본 발명의 바람직한 실시예에 따른 비휘발성 반도체 메모리 소자의 레이아웃이다.
도 4a, 도 4b 및 도 4c, 내지 ...도 16a 및 도 16b는 본 발명의 바람직한 실시예에 따른 비휘발성 반도체 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 4a, 도 5a, ..., 도 15a, 및 도 16a는 각각 도 3의 4A - 4A'선 단면에 대응하는 부분의 단면도들이고, 도 4b, 도 5b, ..., 및 도 15b는 각각 도 4a, 도 5a, ..., 및 도 15a의 평면도이고, 도 4c, 도 5c, ..., 및 도 15c는 각각 도 4b, 도 5b, ..., 및 도 15b의 일부 단면도이고, 도 8d, 도 9d, ..., 도 13d, 도 14d, 및 도 14e는 각각 도 8b, 도 9b, ..., 도 13b, 및 도 14b의 일부 단면도이고, 도 16b는 도 16a의 요부 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: BOX, 20: 실리콘 아일랜드, 20A: 활성 영역, 22: 채널 영역, 24: 소스, 26: 드레인, 30: 소스 라인, 32: 콘택, 42: 제1 플로팅 게이트, 42a, 42b, 42c, 42d: 코너, 42s: 제1 중첩부, 44: 제2 플로팅 게이트, 44a, 44b, 44c, 44d: 코너, 44s: 제2 중첩부, 52: 제1 커플링 게이트 절연막, 54: 제2 커플링 게이트 절연막, 56a: 제1 인터폴리 터널 절연막, 56b: 제2 인터폴리 터널 절연막, 58: 절연막, 60: 워드 라인, 60a, 60b: 리세스면, 70: 비트 라인, 72: 콘택.

Claims (89)

  1. 기판 위에 각각 형성된 하나의 비트 라인과 하나의 워드 라인과의 접점에 의하여 유일하게 결정되는 하나의 메모리 셀을 가지는 메모리 셀 어레이와,
    상기 하나의 메모리 셀 내에 형성된 2개의 플로팅 게이트와,
    상기 2개의 플로팅 게이트 사이에 개재되어 있는 활성 영역을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 2개의 플로팅 게이트는 상호 전기적으로 절연되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 활성 영역에는 상기 2개의 플로팅 게이트에 인접하여 각각 형성되는 2개의 채널 영역을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 2개의 채널 영역은 상기 활성 영역 내에서 상기 기판의 주면 연장 방향과 수직을 이루는 채널면에 따라 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 활성 영역은 상기 기판 위에서 사각형 단면(斷面)을 가지는 바(bar) 형태로 연장되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 채널 영역은 상기 기판 위에서 제1 방향으로 연장되어 있고, 상기 워드 라인은 상기 기판 위에서 상기 제1 방향에 수직인 제2 방향으로 연장되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  7. 제2항에 있어서,
    상기 2개의 플로팅 게이트는 각각 이들의 상부에서 상기 워드 라인이 중첩되어 연장되는 중첩부를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 2개의 플로팅 게이트의 중첩부는 각각 상기 워드 라인에 의하여 포위되는 적어도 3개의 코너를 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 워드 라인과 평행하게 연장되어 있는 소스 라인을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 활성 영역은 SOI층으로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  11. 기판 위에 각각 형성된 하나의 비트 라인과 하나의 워드 라인과의 접점에 의하여 유일하게 결정되는 하나의 메모리 셀을 가지는 메모리 셀 어레이와,
    상기 하나의 메모리 셀을 구성하기 위하여 상기 기판 위에 형성되어 있는 활성 영역의 양 측벽 위에 각각 제1 및 제2 커플링 게이트 절연막을 개재하여 형성되어 있고 상호 전기적으로 절연되어 있는 제1 및 제2 플로팅 게이트와,
    상기 워드 라인과 상기 활성 영역과의 사이에 형성되어 있는 절연막과,
    상기 기판 위에서 상기 활성 영역에 형성되어 있는 소스 및 드레인을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  12. 제11항에 있어서,
    상기 활성 영역은 기판 위에서 제1 방향으로 연장되어 있고, 상기 워드 라인은 상기 기판 위에서 상기 제1 방향에 수직인 제2 방향으로 연장되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  13. 제11항에 있어서,
    상기 워드 라인 및 소스에 전압이 인가될 때 상기 활성 영역의 양 측벽에 따라 상기 기판의 주면에 대하여 수직 방향으로 형성되는 2개의 채널을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  14. 제13항에 있어서,
    상기 2개의 채널은 상기 제1 및 제2 커플링 게이트 절연막 근방에 각각 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  15. 제16항에 있어서,
    상기 활성 영역 주위에서 상기 제1 플로팅 게이트의 적어도 3의 코너와 상기 제2 플로팅 게이트의 적어도 3개의 코너가 각각 상기 워드 라인에 의하여 감싸지도록 상기 제1 및 제2 플로팅 게이트는 각각 그 상부에 상기 워드 라인이 중첩되는 제1 중첩부 및 제2 중첩부를 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  16. 제15항에 있어서,
    상기 워드 라인과 상기 제1 중첩부와의 사이에는 상기 제1 플로팅 게이트의 적어도 3개의 코너를 감싸는 제1 인터폴리 터널 절연막이 형성되어 있고,
    상기 워드 라인과 상기 제2 중첩부와의 사이에는 상기 제2 플로팅 게이트의 적어도 3개의 코너를 감싸는 제2 인터폴리 터널 절연막이 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  17. 제15항에 있어서,
    상기 워드 라인과 상기 활성 영역과의 사이에 형성되어 있는 절연막은 상기 활성 영역 위에서 상기 제1 중첩부와 제2 중첩부와의 사이에 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  18. 제11항에 있어서,
    상기 활성 영역은 상기 기판상의 절연막 위에 형성된 복수의 실리콘 아일랜드중 하나로 구성되고,
    상기 하나의 실리콘 아일랜드에는 2개의 메모리 셀이 형성되어 있으며, 상기 2개의 메모리 셀은 상기 하나의 실리콘 아일랜드 내에서 하나의 소스를 공유하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  19. 제18항에 있어서,
    상기 복수의 실리콘 아일랜드는 상기 워드 라인 연장 방향에 따라 형성되어 있는 일련의 실리콘 아일랜드들을 포함하고,
    상기 워드 라인은 상기 일련의 실리콘 아일랜드들에 의하여 구성되는 일련의 메모리 셀들에 각각 연결되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  20. 제18항에 있어서,
    상기 복수의 실리콘 아일랜드는 상기 워드 라인 연장 방향에 따라 형성되어 있는 일련의 실리콘 아일랜드들을 포함하고,
    상기 일련의 실리콘 아일랜드 내에 각각 형성되어 있는 일련의 소스들은 각각 상기 워드 라인과 평행하게 연장되어 있는 소스 라인을 통하여 연결되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  21. 제18항에 있어서,
    상기 절연막은 SOI (silicon on insulator) 기판의 매몰 산화막 (buried oxide film)으로 구성되고,
    상기 활성 영역은 SOI층으로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  22. 제20항에 있어서,
    상기 워드 라인 및 소스 라인중 적어도 하나는 금속 실리사이드층을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  23. 기판상의 제1 절연막 위에서 사각형 단면(斷面)을 가지는 바(bar) 형태로 제1 방향으로 연장되어 있는 제1 도전형의 활성 영역과,
    상기 활성 영역의 일부 영역에서 상기 기판의 주면에 대하여 수직 방향으로 채널면이 형성되는 복수의 채널을 포함하는 채널 영역과,
    상기 제1 절연막 위에서 상기 활성 영역을 사이에 두고 그 양 측에 각각 상호 전기적으로 절연된 상태로 형성되어 있는 제1 및 제2 플로팅 게이트와,
    상기 활성 영역과 상기 제1 및 제2 플로팅 게이트와의 사이에 각각 형성된 제1 및 제2 커플링 게이트 절연막과,
    제2 절연막을 사이에 두고 상기 활성 영역에 대면하고 있는 부분을 포함하는 워드 라인과,
    상기 활성 영역 내에서 상기 채널 영역 근방에 각각 형성되어 있는 상기 제1 도전형과 반대인 제2 도전형의 소스 및 드레인을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  24. 제23항에 있어서,
    상기 드레인에 연결된 상태에서 상기 워드 라인 연장 방향에 수직인 방향으로 연장되어 있는 비트 라인을 더 포함하고,
    상기 제1 및 제2 플로팅 게이트는 상기 비트 라인과 상기 워드 라인과의 접점에 의하여 유일하게 결정되는 하나의 메모리 셀을 구성하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  25. 제24항에 있어서,
    상기 워드 라인 및 소스에 전압이 인가될 때 상기 하나의 메모리 셀 내에서는 상기 채널 영역의 양 측벽에 따라 상기 기판의 주면에 대하여 수직 방향으로 형성되는 채널면을 가지는 2개의 채널을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  26. 제25항에 있어서,
    상기 2개의 채널은 상기 제1 및 제2 커플링 게이트 절연막 근방에 각각 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  27. 제23항에 있어서,
    상기 워드 라인은 상기 제1 방향에 수직인 제2 방향으로 연장되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  28. 제23항에 있어서,
    상기 제1 및 제2 플로팅 게이트는 각각 상기 워드 라인과 대면하고 있는 제1 중첩부 및 제2 중첩부를 포함하고,
    상기 워드 라인에 의하여 상기 제1 중첩부 및 제2 중첩부가 감싸지도록 상기 워드 라인은 그 주위의 표면으로부터 리세스된 표면을 복수개 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  29. 제28항에 있어서,
    상기 워드 라인의 리세스된 표면은 상기 제1 플로팅 게이트의 적어도 3개의 코너, 또는 상기 제2 플로팅 게이트의 적어도 3개의 코너를 각각 감싸는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  30. 제28항에 있어서,
    상기 워드 라인과 상기 제1 중첩부와의 사이에는 상기 제1 플로팅 게이트의 적어도 3개의 코너를 감싸는 제1 인터폴리 터널 절연막이 형성되어 있고,
    상기 워드 라인과 상기 제1 중첩부와의 사이에는 상기 제2 플로팅 게이트의 적어도 3개의 코너를 감싸는 제2 인터폴리 터널 절연막이 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  31. 제28항에 있어서,
    상기 제2 절연막은 상기 채널 영역 위에서 상기 제1 중첩부와 제2 중첩부와의 사이에 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  32. 제23항에 있어서,
    상기 활성 영역은 상기 기판상에 복수개 형성되어 있고, 각 활성 영역 마다 2개의 메모리 셀이 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  33. 제32항에 있어서,
    상기 활성 영역 내에서 상기 2개의 메모리 셀은 하나의 소스를 공유하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  34. 제32항에 있어서,
    상기 복수의 활성 영역에 각각 형성된 복수의 채널 영역중 상기 워드 라인 연장 방향에 따라 형성되어 있는 일련의 채널 영역들을 포함하고,
    상기 워드 라인은 상기 일련의 채널 영역들에 의하여 구성되는 일련의 메모리 셀들에 각각 연결되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  35. 제32항에 있어서,
    상기 복수의 활성 영역은 상기 워드 라인 연장 방향에 따라 형성되어 있는 일련의 활성 영역들을 포함하고,
    상기 일련의 활성 영역들 내에 각각 형성되어 있는 일련의 소스들은 각각 상기 워드 라인과 평행하게 연장되어 있는 소스 라인을 통하여 연결되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  36. 제35항에 있어서,
    상기 워드 라인 및 소스 라인중 적어도 하나는 금속 실리사이드층을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  37. 제23항에 있어서,
    상기 제1 절연막은 SOI 기판의 매몰 산화막으로 구성되고,
    상기 활성 영역은 SOI층으로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  38. 제37항에 있어서,
    상기 제1 및 제2 플로팅 게이트는 각각 상기 제1 방향에 따라 연장되는 플로팅 게이트 길이를 가지며,
    상기 활성 영역은 폭이 상기 플로팅 게이트 길이의 2/3인 상면을 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  39. 각각 플로팅 게이트와 콘트롤 게이트를 갖는 메모리 셀로 구성되는 스플릿 게이트형 비휘발성 반도체 메모리 소자에 있어서,
    상기 메모리 셀은 제1 절연막 위에서 제1 방향으로 연장되어 있는 SOI층 내에 형성된 소스 및 드레인과 이들 사이에 형성되는 채널 영역을 포함하고,
    상기 플로팅 게이트는 각각 상기 제1 절연막 위에서 상기 채널 영역에 인접하여 상기 SOI층을 사이에 두고 그 양 측에 상호 전기적으로 절연 상태로 형성되어 있는 제1 플로팅 게이트 및 제2 플로팅 게이트를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  40. 제39항에 있어서,
    상기 SOI층 내에서 상기 소스 및 드레인 사이에는 복수의 채널 영역이 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  41. 제40항에 있어서,
    상기 SOI층은 상기 제1 절연막에 대하여 수직인 양 측벽과, 상기 제1 절연막과 평행한 상면을 가지고,
    상기 복수의 채널 영역은 상기 제1 플로팅 게이트 및 제2 플로팅 게이트에 각각 인접하여 상기 SOI층의 양 측벽에 평행하게 형성되어 있는 제1 및 제2 채널 영역을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  42. 제41항에 있어서,
    상기 제1 및 제2 플로팅 게이트는 각각 상기 제1 방향에 따라 연장되는 플로팅 게이트 길이를 가지며,
    상기 SOI층의 상면의 폭은 상기 플로팅 게이트 길이의 2/3인 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  43. 제41항에 있어서,
    상기 제1 및 제2 채널 영역 근방에서 상기 SOI층의 양 측벽 위에 형성되어 있는 제1 커플링 게이트 절연막 및 제2 커플링 게이트 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  44. 제40항에 있어서,
    상기 SOI층은 상기 제1 절연막에 대하여 수직인 양 측벽과, 상기 제1 절연막과 평행한 상면을 가지고,
    상기 상면은 상기 콘트롤 게이트에 대면하는 부분을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  45. 제44항에 있어서,
    상기 상면중 상기 콘트롤 게이트에 대면하는 부분 위에 형성되어 있는 제2 절연막을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  46. 제39항에 있어서,
    상기 제1 플로팅 게이트 및 제2 플로팅 게이트는 상기 콘트롤 게이트에 의하여 포위되는 적어도 3개의 코너를 각각 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  47. 제39항에 있어서,
    상기 소스 및 드레인은 상기 채널 영역 보다 더 높은 도핑 농도를 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  48. 제39항에 있어서,
    상기 제1 절연막 위에는 아일랜드 형상을 가지는 상기 SOI층이 복수개 형성되어 있고,
    상기 SOI층 1개에는 상기 메모리 셀이 2개 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  49. 제48항에 있어서,
    상기 SOI층 1개에 형성된 2개의 메모리 셀은 하나의 소스를 공유하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자.
  50. 기판상에 제1 절연막으로 덮인 상면과 제2 절연막으로 덮인 양 측벽을 가지는 실리콘 아일랜드로 이루어지는 활성 영역을 형성하는 단계와,
    상기 제2 절연막 위에 상기 활성 영역의 측벽을 감싸는 제1 도전층을 형성하는 단계와,
    상기 제1 도전층 중 상기 활성 영역에서 선택되는 제1 영역을 덮고 있는 제1 부분을 선택적으로 제거하는 단계와,
    상기 제1 절연막의 일부를 제거하여 상기 제1 영역에서 상기 활성 영역의 상면을 노출시키는 단계와,
    상기 제1 영역에 소스를 형성하는 단계와,
    상기 소스 위에 소스 라인을 구성하는 제2 도전층을 형성하는 단계와,
    상기 제1 도전층 중 상기 활성 영역에서 선택되는 제2 영역을 덮고 있는 제2 부분을 선택적으로 제거하여 상기 활성 영역의 양측에서 서로 대향하고 있는 2개의 플로팅 게이트를 형성하는 단계와,
    상기 제1 절연막의 일부를 제거하여 상기 제2 영역에서 상기 활성 영역의 상면을 노출시키는 단계와,
    상기 제2 영역에서 상기 활성 영역의 상면에 제3 절연막을 형성하는 단계와,
    상기 제3 절연막 위에 워드 라인을 구성하는 제3 도전층을 형성하는 단계와,
    상기 제2 영역의 일부에 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  51. 제50항에 있어서,
    상기 활성 영역은 SOI층으로 구성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  52. 제50항에 있어서,
    상기 활성 영역은 상기 기판상에서 제1 방향으로 연장되는 바(bar) 형상을 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  53. 제50항에 있어서,
    상기 제2 절연막은 상기 활성 영역의 측벽과 상기 2개의 플로팅 게이트와의 사이에 각각 위치하는 2개의 커플링 게이트 절연막을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  54. 제50항에 있어서,
    상기 제1 도전층은 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  55. 제50항에 있어서,
    상기 제1 절연막은 제1 산화막＼질화막＼제2 산화막의 적층 구조를 가지고,
    상기 제1 영역에서 상기 활성 영역의 상면을 노출시키는 단계는 상기 제1 영역에서 제2 산화막, 질화막 및 제1 산화막을 차례로 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  56. 제50항에 있어서,
    상기 제1 도전층의 제1 부분을 제거함으로써 상기 제1 도전층에 상기 제1 영역에 인접한 제1 노출 측벽을 형성하는 단계와,
    상기 제1 노출 측벽을 덮는 제1 절연 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  57. 제56항에 있어서,
    상기 제1 절연 스페이서를 형성하는 단계와 상기 제1 영역에서 상기 활성 영역의 상면을 노출시키는 단계는 동시에 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  58. 제57항에 있어서,
    상기 제1 절연 스페이서를 형성하는 단계는
    상기 활성 영역 및 상기 제1 도전층의 제1 노출 측벽 위에 제3 산화막을 형성하는 단계와,
    상기 제3 산화막을 에치백하여 상기 제1 절연 스페이서를 형성하는 동시에 상기 활성 영역의 상면을 노출시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  59. 제50항에 있어서,
    상기 제1 도전층의 제2 부분을 제거함으로써 상기 제1 도전층에 상기 제2 영역에 인접한 제2 노출 측벽을 형성하는 단계와,
    상기 제2 노출 측벽을 덮는 제2 절연 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  60. 제59항에 있어서,
    상기 제2 절연 스페이서를 형성하는 단계와 상기 제2 영역에서 상기 활성 영역의 상면에 제3 절연막을 형성하는 단계는 동시에 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  61. 제60항에 있어서,
    상기 제2 절연 스페이서 및 제3 절연막을 형성하는 단계는
    상기 제2 영역에서 상기 활성 영역 위에 있는 제1 절연막을 제거하는 단계와,
    상기 제2 영역에서 상기 활성 영역의 상면 및 측벽과, 상기 제1 도전층의 제2 노출 측벽 위에 제4 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  62. 제59항에 있어서,
    상기 제2 영역에서 상기 활성 영역의 상면을 노출시키는 단계에서는 상기 제1 도전층의 상면과, 상기 제2 노출 측벽의 각 코너 부분이 동시에 노출되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  63. 제62항에 있어서,
    상기 제2 절연 스페이서는 상기 코너 부분을 덮는 절연막을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  64. 제63항에 있어서,
    상기 제3 도전층은 상기 코너 부분을 감싸는 형상으로 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  65. 제50항에 있어서,
    상기 활성 영역중 상기 제1 영역 및 제2 영역을 제외한 나머지 제3 영역에 도전층 보호용 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  66. 제65항에 있어서,
    상기 제3 도전층 형성 단계는
    상기 도전층 보호용 절연막의 측벽 및 상면에 블랭킷 도전층을 증착하는 단계와,
    상기 도전층 보호용 절연막의 측벽에 상기 블랭킷 도전층이 남도록 상기 블랭킷 도전층을 에치백하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  67. 제65항에 있어서,
    상기 도전층 보호용 절연막은 산화막으로 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  68. 제63항에 있어서,
    상기 활성 영역중 상기 제1 영역 및 제2 영역을 제외한 나머지 제3 영역과, 상기 제1 도전층중 제1 부분 및 제2 부분을 제외한 나머지 제3 부분을 덮는 도전층 보호용 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  69. 제68항에 있어서,
    상기 제3 도전층 형성 단계는
    상기 도전층 보호용 절연막의 측벽 및 상면과, 상기 코너 부분을 덮는 블랭킷 도전층을 증착하는 단계와,
    상기 도전층 보호용 절연막의 측벽과 상기 제2 절연 스페이서 위에 상기 상기 블랭킷 도전층이 남도록 상기 블랭킷 도전층을 에치백하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  70. 제69항에 있어서,
    상기 제3 도전층은 상기 코너 부분을 감싸는 형상으로 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  71. 제68항에 있어서,
    상기 도전층 보호용 절연막은 산화막으로 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  72. 제50항에 있어서,
    상기 활성 영역을 형성하는 단계는
    실리콘 기판, 매몰 산화막 및 SOI층이 차례로 적층된 SOI 기판을 준비하는 단계와,
    상기 SOI층 위에 상기 활성 영역을 한정하도록 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴을 식각 마스크로 하여 상기 SOI층을 이방성 식각하여 상기 실리콘 아일랜드를 형성하는 단계와,
    상기 실리콘 아일랜드를 제1 도전형의 불순물로 도핑하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  73. 제72항에 있어서,
    상기 마스크 패턴은 산화막＼질화막＼산화막의 적층 구조를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  74. 제72항에 있어서,
    상기 소스를 형성하는 단계는
    상기 제1 영역을 상기 제1 도전형과 반대인 제2 도전형의 불순물로 도핑하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  75. 제74항에 있어서,
    상기 제2 도전형의 불순물 도핑 농도는 상기 제1 도전형의 불순물 도핑 농도보다 높은 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  76. 제72항에 있어서,
    상기 드레인을 형성하는 단계는
    상기 제2 영역의 일부를 상기 제1 도전형과 반대인 제2 도전형의 불순물로 도핑하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  77. 제76항에 있어서,
    상기 제2 도전형의 불순물 도핑 농도는 상기 제1 도전형의 불순물의 도핑 농도보다 높은 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  78. 제50항에 있어서,
    상기 드레인 위에 비트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  79. 제78항에 있어서,
    상기 활성 영역은 상기 기판상에서 제1 방향으로 연장되고, 상기 비트 라인은 상기 활성 영역과 평행하게 상기 제1 방향으로 연장되도록 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  80. 제79항에 있어서,
    상기 제2 도전층 및 제3 도전층은 각각 상기 기판상에서 상기 제1 방향에 수직인 제2 방향으로 연장되도록 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  81. 제50항에 있어서,
    상기 제2 도전층 및 제3 도전층은 각각 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  82. 제81항에 있어서,
    상기 제2 도전층 및 제3 도전층의 상면에 각각 제1 금속 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  83. 제81항에 있어서,
    상기 제1 금속 실리사이드층은 샐리사이드(salicide) 공정, CVD 공정, 또는 PVD 공정에 의하여 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  84. 제82항에 있어서,
    상기 제1 금속 실리사이드층은 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 하프늄 실리사이드, 백금 실리사이드, 또는 텅스텐 실리사이드로 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  85. 제82항에 있어서,
    상기 제1 금속 실리사이드층 형성시 상기 드레인을 덮는 제2 금속 실리사이드층이 동시에 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  86. 기판상에 실리콘 활성 영역을 형성하는 단계와,
    상기 실리콘 활성 영역의 측벽과 대면하면서 상기 실리콘 활성 영역을 포위하는 제1 도전층을 상기 기판 위에 형성하는 단계와,
    상기 실리콘 활성 영역의 길이 방향에서 소정 위치에 있는 제1 영역 내에 소스를 형성하는 단계와,
    상기 제1 도전층을 패터닝하여 상기 실리콘 활성 영역에서 상기 제1 영역에 인접한 제2 영역의 양측에 상기 실리콘 활성 영역을 사이에 두고 서로 대향하고 있는 제1 및 제1 플로팅 게이트를 형성하는 단계와,
    상기 실리콘 활성 영역의 제2 영역을 중심으로 상기 제1 영역의 반대측에 위치하는 제3 영역 위에 제1 및 제2 플로팅 게이트의 일부를 감싸는 워드 라인을 형성하는 단계와,
    상기 실리콘 활성 영역의 제3 영역을 중심으로 상기 제2 영역의 반대측에 위치하는 제4 영역 내에 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  87. 제86항에 있어서,
    상기 제1 영역은 상기 실리콘 활성 영역의 길이 방향에서 중앙부에 위치하는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  88. 제86항에 있어서,
    상기 제1 및 제2 플로팅 게이트는 각각 상기 워드 라인에 인접한 적어도 3개의 코너를 가지고,
    상기 워드 라인은 상기 적어도 3개의 코너를 감싸도록 상기 제1 및 제2 플로팅 게이트의 측벽 및 상면의 일부를 덮는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
  89. 제86항에 있어서,
    상기 실리콘 활성 영역은 제1 방향으로 연장되고, 상기 워드 라인은 상기 제1 방향에 수직인 제2 방향으로 연장되도록 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 소자의 제조 방법.
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