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KR100585111B1 - 게르마늄 채널 영역을 가지는 비평면 트랜지스터 및 그제조 방법 - Google Patents

게르마늄 채널 영역을 가지는 비평면 트랜지스터 및 그제조 방법 Download PDF

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KR100585111B1
KR100585111B1 KR1020030083623A KR20030083623A KR100585111B1 KR 100585111 B1 KR100585111 B1 KR 100585111B1 KR 1020030083623 A KR1020030083623 A KR 1020030083623A KR 20030083623 A KR20030083623 A KR 20030083623A KR 100585111 B1 KR100585111 B1 KR 100585111B1
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양정환
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삼성전자주식회사
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Abstract

게르마늄 채널 영역을 가지는 멀티-게이트(multi-gate) 구조의 비평면 트랜지스터 및 그 제조 방법에 관하여 개시한다. 본 발명의 비평면 트랜지스터는 실리콘 바디와, 실리콘 바디 위에서 연장되는 3개의 면으로 이루어지는 채널 영역을 포함한다. 채널 영역은 게르마늄층으로 구성된다. 채널 영역은 상기 기판의 주면 연장 방향과 수직을 이루는 면 방향에 따라 각각 연장되어 있는 제1 채널 영역 및 제2 채널 영역을 포함한다. 게르마늄 채널 영역을 형성하기 위하여 기판상에 메사형 활성 영역을 형성한 후, 활성 영역의 양 측벽 및 상면을 덮는 게르마늄층을 형성한다.
비평면, 멀티-게이트, SCE, 게르마늄 채널, 캐리어 이동도

Description

게르마늄 채널 영역을 가지는 비평면 트랜지스터 및 그 제조 방법{Non-planar transistor having germanium channel region and method for forming the same}
도 1은 본 발명의 바람직한 일 실시예에 따른 비평면 트랜지스터의 요부 구성을 도시한 사시도이다.
도 2는 도 1의 II - II’선 단면도이다.
도 3은 도 1의 III - III’선 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 비평면 트랜지스터의 요부 구성을 도시한 단면도이다.
도 5a 내지 도 5d는 본 발명의 바람직한 실시예에 따른 비평면 트랜지스터의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: BOX, 20: 실리콘 바디, 30: 채널 영역, 30a: 제1 채널 영역, 30b: 제2 채널 영역, 30c: 제3 채널 영역, 40: 게이트 절연막, 50: 게이트, 50a: 제1 게이트, 50b: 제2 게이트, 50c: 제3 게이트, 62: 소스/드레인 영역, 70: 절연 스페이서, 72: 실리콘 산화막, 74: 실리콘 질화막, 82: 제1 금속 실리사이드막, 84; 제2 금속 실리사이드막.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 게르마늄 채널 영역을 가지는 비평면 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자의 고속화, 고기능화 및 저소비 전력화를 구현하기 위하여 집적 회로를 구성하는 개개의 트랜지스터의 우수한 구동 능력을 유지하면서 그 사이즈를 축소시켜 집적회로에서의 소자 밀도를 증가시키기 위한 노력이 계속되고 있다. 소자 밀도를 증가시키기 위하여는 반도체 소자의 피쳐 사이즈(feature size)를 줄일 수 있는 기술이 필요하다.
CMOS (complementary metal oxide semiconductor)에서의 소자 밀도를 높이기 위한 FET (field effect transistor)의 스케일링(scailing) 기술 중 하나로서 SOI (silicon-on-insulator) 웨이퍼를 사용하여 핀(fin) 형상의 실리콘 바디(body) (이하, “실리콘 핀 바디”라 함)를 형성하고, 실리콘 핀 바디의 표면 위에 게이트를 형성하는 멀티-게이트 (multi-gate) 트랜지스터가 제안되었다. 실리콘 핀 바디를 이용한 멀티-게이트 트랜지스터는 CMOS의 스케일링시 매우 유리하게 적용될 수 있으며, 완전 공핍형 SOI 구조를 채용함으로써 게이트 길이를 증가시키기 않고도 우수한 서브쓰레숄드 특성 및 전류 제어 능력을 제공할 뿐 만 아니라 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE (short channel effect)를 효과적으로 억제할 수 있는 이점을 제공하는 것으로 널리 알려져 있다. (Fu-Liang Yang et al. “35nm CMOS FinFETs”, VLSI 2002, 미합중국 특허 제6,413,802호 및 미합중국 특허 제6,642,090호 참조)
CMOS 소자에 있어서 퍼포먼스(performance)에는 영향을 미치지 않으면서 소자의 치수 스케일링을 용이하게 할 수 있는 다른 방법으로서, 반도체 재료 내에서의 캐리어(전자 또는 정공)의 이동도(μ)를 향상시키는 방법이 있다. 예를 들면, 미합중국 특허 공개 제2003/0102497 A1에서는 CMOS FinFET에서 다양한 결정면(crystal planes)을 사용하여 이동도를 최적화하는 방법이 개시되어 있다.
그러나, 종래 기술에서와 같이 실리콘 핀 바디를 채용하는 멀티-게이트 트랜지스터에서는 채널 영역을 구성하는 재료가 실리콘으로만 한정되어 있으므로 채널에서의 캐리어 이동도를 향상시키는 데에는 한계가 있다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 핀 바디 활성 영역상에 구현되는 멀티-게이트 구조를 채용함으로써 소자의 고집적화 및 고성능화를 도모하는 동시에 채널에서의 캐리어 이동도를 향상시킬 수 있는 비평면 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 핀 바디 활성 영역상에 구현된 멀티-게이트 트랜지스터에서 채널에서의 캐리어 이동도를 향상시킬 수 있는 비평면 트랜지스터의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 비평면 트랜지스터는 기판 위에 형성되어 있고 양 측벽 및 상면을 가지는 실리콘 바디와, 상기 실리콘 바디 위에서 연장되는 3개의 면으로 이루어지는 채널 영역을 포함한다. 상기 채널 영역은 상기 실리콘 바디 보다 더 큰 캐리어 이동도를 제공한다. 상기 채널 영역은 Ge 또는 SiGe로 이루어진다. 상기 채널 영역 위에는 게이트가 형성되어 있고, 상기 채널 영역과 상기 게이트와의 사이에는 게이트 절연막이 개재되어 있다. 상기 실리콘 바디에서 상기 채널 영역의 양 측에는 소스/드레인 영역이 형성되어 있다.
상기 채널 영역은 상기 기판의 주면 연장 방향과 수직을 이루는 면 방향에 따라 각각 연장되어 있는 제1 채널 영역 및 제2 채널 영역을 포함한다. 상기 채널 영역은 상기 제1 채널 영역 및 제2 채널 영역을 구성하기 위하여 상기 실리콘 바디의 표면 중 양 측벽 위에 형성되어 있다.
바람직하게는, 상기 채널 영역은 상기 실리콘 바디의 양 측벽 및 상면을 동시에 덮도록 형성된다. 이와 같은 구성에서, 상기 채널 영역은 상기 실리콘 바디의 양 측벽 위에서 상기 기판의 주면 연장 방향과 수직을 이루는 면 방향에 따라 각각 연장되어 있는 제1 채널 영역 및 제2 채널 영역과, 상기 실리콘 바디의 상면 위에서 상기 기판의 주면 연장 방향과 평행한 면 방향에 따라 연장되어 있는 제3 채널 영역을 포함하게 된다. 상기 게이트는 상기 제1 채널 영역 위에 형성되어 있는 제1 게이트와, 상기 제2 채널 영역 위에 형성되어 있는 제2 게이트와, 상기 제3 채널 영역 위에 형성되어 있는 제3 게이트를 포함한다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 비평면 트랜지스터는 기판 위에 형성되어 있고 양 측벽 및 상면을 가지는 실리콘 바디(body)를 포함한다. 상기 실리콘 바디 위에는 게르마늄층으로 이루어지는 채널 영역이 형성되어 있다. 상기 채널 영역 위에 형성된 게이트가 형성되어 있고, 상기 채널 영역과 상기 게이트와의 사이에는 게이트 절연막이 개재되어 있다. 상기 실리콘 바디에서 상기 채널 영역의 양 측에는 소스/드레인 영역이 형성되어 있다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 비평면 트랜지스터의 제조 방법에서는 기판상에 양 측벽 및 상면을 가지는 메사형 활성 영역을 형성한다. 상기 활성 영역 중 양 측벽 및 상면으로 이루어지는 3개의 면을 덮는 채널 영역을 형성한다. 상기 채널 영역 위에 게이트 절연막을 형성한다. 상기 게이트 절연막 위에 게이트를 형성한다. 상기 활성 영역 내에 소스/드레인 영역을 형성한다.
바람직하게는, 상기 활성 영역은 SOI층으로 구성된다.
상기 채널 영역은 선택적 에피택시 성장 방법에 의하여 상기 활성 영역의 표면 위에만 형성된다. 상기 채널 영역을 형성하는 단계에서는 상기 활성 영역의 양 측벽 위에서 상기 기판의 주면 연장 방향과 수직을 이루는 면 방향에 따라 각각 연장되고 상기 채널 영역의 일부로 구성되는 제1 채널 영역 및 제2 채널 영역과, 상기 활성 영역의 상면 위에서 상기 제1 채널 영역과 제2 채널 영역과의 사이에 형성되고 상기 채널 영역의 다른 일부로 구성되는 제3 채널 영역이 형성된다.
상기 게이트 절연막은 상기 채널 영역의 표면으로부터 열산화 방법에 의하여 성장된 막으로 이루어지거나, CVD (chemical vapor deposition) 또는 ALD (atomic layer deposition) 방법에 의하여 형성된 막으로 이루어진다.
본 발명에 의하면, 트리-게이트 구조를 가지는 비평면 트랜지스터를 제공함으로써 반도체 소자의 스케일링에 따라 게이트 길이가 짧아져도 게이트 콘트롤이 용이하여 SCE를 용이하게 억제할 수 있을 뿐 만 아니라, 게르마늄 채널을 사용함으로써 채널에서의 캐리어 이동도를 향상시킬 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 부품 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1은 본 발명의 바람직한 일 실시예에 따른 비평면 트랜지스터의 요부 구성을 도시한 사시도이다. 도 2는 도 1의 II - II’선 단면도이고, 도 3은 도 1의 III - III’선 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명에 따른 비평면 트랜지스터는 SOI 기판의 매몰 산화막 (buried oxide film: 이하, “BOX”라 함)(10) 위에 형성된다. 상기 기판은 예를 들면 SIMOX (Separation by Implantation of Oxygen) 공정에 의하여 형성된 기판으로 이루어질 수 있다. 상기 BOX(10)는 예를 들면 1000 ∼ 1500Å의 두께를 가진다. 본 발명에 따른 비평면 트랜지스터는 상기 BOX(10) 위에서 메사(mesa)형 활성 영역을 구성하도록 상기 SOI 기판의 SOI층을 패터닝하여 얻어진 실리콘 바디(20)를 포함한다. 상기 실리콘 바디(20)는 상기 BOX(10) 위에서 단면(斷面)이 대략 사각형인 바(bar) 형상으로 한 방향으로 연장되어 있다. 상기 실리콘 바디(20)는 상기 SOI 기판 또는 상기 BOX(10)의 주면 연장 방향과 수직을 이루도록 연장되는 양 측벽과, 상기 BOX(10)의 주면 연장 방향과 평행하게 연장되는 상면을 가진다.
상기 실리콘 바디(20)의 양 측벽 및 상면 위에는 상기 실리콘 바디(20) 위에서 연장되는 3개의 면으로 이루어지는 채널 영역(30)이 형성되어 있다. 상기 채널 영역(30)은 상기 실리콘 바디(20) 보다 더 큰 캐리어(전자 또는 정공) 이동도를 제공하는 물질로 구성되는 것으로서, 예를 들면 게르마늄(Ge) 또는 SiGe로 이루어질 수 있다. 바람직하게는, 상기 채널 영역(30)은 Ge로 이루어진다. 상기 채널 영역(30)은 상기 실리콘 바디(20)의 양 측벽 및 상면 위에 형성된다. 상기 채널 영역(30)은 상기 실리콘 바디(20)의 양 측벽 위에서 상기 BOX(10)의 주면 연장 방향과 수직을 이루는 면 방향에 따라 각각 연장되어 있는 제1 채널 영역(30a) 및 제2 채널 영역(30b)과, 상기 실리콘 바디의 상면 위에서 상기 BOX(10)의 주면 연장 방향과 평행한 면 방향에 따라 연장되어 있는 제3 채널 영역(30c)을 포함한다. Ge 또는 SiGe로 구성되는 채널에서는 실리콘(Si) 채널의 경우에 비하여 높은 캐리어 이동도를 얻을 수 있다. 본 발명에 따른 비평면 트랜지스터에 있어서 상기 채널 영역(30)을 Ge 또는 SiGe로 형성하여 상기 제1 채널 영역(30a), 제2 채널 영역(30b) 및 제3 채널 영역(30c)을 구성함으로써 트랜지스터 채널에서의 캐리어 즉 전자 및 정공의 이동도를 향상시킬 수 있다.
상기 채널 영역(30) 위에는 게이트(50)가 형성되어 있다. 상기 게이트(50)는 상기 BOX(10) 위에서 상기 실리콘 바디(20)의 양 측벽 및 상면을 덮도록 상기 실리콘 바디(20)의 연장 방향과 직교하는 방향으로 연장되어 있다. 상기 게이트(50)는 도전성 폴리실리콘막, W, Pt 또는 Al과 같은 금속막, TiN과 같은 금속 질화물막, 또는 Co, Ni, Ti, Hf, Pt와 같은 내화성 금속(refractory metal)으로부터 얻어지는 금속 실리사이드막, 또는 이들의 조합으로 이루어질 수 있다. 또는, 상기 게이트(50)는 도전성 폴리실리콘막과, 그 위에 형성된 금속 실리사이드막과의 적층 구조로 이루어질 수도 있다.
상기 게이트(50)는 상기 제1 채널 영역(30a) 위에 형성되어 있는 제1 게이트(50a)와, 상기 제2 채널 영역(30b) 위에 형성되어 있는 제2 게이트(50b)와, 상기 제3 채널 영역(30c) 위에 형성되어 있는 제3 게이트(50c)를 포함하며, 상기 제1 게이트(50a), 제2 게이트(50b) 및 제3 게이트(50c)는 일체로 형성되어 있어 상호 전기적으로 연결 가능하다.
상기 채널 영역(30)과 상기 게이트(50)와의 사이, 즉 상기 제1 채널 영역(30a), 제2 채널 영역(30b) 및 제3 채널 영역(30c)과 상기 게이트(50)와의 사이에는 게이트 절연막(40)이 개재되어 있다. 상기 게이트 절연막(40)은 GexOyNz, GexSiyOz, SiO2, SiON, 또는 Si3N4로 이루어지거나, HfO2, ZrO2, Al2O3, TiO2, Ta2O5와 같은 금속 산화물로 이루어지는 고유전 물질로 이루어지거나, 이들의 조합물, 예를 들면 상기 예시된 물질들 중에서 선택된 2가지 이상의 물질이 차례로 적층된 구조로 이루어질 수 있다.
도 3에 도시된 바와 같이, 상기 실리콘 바디(20)에서 상기 채널 영역(30) (도 3에는 제3 채널 영역(30c) 만 도시됨)의 양 측에는 소스/드레인 영역(62)이 형성되어 있다. 도 1 내지 도 3에 도시된 트랜지스터는 nMOS 트랜지스터 및 pMOS 트랜지스터 중 어느 것이라도 동일하게 적용될 수 있다. 상기 소스/드레인 영역(62)은 형성하고자 하는 트랜지스터의 MOS 타입에 따라 n형 또는 p형의 불순물로 도핑되어 있다. 그리고, 도시하지는 않았으나, 상기 게이트(50)의 양 측벽에는 절연 스페이서가 형성될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 비평면 트랜지스터의 요부 구성을 도시한 단면도이다. 도 4는 도 3과 유사하게 도 1의 III - III’선 단면에 대응되는 도면으로서, 상기 게이트(50)의 상면 및 상기 소스/드레인 영역(62)의 상면에 각각 제1 금속 실리사이드막(82) 및 제2 금속 실리사이드막(84)이 형성되어 있는 점을 제외하고 도 1 내지 도 3의 구성과 대체로 동일하다.
보다 상세하게 설명하면, 상기 제1 금속 실리사이드막(82) 및 제2 금속 실리사이드막(84)은 각각 상기 게이트(50)의 양 측벽에 절연 스페이서(70)를 형성한 후 콘택에서의 면 저항 및 콘택 저항을 감소시키기 위하여 형성한 것으로, 예를 들면 Co, Ni, Ti, Hf, Pt, 또는 W을 포함하는 금속 실리사이드막으로 이루어질 수 있다.
도 4에는 상기 절연 스페이서(70)가 실리콘 산화막(72) 및 실리콘 질화막(74)으로 구성되는 구조를 가지는 것으로 도시하였다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 또한, 도 1 및 도 3에는 도시 생략되어 있으나 상기 게이트(50)의 양 측벽에는 상기 절연 스페이서(70)에 대응되는 절연 스페이서가 형성될 수 있다.
도 1 내지 도 4를 참조하여 설명한 바와 같이, 본 발명에 따른 비평면 트랜지스터는 SOI 기판상에 상기 제1 게이트(50a), 제2 게이트(50b) 및 제3 게이트(50c)로 구성되는 트리-게이트(tri-gate) 구조가 구현됨으로써 반도체 소자의 스케일링에 따라 게이트 길이가 짧아져도 게이트 콘트롤이 용이하여 SCE를 용이하게 억제할 수 있을 뿐 만 아니라, 상기 트리-게이트 구조에서 게르마늄으로 구성되는 채널을 채용함으로써 채널에서의 캐리어 이동도를 향상시킬 수 있다. 특히, 멀티-게이트 트랜지스터 구조를 채용함으로써 SCE를 효과적으로 콘트롤할 수 있는 동시에 채널을 형성하기 위한 재료로서 게르마늄을 사용함으로써 비교적 간단한 방법으로 캐리어 이동도를 개선할 수 있으므로, 게이트 길이가 30 nm 이하로 스케일링된 초고집적 소자를 제조하는 경우에도 트랜지스터의 우수한 퍼포먼스를 유지할 수 있다.
다음에, 도 5a 내지 도 5d를 참조하여 본 발명의 바람직한 실시예에 따른 비평면 트랜지스터의 제조 방법을 설명한다.
먼저 도 5a를 참조하면, 실리콘 기판(100), BOX(110) 및 SOI층이 차례로 적층된 SOI 기판을 준비한다. 상기 SOI 기판으로서 예를 들면 SIMOX 공정에 의하여 형성된 SOI 기판을 사용할 수 있다. 예를 들면, 상기 BOX(110)은 약 1000 ∼ 1500Å의 두께를 가진다.
포토레지스트 패턴 또는 하드 마스크 패턴을 식각 마스크로 이용하는 식각 공정에 의하여 상기 SOI층을 패터닝하여 상기 BOX 위에 메사(mesa)형 활성 영역을 제공하는 실리콘 바디(120)를 형성한다. 상기 실리콘 바디(120)는 상기 실리콘 기판(100)의 주면 연장 방향과 수직을 이루도록 연장되는 양 측벽(120a)과, 상기 실리콘 기판(100)의 주면 연장 방향과 평행하게 연장되는 상면(120b)을 가지도록 형성된다.
바람직하게는, 상기 실리콘 바디(120)의 상면(120b)의 폭(W)은 약 50nm 이하의 범위에서 선택되고, 상기 실리콘 바디(120)의 높이(H)는 약 70nm 이하의 범위에서 선택된다. 도 5a에서는 상기 실리콘 바디(120)의 높이(H)가 상기 상면의 폭(W) 보다 더 큰 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 예를 들면, 상기 실리콘 바디(120)의 높이(H)는 상기 상면의 폭(W)과 동일하게 형성될 수도 있고 상기 폭(W)이 상기 높이(H) 보다 더 크게 형성될 수도 있다.
도 5b를 참조하면, 선택적 에피택시 성장 방법을 이용하여 상기 실리콘 바디(120)의 양 측벽(120a) 및 상면(120b) 만을 선택적으로 덮는 채널 영역(130)을 형성한다. 상기 채널 영역(130)은 Ge 또는 SiGe로 이루어진다. 바람직하게는, 상기 채널 영역(130)은 Ge로 이루어진다. Ge로 이루어지는 상기 채널 영역(130)을 형성하기 위하여, Ge 소스 가스로서 예를 들면 GeH4를 사용할 수 있으며, MBE (molecular beam epitaxi), UHV-CVD (ultra high vacuum chamical vapor deposition), 또는 RTCVD (rapid thermal chemical vapor deposition)와 같은 선택적 에피택시 성장 기술을 이용할 수 있다.
바람직하게는, 상기 채널 영역(130)의 두께(D)는 약 70nm 이하의 범위 내에서 선택된다.
도 1 내지 도 3을 참조하여 이미 설명한 바와 같이, 상기 채널 영역(130)의 일부는 상기 실리콘 바디(120)의 양 측벽 위에서 상기 실리콘 기판(100)의 주면 연장 방향과 수직을 이루는 면 방향에 따라 연장되는 제1 채널 영역(30a)(도 2 참조) 및 제2 채널 영역(30b)(도 2 참조)을 구성하고, 상기 채널 영역(130)의 다른 일부는 상기 실리콘 바디(120)의 상면 위에서 상기 제1 채널 영역(30a)과 제2 채널 영역(30b)과의 사이에 형성되는 제3 채널 영역(30c)(도 2 참조)을 구성한다.
도 5c를 참조하면, 상기 채널 영역(130) 위에 게이트 절연막(140)을 형성한다. 상기 게이트 절연막(140)은 상기 채널 영역(130)의 표면으로부터 열산화 방법에 의하여 원하는 막질을 성장시켜 얻어질 수 있다. 또는, 상기 게이트 절연막(140)을 형성하기 위하여 CVD (chemical vapor deposition) 또는 ALD (atomic layer deposition) 방법을 이용할 수도 있다. 예를 들면, 상기 게이트 절연막(140)은 GexOyNz, GexSiyOz, SiO2, SiON 또는 Si3N4로 이루어질 수도 있고, HfO2, ZrO2, Al2O3, TiO2 , Ta2O5와 같은 금속 산화물로 구성되는 고유전 물질로 이루어질 수도 있다. 또한, 상기 게이트 절연막(140)은 상기 예시된 막질들 중에서 선택되는 2종 이상의 물질을 복수 층으로 적층하여 구성될 수도 있다.
도 5d를 참조하면, 상기 게이트 절연막(140) 위에 게이트 형성용 도전층(150)을 형성한다. 상기 도전층(150)은 예를 들면 도전성 폴리실리콘막, 금속막, 금속 질화물막 또는 금속 실리사이드막으로 이루어질 수 있다.
그 후, 상기 도전층(150)을 패터닝하여 도 1 내지 도 3에 도시한 바와 같은 구조를 가지는 게이트(50)를 형성한다. 이 때, 활성 영역을 구성하는 상기 실리콘 바디(120)와 상기 게이트(50)와의 사이에 상기 채널 영역(130) 및 게이트 절연막(140)이 개재된 상태에서 상기 게이트(50)가 상기 실리콘 바디(120)의 양 측벽 및 상면을 동시에 덮도록 상기 도전층(150)을 패터닝하여 도 1에 도시한 바와 같은 구조를 형성한다.
그 후, 통상의 방법에 의하여 도 4에 도시한 바와 같은 절연 스페이서(70) 형성 공정과, 소스/드레인 영역(62) 형성을 위한 이온 주입 공정 및 어닐링 공정을 행한다. 또한, 필요에 따라 통상의 방법으로 샐리사이드(salicide) 공정을 행하여 게이트 및 소스/드레인 영역의 상면에 금속 실리사이드층을 형성할 수도 있다.
본 발명에서는SOI 기판상에 구현된 트리-게이트 구조의 비평면 트랜지스터를 제공한다. 본 발명에 따른 비평면 트랜지스터는 게르마늄으로 구성되는 채널 영역을 가진다. 본 발명에 따른 트랜지스터는 비평면 트리-게이트 구조를 채용함으로써 반도체 소자의 스케일링에 따라 게이트 길이가 짧아져도 게이트 콘트롤이 용이하여 SCE를 용이하게 억제할 수 있을 뿐 만 아니라, 게르마늄 채널을 사용함으로써 채널에서의 캐리어 이동도를 향상시킬 수 있다. 따라서, 고도로 스케일링된 초고집적 소자를 제조하는 경우에도 트랜지스터의 우수한 퍼포먼스를 유지할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

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  16. 기판 위에 형성되어 있고 양 측벽 및 상면을 가지는 실리콘 바디(body)와,
    상기 실리콘 바디 위에서 상기 실리콘 바디의 양 측벽 및 상면을 동시에 덮는 게르마늄층으로 이루어지는 채널 영역과,
    상기 채널 영역중 서로 다른 면 방향을 가지는 3개의 영역을 각각 덮는 제1 게이트, 제2 게이트 및 제3 게이트를 포함하는 트리-게이트 구조의 게이트와,
    상기 채널 영역과 상기 게이트와의 사이에 개재되어 있고 GexOyNz 또는 GexSiyOz로 이루어지는 게이트 절연막과,
    상기 실리콘 바디에서 상기 채널 영역의 양 측에 형성된 소스/드레인 영역을 포함하는 것을 특징으로 하는 비평면 트랜지스터.
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  19. 제16항에 있어서,
    상기 채널 영역은 상기 실리콘 바디의 양 측벽 위에서 상기 기판의 주면 연장 방향과 수직을 이루는 면 방향에 따라 각각 연장되어 있는 제1 채널 영역 및 제2 채널 영역과, 상기 실리콘 바디의 상면 위에서 상기 기판의 주면 연장 방향과 평행한 면 방향에 따라 연장되어 있는 제3 채널 영역을 포함하는 것을 특징으로 하는 비평면 트랜지스터.
  20. 제19항에 있어서,
    상기 제1 게이트는 상기 제1 채널 영역 위에 형성되어 있고, 상기 제2 게이트는 상기 제2 채널 영역 위에 형성되어 있고, 상기 제3 게이트는 상기 제3 채널 영역 위에 형성되어 있는 것을 특징으로 하는 비평면 트랜지스터.
  21. 제16항에 있어서,
    상기 제1 게이트, 제2 게이트 및 제3 게이트는 상호 전기적으로 연결되어 있는 것을 특징으로 하는 비평면 트랜지스터.
  22. 삭제
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  24. 제16항에 있어서,
    상기 게이트는 도전성 폴리실리콘막, 금속막, 금속 질화물막 또는 금속 실리사이드막으로 이루어지는 것을 특징으로 하는 비평면 트랜지스터.
  25. 제16항에 있어서,
    상기 게이트는 도전성 폴리실리콘막과, 그 위에 형성된 제1 금속 실리사이드막과의 적층 구조로 이루어지는 것을 특징으로 하는 비평면 트랜지스터.
  26. 제16항에 있어서,
    상기 소스/드레인 영역 위에 형성되어 있는 제2 금속 실리사이드막을 더 포함하는 것을 특징으로 하는 비평면 트랜지스터.
  27. 제16항에 있어서,
    상기 실리콘 바디는 상기 기판상의 절연막 위에 형성되어 있는 것을 특징으로 하는 비평면 트랜지스터.
  28. 제27항에 있어서,
    상기 절연막은SOI (silicon-on-insulator) 기판의 매몰 산화막(buried oxide film)으로 구성되고,
    상기 실리콘 바디는 SOI 층으로 구성되는 것을 특징으로 하는 비평면 트랜지스터.
  29. 기판상에 양 측벽 및 상면을 가지는 메사형 활성 영역을 형성하는 단계와,
    상기 활성 영역의 양 측벽 및 상면을 덮도록 연장되고 게르마늄층으로 이루어지는 채널 영역을 형성하는 단계와,
    상기 채널 영역 위에 GexOyNz 또는 GexSiyOz로 이루어지는 게이트 절연막을 형성하는 단계와,
    상기 채널 영역중 서로 다른 면 방향을 가지는 3개의 영역을 각각 덮는 제1 게이트, 제2 게이트 및 제3 게이트를 포함하는 트리-게이트 구조의 게이트를 상기 게이트 절연막 위에 형성하는 단계와,
    상기 활성 영역 내에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비평면 트랜지스터의 제조 방법.
  30. 제29항에 있어서,
    상기 활성 영역은SOI층으로 구성되는 것을 특징으로 하는 비평면 트랜지스터의 제조 방법.
  31. 제29항에 있어서,
    상기 채널 영역은 선택적 에피택시 성장 방법에 의하여 상기 활성 영역의 표면 위에만 형성되는 것을 특징으로 하는 비평면 트랜지스터의 제조 방법.
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  36. 제29항에 있어서,
    상기 채널 영역을 형성하는 단계에서는 상기 활성 영역의 양 측벽 위에서 상기 기판의 주면 연장 방향과 수직을 이루는 면 방향에 따라 각각 연장되고 상기 채널 영역의 일부로 구성되는 제1 채널 영역 및 제2 채널 영역과, 상기 활성 영역의 상면 위에서 상기 제1 채널 영역과 제2 채널 영역과의 사이에 형성되고 상기 채널 영역의 다른 일부로 구성되는 제3 채널 영역이 동시에 형성되는 것을 특징으로 하는 비평면 트랜지스터의 제조 방법.
  37. 제36항에 있어서,
    상기 제1 게이트는 상기 제1 채널 영역 위에 형성되고, 상기 제2 게이트는 상기 제2 채널 영역 위에 형성되고, 상기 제3 게이트는 상기 제3 채널 영역 위에 형성되는 것을 특징으로 하는 비평면 트랜지스터의 제조 방법.
  38. 삭제
  39. 제29항에 있어서,
    상기 게이트 절연막은 상기 채널 영역의 표면으로부터 열산화 방법에 의하여 성장된 막으로 이루어지는 것을 특징으로 하는 비평면 트랜지스터의 제조 방법.
  40. 제29항에 있어서,
    상기 게이트 절연막은 CVD (chemical vapor deposition) 또는 ALD (atomic layer deposition) 방법에 의하여 형성된 막으로 이루어지는 것을 특징으로 하는 비평면 트랜지스터의 제조 방법.
  41. 제29항에 있어서,
    상기 게이트는 상기 활성 영역과의 사이에 상기 채널 영역 및 게이트 절연막이 개재된 상태에서 상기 활성 영역의 양 측벽 및 상면을 동시에 덮도록 형성되는 것을 특징으로 하는 비평면 트랜지스터의 제조 방법.
  42. 제29항에 있어서,
    상기 게이트는 도전성 폴리실리콘막, 금속막, 금속 질화물막 또는 금속 실리사이드막으로 이루어지는 것을 특징으로 하는 비평면 트랜지스터의 제조 방법.
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