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JP2005057296A - ダブルフローティングゲート構造を持つスプリットゲート型不揮発性半導体メモリ素子およびその製造方法 - Google Patents

ダブルフローティングゲート構造を持つスプリットゲート型不揮発性半導体メモリ素子およびその製造方法 Download PDF

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JP2005057296A JP2004231612A JP2004231612A JP2005057296A JP 2005057296 A JP2005057296 A JP 2005057296A JP 2004231612 A JP2004231612 A JP 2004231612A JP 2004231612 A JP2004231612 A JP 2004231612A JP 2005057296 A JP2005057296 A JP 2005057296A
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Abstract

【課題】 ダブルフローティングゲート構造を持つスプリットゲート型メモリセルで構成される不揮発性半導体メモリ素子およびその製造方法を提供する。
【解決手段】 基板上にそれぞれ形成された一つのビットラインと一つのワードラインとの接点によって唯一に決定される一つのメモリセルを持つメモリセルアレイを含む不揮発性半導体メモリ素子。基板上に形成されている活性領域の両側壁には、それぞれ第１および第２カップリングゲート絶縁膜を介在して第１および第２フローティングゲートが形成されている。第１および第２フローティングゲートは相互に電気的に絶縁されている。ワードラインと活性領域間に絶縁膜が形成されている。一つのメモリセル内に２個のフローティングゲートを具備することによってワードラインに隣接して電界が集中するコーナーの数が少なくても６個に増加する。ＳＯＩ基板上に形成された活性領域の両側壁をチャンネルとして使用し、チャンネルの面方向が基板主面に対して垂直に形成される。
【選択図】 図１

Description

本発明は半導体メモリ素子およびその製造方法に係り、特に非平面構造のスプリットゲート型不揮発性半導体メモリ素子およびその製造方法に関する。
最近、電気的にデータの入出力が可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）またはフラッシュメモリに対する需要が増加しつつある。フラッシュメモリ素子は電気的にデータの消去および保存が可能であり、電源が供給されなくてもデータの保存が可能であるためにその応用分野が多様になっている。
不揮発性半導体メモリ素子ではビットラインにメモリセルが並列に連結されており、メモリセルトランジスタのしきい電圧が非選択メモリセルのコントロールゲートに印加される電圧（通常０Ｖ）より低くなれば、選択メモリセルのオン／オフに関係なくソースとドレイン間で電流が流れてあらゆるメモリセルがオン状態と読取られる誤動作が発生する。したがって、不揮発性メモリ素子ではしきい電圧を厳格に管理せねばならないという難しさがある。また、速いプログラムのためには十分なチャンネルホットキャリアを発生させねばならず、そのためには高い電圧が必要であり、速い消去のためには十分なＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング電流が生成されねばならず、これもまた高い電圧が必要である。
前記のような問題点を解決するためにスプリットゲート型不揮発性半導体メモリ素子が提案されてきた（例えば、特許文献１参照）。いままで提案されたスプリットゲート型不揮発性半導体メモリ素子では、フローティングゲートによりなるチャンネル領域と、コントロールゲートによりなるチャンネル領域とが同一平面上で直列連結されている。
また、半導体メモリ素子の集積度が高くなるにつれてソース、ドレイン、コントロールゲートおよびフローティングゲートなどのような構成要素間のアライメントを向上させるために多様な構造および製造工程が提案された（例えば、特許文献２参照）
一方、最近のＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）技術ではスケールによって素子のサイズを縮め、かつ性能を向上させて動作速度を向上させている。ＦＥＴのチャンネル長が１００ｎｍ以下のレベルにスケールされることによってＦＥＴのスケールはトランジスタゲートの長さにより制限される。しかし、これまで提案されたスプリットゲート型不揮発性メモリ素子はそのチャンネルが平面構造に形成されている。このような平面構造のＦＥＴではトランジスタがスケールされることによってゲート長も共にスケールされてソースとドレイン間の間隔が順次狭まりつつある一方、トンネリング酸化膜のスケールには限界がある。その結果、チャンネルとソース／ドレイン間で予期しないカップリングが発生して素子のオン／オフを制御するためのゲートコントロール能力が低下し、ＳＣＥ（Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ）およびＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）現象が発生する。したがって、従来の平面構造を持つ不揮発性半導体メモリ素子ではＳＣＥ制御観点においてスケールに限界がある。
スプリットゲート型フラッシュメモリ素子はフローティングゲートとコントロールゲートとが分離された構造を持ち、フローティングゲートは外部と電気的に完全に絶縁されて孤立された構造を持つ。このフローティングゲートへの電子注入（プログラミング）および放出（消去）によってメモリセルの電流が変わる性質を利用して情報を保存する。フローティングゲートへの電子注入は、チャンネルでのホットキャリアを利用したＣＨＥＩ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）方式よりなり、電子放出はフローティングゲートとコントロールゲート間の絶縁膜を通じたＦ−Ｎトンネリングが利用される。フローティングゲートのうちコントロールゲートに隣接しているエッジ部分にチップを形成することによって消去効率を高めようとする試みがなされている。しかし、従来の不揮発性半導体メモリ素子のセル構造ではコントロールゲートと隣接しているフローティングゲートのエッジ部分にチップを形成できるコーナーの数が制限されて消去効率を向上させるには限界がある。
米国特許第５，０４５，４８８号公報 米国特許第６，３２９，６８５号公報
本発明の目的は、前記のような従来技術での問題点を解決するためのものであり、ＳＣＥ制御が容易な構造を採択することによって素子のスケール効果を高めることができ、フローティングゲートでチップを形成できるコーナーの数を増加させうる構造を持つ不揮発性半導体メモリ素子を提供することである。
本発明の他の目的は、スケールによってソースとドレインとの距離が狭まるにもかかわらずチャンネルとソース／ドレイン間の予期しないカップリングを減少させつつチャンネルとフローティングゲート間のカップリングを増加させてゲートコントロールをさらに容易に行える非平面構造のダブルフローティングゲートチャンネルを持つ完全空乏型不揮発性半導体メモリ素子を提供することである。
本発明のさらに他の目的は、スケール効果を高めることができ、セル当り有効チャンネル幅を広げることによってセルカレント特性を向上させうる不揮発性半導体メモリ素子の製造方法を提供することである。
前記目的を達成するために、本発明の第１態様による不揮発性半導体メモリ素子は、基板上にそれぞれ形成された一つのビットラインと一つのワードラインとの接点によって唯一に決定される一つのメモリセルを持つメモリセルアレイを含む。前記一つのメモリセル内には２個のフローティングゲートが形成されている。前記２個のフローティングゲート間に活性領域が介在される。前記２個のフローティングゲートは相互に電気的に絶縁されている。
前記活性領域には前記２個のフローティングゲートに隣接してそれぞれ形成される２個のチャンネル領域を含む。前記２個のチャンネル領域は、前記活性領域内で前記基板の主面延長方向と垂直をなすチャンネル面に沿って形成される。
前記活性領域は、前記基板上で方形断面を持つバー形態に延びている。
望ましくは、前記２個のフローティングゲートは、それぞれそれらの上部で前記ワードラインが重畳されて延長する重畳部を含む。前記２個のフローティングゲートの重畳部はそれぞれ前記ワードラインによって包まれる少なくとも３個のコーナーを持つ。
また、前記目的を達成するために、本発明の第２態様による不揮発性半導体メモリ素子は、基板上にそれぞれ形成された一つのビットラインと一つのワードラインとの接点によって唯一に決定される一つのメモリセルを持つメモリセルアレイを含む。前記基板上に形成されている活性領域の両側壁上にはそれぞれ第１および第２カップリングゲート絶縁膜を介在して第１および第２フローティングゲートが形成されている。前記第１および第２フローティングゲートは相互に電気的に絶縁された状態で前記一つのメモリセルを構成する。前記ワードラインと前記活性領域間には絶縁膜が形成されている。前記活性領域にはソースおよびドレインが形成されている。前記活性領域とワードライン間には絶縁膜が形成されている。前記活性領域にはソースおよびドレインが形成されている。
前記活性領域は基板上で第１方向に延長しており、前記ワードラインは前記基板上で前記第１方向に垂直な第２方向に延長している。前記ワードラインおよびソースに電圧が印加される時、前記活性領域の両側壁に沿って前記基板の主面に対して垂直方向に２個のチャンネルが形成される。前記２つのチャンネルは前記第１および第２カップリングゲート絶縁膜の近辺にそれぞれ形成される。
望ましくは、前記第１および第２フローティングゲートは、それぞれその上部に前記ワードラインが重畳される第１重畳部および第２重畳部を持つ。前記第１および第２重畳部によって前記第１フローティングゲートの少なくとも３個のコーナーと、前記第２フローティングゲートの少なくとも３個のコーナーとがそれぞれ前記活性領域周囲で前記ワードラインによって包まれる。
前記ワードラインと前記第１重畳部間には前記第１フローティングゲートの少なくとも３個のコーナーを包む第１インターポリトンネル絶縁膜が形成されている。また、前記ワードラインと前記第２重畳部間には前記第２フローティングゲートの少なくとも３個のコーナーを包む第２インターポリトンネル絶縁膜が形成されている。前記ワードラインと前記活性領域間に形成されている絶縁膜は、前記活性領域上で前記第１重畳部と第２重畳部間に形成されている。
前記活性領域はシリコンアイランドで形成されており、前記２個のメモリセルは前記一つの活性領域内で一つのソースを共有する。
また、前記目的を達成するために本発明の第３態様による不揮発性半導体メモリ素子は、基板上の第１絶縁膜上で方形断面を持つバー形態に第１方向に延長している第１導電型の活性領域を含む。前記活性領域の一部領域にチャンネル領域が形成されており、前記チャンネル領域では前記基板の主面に対して垂直方向にチャンネル面が形成され複数のチャンネルが形成される。前記第１絶縁膜上には前記活性領域を介してその両側にそれぞれ相互に電気的に絶縁されている第１および第２フローティングゲートが形成されている。前記活性領域と前記第１および第２フローティングゲート間にはそれぞれ第１および第２カップリングゲート絶縁膜が形成されている。ワードラインは第２絶縁膜を介して前記活性領域に対面している部分を含む。前記第１導電型と反対である第２導電型のソースおよびドレインが前記活性領域内で前記チャンネル領域近辺にそれぞれ形成されている。
また、前記目的を達成するために、本発明の第４態様による不揮発性半導体メモリ素子は、それぞれフローティングゲートとコントロールゲートとを持つスプリットゲート構造のメモリセルで構成される。前記メモリセルは第１絶縁膜上で第１方向に延長しているＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層内に形成されたソースおよびドレインとそれらの間に形成されるチャンネル領域とを含む。前記フローティングゲートはそれぞれ前記第１絶縁膜上で前記チャンネル領域に隣接して前記ＳＯＩ層を介してその両側に相互に電気的に絶縁状態で形成されている第１フローティングゲートおよび第２フローティングゲートを含む。
前記ＳＯＩ層内で前記ソースおよびドレイン間には複数のチャンネル領域が形成される。
前記ＳＯＩ層は前記第１絶縁膜に対して垂直である両側壁と、前記第１絶縁膜と平行な上面を持ち、前記複数のチャンネル領域は前記第１フローティングゲートおよび第２フローティングゲートにそれぞれ隣接して前記ＳＯＩ層の両側壁に平行に形成されている第１および第２チャンネル領域を含む。
前記他の目的を達成するために、本発明の第１態様による不揮発性半導体メモリ素子の製造方法では、基板上に第１絶縁膜で覆われた上面と第２絶縁膜で覆われた両側壁とを持つシリコンアイランドよりなる活性領域を形成する。前記第２絶縁膜上に前記活性領域の側壁を包む第１導電層を形成する。前記第１導電層のうち前記活性領域で選択される第１領域を覆っている第１部分を選択的に除去する。前記第１絶縁膜の一部を除去して前記第１領域で前記活性領域の上面を露出させる。前記第１領域にソースを形成する。前記ソース上にソースラインを構成する第２導電層を形成する。前記第１導電層のうち前記活性領域で選択される第２領域を覆っている第２部分を選択的に除去して前記活性領域の両側で互いに対向している２個のフローティングゲートを形成する。前記第１絶縁膜の一部を除去して前記第２領域で前記活性領域の上面を露出させる。前記第２領域で前記活性領域の上面に第３絶縁膜を形成する。前記第３絶縁膜上にワードラインを構成する第３導電層を形成する。前記第２領域の一部にドレインを形成する。
前記第２絶縁膜は、前記活性領域の側壁と前記２個のフローティングゲート間にそれぞれ位置する２個のカップリングゲート絶縁膜を含む。
前記第１導電層の第１部分を除去することによって前記第１導電層に前記第１領域に隣接した第１露出側壁が形成され、前記第１露出側壁を覆う第１絶縁スペーサを形成する。望ましくは、前記第１絶縁スペーサを形成する段階と、前記第１領域で前記活性領域の上面を露出させる段階とは同時に実行される。
また、前記第１導電層の第２部分を除去することによって前記第１導電層に前記第２領域に隣接した第２露出側壁が形成され、前記第２露出側壁を覆う第２絶縁スペーサを形成する。望ましくは、前記第２絶縁スペーサを形成する段階と前記第２領域で前記活性領域の上面に第３絶縁膜を形成する段階とは同時に実行される。
望ましくは、前記第３導電層は前記２個のフローティングゲートのコーナー部分を包む形に形成される。
また、前記他の目的を達成するために、本発明の第２態様による不揮発性半導体メモリ素子の製造方法では基板上にシリコン活性領域を形成する。前記シリコン活性領域の側壁と対面しつつ前記シリコン活性領域を包む第１導電層を前記基板上に形成する。前記シリコン活性領域の長手方向で所定位置にある第１領域内にソースを形成する。前記第１導電層をパターニングして前記シリコン活性領域で前記第１領域に隣接した第２領域の両側に、前記シリコン活性領域を介して互いに対向している第１および第２フローティングゲートを形成する。前記シリコン活性領域の第２領域を中心に前記第１領域の反対側に位置する第３領域上に第１および第２フローティングゲートの一部を包むワードラインを形成する。前記シリコン活性領域の第３領域を中心に前記第２領域の反対側に位置する第４領域内にドレインを形成する。望ましくは、前記第１領域は前記シリコン活性領域の長手方向で中央部に位置する。
本発明によれば、ＳＯＩ基板上に非平面構造を具現したスプリットゲート型不揮発性半導体メモリ素子が提供され、メモリセルごとに２個のフローティングゲートを持っている。フローティングゲートごとにコントロールゲートに隣接したコーナーを少なくとも３個ずつ提供するので電界集中サイトが増加する。また、活性領域の両側壁をチャンネルとして使用してチャンネルの面方向が基板主面に対して垂直に形成されるので、与えられたレイアウトでセル当り有効チャンネル幅を広げることができ、セル電流を高く保持できる。このように、本発明による不揮発性半導体メモリ素子では、ダブルフローティングゲートを持つ非平面構造を提供することによってゲートコントロールが容易になり、かつＳＣＥ抑制が容易である。したがって、素子のスケール効果を高めうる。
以下、例示する実施の形態はいろいろな他の形態に変形でき、本発明の範囲が後述する実施の形態に限定されるものではない。本発明の実施の形態は当業者に本発明をより完全に説明するために提供されるものである。添付図面で膜または領域の大きさまたは厚さは明細書の明確性のために誇張されたものである。
図１は本発明の望ましい実施の形態による不揮発性半導体メモリ素子の構成を示す斜視図である。図１には４ビットのメモリセルが図示されており、図１で“Ａ”で表示された部分が１ビットを構成する。
図１に図示されたように、本実施の形態による不揮発性半導体メモリ素子はＳＯＩ基板の埋没酸化膜（Ｂｕｒｉｅｄ Ｏｘｉｅｄ Ｌａｙｅｒ、以下、ＢＯＸ）１０上に形成される。前記ＳＯＩ基板は、例えばＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔａｔｉｏｎ Ｏｆ Ｏｘｙｇｅｎ）工程によって形成された基板よりなり、前記ＢＯＸ １０は、例えば約１０００〜１５００Åの厚さを持つ。本発明による不揮発性半導体メモリ素子は前記ＳＯＩ基板のＳＯＩ層をパターニングして得られたシリコンアイランド２０で構成される活性領域を含む。前記シリコンアイランド２０は約５００Åの厚さを持ち、前記ＢＯＸ １０上で断面がほぼ方形のバー形状にｘ方向に延長している。前記シリコンアイランド２０は基板すなわち前記ＢＯＸ １０の主面と平行な方向に延長する上面と、基板、すなわち前記ＢＯＸ １０の主面に対して垂直に延長する両側壁とを含む。
前記シリコンアイランド２０内にはｘ方向に延長するチャンネル領域２２が形成され、前記シリコンアイランド２０内で前記チャンネル領域２２近辺に形成されたソース２４上には前記シリコンアイランド２０の延長方向（ｘ方向）と垂直な方向（ｙ方向）に延長しているソースライン３０が延長している。また、前記チャンネル領域２２近辺に形成されたドレイン２６を通じてｘ方向に延長するビットラインが連結される。例えば、前記メモリセルがｎＭＯＳで構成される場合、前記シリコンアイランド２０はｐ型不純物でドーピングされており、前記ソース２４およびドレイン２６は比較的高濃度のｎ型不純物でドーピングされている。
前記シリコンアイランド２０のチャンネル領域２２近辺には前記シリコンアイランド２０を介して互いに対向している２個のフローティングゲート、すなわち第１フローティングゲート４２および第２フローティングゲート４４が形成されており、前記チャンネル領域２２と各第１および第２フローティングゲート４２、４４間にはそれぞれ第１カップリングゲート絶縁膜５２および第２カップリングゲート絶縁膜５４が介在されている。前記第１フローティングゲート４２および第２フローティングゲート４４はそれぞれ互いに電気的に絶縁されている。
前記第１フローティングゲート４２および第２フローティングゲート４４近辺にはワードライン６０が前記チャンネル領域２２を覆うようにｙ方向に延長している。前記第１フローティングゲート４２および第２フローティングゲート４４と前記ワードライン６０間にはそれぞれ第１インターポリトンネル絶縁膜５６ａおよび第２インターポリトンネル絶縁膜５６ｂが介在されている。また、前記チャンネル領域２２と前記ワードライン６０間には絶縁膜５８が介在されている。すなわち、前記ワードライン６０は前記絶縁膜５８を介して前記チャンネル領域２２に対面している部分を含む。前記ドレイン２６に連結された一つのビットラインと一つのワードライン６０との接点によって一つのメモリセルＡが唯一に決定される。
図１で分かるように、本発明による不揮発性半導体メモリ素子は一つのメモリセルに２個のフローティングゲート、すなわち第１フローティングゲート４２および第２フローティングゲート４４を含む。したがって、前記ワードライン６０およびソース２４に電圧が印加される時、前記チャンネル領域２２では前記第１および第２カップリングゲート絶縁膜５２、５４近辺で、その両側壁に沿ってＳＯＩ基板の主面に対して垂直方向に２個のチャンネルが形成される。すなわち、前記２個のチャンネルが前記ＳＯＩ基板の主面延長方向に対して垂直をなすチャンネル面に沿って形成される非平面構造が提供される。
図２は、図１の“Ａ”で表示された一つのメモリセルでチャンネル領域２２、第１フローティングゲート４２および第２フローティングゲート４４、およびワードライン６０だけを拡大して示した斜視図である。
図２に図示されたように、前記ワードライン６０は前記チャンネル領域２２周囲で前記第１フローティングゲート４２のコーナー４２ａ、４２ｂ、４２ｃ、４２ｄと、前記第２フローティングゲート４４のコーナー４４ａ、４４ｂ、４４ｃ、４４ｄとをそれぞれ包むように形成されることが望ましい。そのために、前記第１および第２フローティングゲート４２、４４はそれぞれその上部で前記ワードライン６０が重畳されて延長する第１重畳部４２ｓおよび第２重畳部４４ｓを持つ。
図２には、本発明の理解を助けるために前記フローティングゲート４２の第１重畳部４２ｓおよび第２フローティングゲート４４の第２重畳部４４ｓにおいて、前記ワードライン６０によって包まれるコーナーがそれぞれ４個であると図示されているが、本発明はこれに限定されない。本発明によれば、前記フローティングゲート４２の第１重畳部４２ｓおよび第２フローティングゲート４４の第２重畳部４４ｓにおいて、前記ワードライン６０によって包まれるコーナーの数はそれぞれ少なくとも３個ずつ存在する。
前記ワードライン６０には、前記ワードライン６０によって前記第１重畳部４２ｓおよび第２重畳部４４ｓがそれぞれ包まれるようにその周囲の表面からリセスされた２個のリセス面６０ａ、６０ｂを持つ。前記ワードライン６０と前記第１重畳部４２ｓ間には前記第１フローティングゲート４２のコーナー４２ａ、４２ｂ、４２ｃ、４２ｄを包む第１インターポリトンネル絶縁膜５６ａが介在されており、前記ワードライン６０と前記第２重畳部４４ｓ間には前記第２フローティングゲート４４のコーナー４４ａ、４４ｂ、４４ｃ、４４ｄを包む第２インターポリトンネル絶縁膜５６ｂが介在されている。また、前記絶縁膜５８は前記チャンネル領域２２上で前記第１重畳部４２ｓと第２重畳部４４ｓ間に形成されている。
前記説明から分かるように、本発明による不揮発性メモリ素子は一つのメモリセルが２個のフローティングゲートを含み、前記ワードライン６０によってコントロールゲートが構成される。したがって、一つのメモリセル内にダブルフローティングゲートが備えられているスプリットゲート型不揮発性半導体メモリ素子が提供される。
通常的に、完全空乏型トランジスタを具現するためにはシングルゲート構造でチャンネルが形成されるシリコンボディの厚さがゲート長の約１／３になるべきという研究結果が報告されたことがある（Ｒ．Ｃｈａｕ ｅｔ ａｌ．ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ，ｐｐ．６２１〜６２４，２００１）。本発明による不揮発性半導体メモリ素子では、一つのメモリセルが２個のフローティングゲートを具備するダブルフローティングゲート構造を採用する。したがって、前記第１および第２フローティングゲート４２、４４それぞれによって制御されるシリコンアイランド２０の厚さを考慮すれば、ＳＯＩ層よりなる前記シリコンアイランド２０の上面の幅Ｌｓが前記第１および第２フローティングゲート４２、４４のｘ方向による長さＬｆｇの約２／３に設定されることが望ましい。
図３は、図１に示した本発明の望ましい実施の形態による不揮発性半導体メモリ素子のレイアウトである。
図３において、図面参照符号“２０Ａ”は前記シリコンアイランド２０によって限定される活性領域を表し、“３２”は前記活性領域２０Ａに形成されたソース２４とソースライン３０とのコンタクトを表し、“７２”は前記活性領域２０Ａに形成されたドレイン２６とビットライン７０とのコンタクトを表す。また、図３で、“Ｂ”と表示された部分は図１のＡと表示された部分に対応する一つのメモリセルを表す。
本発明による不揮発性半導体メモリ素子は、基板上のＢＯＸ １０上に形成されたアイランド形状の複数の活性領域２０Ａを含み、一つの活性領域２０Ａには２個のメモリセルが形成されている。前記２個のメモリセルは一つの活性領域２０Ａ内で一つのソース２４、すなわち一つのソースライン３０を共有する。
前記ワードライン６０は、複数の活性領域２０Ａにそれぞれ形成された複数のチャンネル領域２２のうち前記ワードライン６０の延長方向、すなわちｙ方向に沿って形成されている一連のチャンネル領域２２により構成される一連のメモリセルにそれぞれ連結されている。また、複数の活性領域２０Ａのうち前記ワードライン６０の延長方向、すなわちｙ方向に沿って形成されている一連の活性領域２０Ａ内に形成されている一連のソース２４はそれぞれ前記ソースライン３０を通じて連結されている。
前記第１フローティングゲート４２および第２フローティングゲート４４はそれぞれドーピングされたポリシリコンまたは金属よりなりうる。また、前記ワードライン６０およびソースライン３０はそれぞれドーピングされたポリシリコンまたは金属よりなり、それらのうち少なくとも一つは金属シリサイド層を含むことができる。ここで、前記金属シリサイド層は、例えばコバルトシリサイド、ニッケルシリサイド、チタンシリサイド、ハフニウムシリサイド、白金シリサイドまたはタングステンシリサイドで構成される。
次に、本発明の望ましい実施の形態による不揮発性半導体メモリ素子の動作について説明する。
まず、プログラミングはチャンネルでのホットキャリアを利用したＣＨＥＩ方式よりなる。例えば、ＵＶ消去後の初期状態でメモリセルのワードライン６０に高電圧を印加し、ソースライン３０を通じてソース２４に高電圧を印加すれば、前記ワードライン６０に印加されたしきい電圧Ｖｔｈによって前記第１および第２フローティングゲート４２、４４に対面している前記シリコンアイランド２０の両側壁に２個の電子チャンネルが形成され、前記２個のチャンネルを通じて前記ドレイン２６で発生した電子がソース２４に移動する。この時、チャンネルホットキャリアが発生して高温電子が前記第１および第２カップリングゲート絶縁膜５２、５４を経て前記第１および第２フローティングゲート４２、４４に注入され、前記第１および第２フローティングゲート４２、４４は負電荷でチャージされる。
プログラミングされた後には前記第１および第２フローティングゲート４２、４４がそれぞれ電子によりチャージされている状態となり、負の電圧が誘導される。これは前記第１および第２フローティングゲート４２、４４に対面している前記シリコンアイランド２０の両側壁に形成された各チャンネルでのＶｔｈを増加させる効果を提供することによって消去状態との差を誘発する。
消去には、前記第１および第２フローティングゲート４２、４４と前記ワードライン６０によって形成されるコントロールゲート間での第１および第２インターポリトンネル絶縁膜５６ａ、５６ｂを通じたＦ−Ｎトンネリングが利用される。データ消去時には、前記ワードライン６０に高電圧を印加し、前記ソース２４に低電圧を印加すれば前記ワードライン６０のうち前記第１および第２フローティングゲート４２、４４の重畳部４２ｓ、４４ｓを包む部分、すなわち前記リセスされた表面６０ａ、６０ｂ近辺では前記第１フローティングゲート４２の各コーナー４２ａ、４２ｂ、４２ｃ、４２ｄおよび前記第２フローティングゲート４４の各コーナー４４ａ、４４ｂ、４４ｃ、４４ｄによって強い電界が誘導される。前記第１および第２フローティングゲート４２、４４によって提供される各コーナーに集中する強い電界は、前記第１および第２フローティングゲート４２、４４に保存された電子を前記ワードライン６０にトンネリングさせるのに十分である。
消去動作によって前記第１および第２フローティングゲート４２、４４に蓄積されていた電子が前記ワードライン６０に全部離脱すれば前記第１および第２フローティングゲート４２、４４は初期状態、すなわちＵＶ消去後の状態となる。この時、前記第１および第２フローティングゲート４２、４４に対面している前記チャンネル領域２２の両側壁に形成される各チャンネルでのＶｔｈはプログラミング後のＶｔｈより低くなって書込み時に相対的に高い電流が流れる。
以上説明したように、本実施の形態による不揮発性半導体メモリ素子は、ＳＯＩ基板上に非平面構造を具現したスプリットゲート型素子であって、一つのメモリセルごとに活性領域、すなわちシリコンアイランド２０を中心にその両側壁に隣接している２個のフローティングゲート４２、４４を有している。したがって、フローティングゲート４２、４４ごとにワードライン６０に隣接して電界が集中できるコーナーの数が少なくても３個提供され、全部合せて少なくとも６個のフローティングゲートコーナーがワードライン６０に隣接している。したがって、Ｆ−Ｎトンネリング領域の数が増加する。
また、前記第１および第２フローティングゲート４２、４４で構成されるダブルフローティングゲート構造を採用することによって、活性領域の両側壁をチャンネルとして使用することによって与えられたレイアウトでセル当り有効チャンネル幅を広げることができ、その結果、セル電流を高く保持できる利点を提供する。
図４Ａ、図４Ｂおよび図４Ｃ〜図１６Ａおよび図１６Ｂは、本発明の望ましい実施の形態による不揮発性半導体メモリ素子の製造方法を説明するために工程順序によって示した図面である。ここで、図４Ａ、図５Ａ、…および図１６Ａは、それぞれ図３の４Ａ−４Ａ´線断面に対応する部分の断面図であって、２個のメモリセルに対する製造過程が図示されており、図４Ｂ、図５Ｂ、…および図１５Ｂは、それぞれ図４Ａ、図５Ａ、…および図１５Ａの平面図であり、図４Ｃ、図５Ｃ、…および図１５Ｃは、それぞれ図４Ｂ、図５Ｂ、…および図１５Ｂに表示されている部分の断面図である。また、図４Ｂ、図５Ｂ、…図１５Ｂ、および図１６Ａのうちさらに詳細な説明を要する部分では必要な部分の断面図が追加されている。それらについて次に詳細に説明する。
図４Ａおよび図４Ｂを参照すれば、シリコン基板１００、ＢＯＸ １０２、およびＳＯＩ層が順次積層されたＳＯＩ基板を備える。前記ＳＯＩ基板として、例えばＳＩＭＯＸ工程によって形成されたＳＯＩ基板を使用できる。例えば、前記ＢＯＸ １０２は約１０００〜１５００Åの厚さを持ち、前記ＳＯＩ層は約５００Åの厚さを持つ。前記ＳＯＩ層上に活性領域を限定するようにマスクパターン１１０を形成する。前記マスクパターン１１０は、酸化膜１１２＼窒化膜１１４＼酸化膜１１６がそれぞれ２００Å＼３００Å＼２００Åの厚さを持つように形成されている積層構造よりなる。前記マスクパターン１１０をエッチングマスクとして前記ＳＯＩ層を異方性エッチングしてシリコンアイランド１０４を形成する。前記シリコンアイランド１０４は断面がほぼ方形のバー形状に第１方向、すなわち図１でのｘ方向に長く延長するように形成される。
図４Ｂの４Ｃ−４Ｃ´線断面図である図４Ｃに表示されたように、前記シリコンアイランド１０４は、前記ＢＯＸ １０２の主面と平行に延長する上面１０４ｔと、前記ＢＯＸ １０２からその主面に対して垂直に延長する両側壁１０４ｓとを持つ。
図５Ａおよび図５Ｂと、図５Ｂの５Ｃ−５Ｃ´線断面図である図５Ｃを参照すれば、前記シリコンアイランド１０４の露出された両側壁１０４ｔを約７０Åの厚さを持つ第１酸化膜１１８で覆う。素子の完成後、前記第１酸化膜１１８の一部はカップリングゲート絶縁膜を構成する。前記第１酸化膜１１８を形成するために熱酸化工程、ＣＶＤ工程、またはそれらの組み合わせを利用できる。
その後、前記シリコンアイランド１０４にチャンネルイオン注入を行うことによって前記シリコンアイランド１０４を第１導電型、例えばｐ型にドーピングする。
図６Ａおよび図６Ｂと、図６Ｂの６Ｃ−６Ｃ´線断面図である図６Ｃを参照すれば、前記マスクパターン１１０および第１酸化膜１１８を覆うブランケット導電層を前記ＢＯＸ １０２上に約４００Åの厚さに蒸着した後、前記マスクパターン１１０およびＢＯＸ １０２をエッチング止め層として前記ブランケット導電層を異方性エッチングして第１導電層１２０を形成する。前記第１導電層１２０は、前記第１酸化膜１１８上で前記シリコンアイランド１０４の側壁１０４ｓに対面しつつ前記シリコンアイランド１０４をスペーサの形態に包む構造を持つ。本例では前記第１導電層１２０を形成するために前記ブランケット導電層を異方性エッチングすると説明したが、本発明はこれに限定されない。すなわち、図示していないが、前記第１導電層１２０を形成するための他の方法として、前記ブランケット導電層をフォトリソグラフィ工程、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程などを利用して加工する方法を利用することもある。この場合には、前記第１導電層１２０の断面形状が図６Ａに図示されたような３個のコーナーを持つ形状に形成されず、４個のコーナーを持つ方形断面形状になる。
前記第１導電層１２０はドーピングされたポリシリコンまたは金属よりなりうる。前記第１導電層１２０をドーピングされたポリシリコンで構成するために、ドーピングされていないポリシリコンをまず蒸着した後にそれをドーピングすることもあり、ドーピングされたポリシリコンを蒸着することもある。
図７Ａおよび図７Ｂと、図７Ｂの７Ｃ−７Ｃ´線断面図である図７Ｃを参照すれば、前記第１導電層１２０が形成された結果物を覆うように前記ＢＯＸ １０２上に約１０００Å厚さのシリコン窒化膜を形成する。その後、前記シリコンアイランド１０４のうち一部、すなわち２個のメモリセルのフローティングゲートおよびソースを形成する領域で前記第１導電層１２０が露出されるようにフォトリソグラフィ工程によって前記シリコン窒化膜をパターニングし、前記第１導電層１２０の一部を保護するための第１保護用絶縁膜パターン１３２を形成する。
図８Ａおよび図８Ｂを参照すれば、前記第１保護用絶縁膜パターン１３２が形成された結果物全面にシリコン酸化膜を約１０００Åの厚さに形成した後、前記シリコン酸化膜を再び異方性エッチングして前記第１保護用絶縁膜パターン１３２の側壁にスペーサ形態を持つ第２保護用絶縁膜パターン１３４を形成する。前記第２保護用絶縁膜パターン１３４の形成のための異方性エッチング工程中に前記マスクパターン１１０を構成する最上部の酸化膜１１６が共に除去されて、前記シリコンアイランド１０４で構成される活性領域のうちソース形成予定領域である第１領域１０４Ａで前記マスクパターン１１０の窒化膜１１４が外部に露出される。前記第２保護用絶縁膜パターン１３４は、前記第１導電層１２０のうちフローティングゲートを形成する部分のみ覆ってその部分を保護する役割をする。また、互いに隣接している２個の第２保護用絶縁膜パターン１３４間では前記シリコンアイランド１０４を包む第１導電層１２０が露出される。
図８Ｃおよび図８Ｄは、それぞれ図８Ｂの８Ｃ−８Ｃ´線および８Ｄ−８Ｄ´線断面図である。
図９Ａおよび図９Ｂを参照すれば、前記第１導電層１２０のうち前記第１領域１０４Ａで前記シリコンアイランド１０４の側壁を覆っている部分を選択的に除去する。この時、前記第１保護用絶縁膜パターン１３２および第２保護用絶縁膜パターン１３４をエッチングマスクとして使用する。その結果、前記第１導電層１２０には前記第１領域１０４Ａに隣接して第１露出側壁１２０ａが形成され、前記第１領域１０４Ａで前記シリコンアイランド１０４の側壁を覆う第１酸化膜１１８が露出される。
その後、前記第１領域１０４Ａで前記シリコンアイランド１０４の上部に露出されている前記窒化膜１１４を除去することによって、前記第１領域１０４Ａで前記マスクパターン１１０の酸化膜１１２を露出させる。この状態で、熱酸化工程によって前記第１導電層１２０の第１露出側壁１２０ａを酸化させた後、得られた結果物全面にＣＶＤ方法によって第２酸化膜を形成し、それを再び異方性エッチングして前記第１導電層１２０の第１露出側壁１２０ａを覆う第１絶縁スペーサ１４２を形成する。前記第１露出側壁１２０ａの酸化のための熱酸化工程は場合によって省略できる。前記絶縁スペーサ１４２の形成と同時に前記第１領域１０４Ａで前記シリコンアイランド１０４の両側壁を覆うスペーサ１４４が共に形成され、前記第１領域１０４Ａで前記シリコンアイランド１０４の上面にある酸化膜１１２は除去されて前記シリコンアイランド１０４の上面が露出される。前記シリコンアイランド１０４の露出された上面はソースコンタクトが形成される領域である。ここで、必要に応じて、前記第１領域１０４Ａで前記シリコンアイランド１０４の両側壁を覆うスペーサ１４４まで除去されるように前記第２酸化膜のエッチングを十分に進めることによって前記シリコンアイランド１０４の両側壁を露出させることもある。
図９Ｃおよび図９Ｄは、それぞれ図９Ｂの９Ｃ−９Ｃ´線および９Ｄ−９Ｄ´線断面図である。
図１０Ａおよび図１０Ｂを参照すれば、前記第１領域１０４Ａで前記シリコンアイランド１０４の上面が露出されている状態で結果物全面にイオン注入を行って前記シリコンアイランド１０４の第１領域１０４Ａにソース１４６を形成する。前記ソース１４６を形成するために前記第１導電型とは反対である第２導電型、例えばｎ型の不純物を使用して高濃度ドーピングを行う。前記ソース１４６のドーピング濃度は前記チャンネルイオン注入時のドーピング濃度より高い。
図１０Ｃおよび図１０Ｄは、それぞれ図１０Ｂの１０Ｃ−１０Ｃ´線および１０Ｄ−１０Ｄ´線断面図である。
図１１Ａおよび図１１Ｂを参照すれば、前記ソース１４６が形成された結果物全面に導電物質を蒸着して、前記第１領域１０４Ａ上で相互に隣接している２個の第２保護用絶縁膜パターン１３４間の空間を完全に満たす第２導電層を約３０００Åの厚さに形成した後、得られた結果物をＣＭＰ方法によって平坦化させて前記ソース１４６と連結されるソースライン１５０を形成する。前記ソースライン１５０は、前記第１方向に対して垂直な第２方向、すなわち図１でのｙ方向に長く延長する。
前記ＣＭＰによる平坦化工程の結果として、前記ソースライン１５０に隣接した第１保護用絶縁膜パターン１３２および第２保護用絶縁膜パターン１３４の高さが若干低くなる。前記ソースライン１５０は前記ソース１４６とオーミックコンタクトを形成する。前記ソースライン１５０の形成に使われる第２導電層はドーピングされたポリシリコンまたは金属よりなりうる。ドーピングされたポリシリコンよりなる前記ソースライン１５０を形成するためにドーピングされていないポリシリコンをまず蒸着した後にそれをドーピングする方法、またはドーピングされたポリシリコンを蒸着する方法を利用できる。
図１１Ｃおよび図１１Ｄは、それぞれ図１１Ｂの１１Ｃ−１１Ｃ´線および１１Ｄ−１１Ｄ´線断面図である。
図１２Ａおよび図１２Ｂを参照すれば、熱酸化工程によって前記ソースライン１５０の上面から約１００Åの厚さを持つ熱酸化膜１５２を形成し、前記熱酸化膜１５２および前記第２保護用絶縁膜パターン１３４をエッチングマスクとし、シリコン窒化膜よりなる前記第１保護用絶縁膜パターン１３２をウェットまたはドライエッチング方法によって除去する。その結果、前記シリコンアイランド１０４の第２領域１０４Ｂで前記シリコンアイランド１０４の上面を覆っている前記マスクパターン１１０の酸化膜１１６が露出され、前記シリコンアイランド１０４の側壁を取り囲んでいる第１導電層１２０とＢＯＸ １０２とが露出される。
図１２Ｃおよび図１２Ｄは、それぞれ図１２Ｂの１２Ｃ−１２Ｃ´線および１２Ｄ−１２Ｄ´線断面図である。
図１３Ａおよび図１３Ｂを参照すれば、前記シリコン基板１００上に表れた酸化膜、すなわち熱酸化膜１５２、第２保護用絶縁膜パターン１３４、酸化膜１１６、第１酸化膜１１８およびＢＯＸ １０２をハードマスクとして使用して、前記第１導電層１２０のうち前記シリコンアイランド１０４の第２領域１０４Ｂを覆っている部分をドライまたはウェットエッチング方法によって選択的に除去する。その結果、前記第２保護用絶縁膜パターン１３４の下には前記第１導電層１２０の残りの一部で構成される第１および第２フローティングゲート１２２、１２４が形成される。前記第１および第２フローティングゲート１２２、１２４は前記シリコンアイランド１０４を介してその両側で互いに対向している。また、前記露出された第１導電層１２０を除去することによって、残っている第１導電層１２０、すなわち前記第１および第２フローティングゲート１２２、１２４には前記第２領域１０４Ｂに隣接した第２露出側壁１２０ｂが形成される。ここで、前記第２保護用絶縁膜パターン１３４は、前記シリコンアイランド１０４のうち前記第１領域１０４Ａおよび第２領域１０４Ｂを除外した残りの部分の周囲に残っている前記第１導電層１２０を保護する役割をする。
図１３Ｃおよび図１３Ｄは、それぞれ図１３Ｂの１３Ｃ−１３Ｃ´線および１３Ｄ−１３Ｄ´線断面図である。
図１４Ａおよび図１４Ｂを参照すれば、ウェットエッチング方法によって前記熱酸化膜１５２および前記マスクパターンの酸化膜１１６を除去して前記マスクパターン１１０の窒化膜１１４を露出させ、次いで、ウェットエッチング方法によって前記露出された窒化膜１１４を除去して前記マスクパターン１１０の酸化膜１１２を露出させる。次いで、ウェットエッチング方法によって前記マスクパターンの酸化膜１１２を除去して、前記第２領域１０４Ｂで前記シリコンアイランド１０４の上面を露出させる。
前記熱酸化膜１５２および酸化膜１１６、１１２の除去時、前記第２保護用絶縁膜パターン１３４もその高さおよび幅が減少し、それにより図１４Ｂにおいて点線で表示されているように、前記第２保護用絶縁膜パターン１３４によって覆われている第１導電層１２０、すなわち第１および第２フローティングゲート１２２、１２４の上面のうち一部が前記第２保護用絶縁膜パターン１３４近辺で所定幅ほど露出される。すなわち、前記第２領域１０４Ｂで前記シリコンアイランド１０４の上面が露出されると同時に前記第１および第２フローティングゲート１２２、１２４の上面１２０ｃと、前記第２露出側壁１２０ｂの各コーナー部分とが共に露出される。
熱酸化工程またはＣＶＤ工程によって前記シリコンアイランド１０４の露出された上面上と、前記第１導電層１２０の第２露出側壁１２０ｂおよび露出上面１２０ｃ上とにそれぞれ第３酸化膜１６０を形成する。その結果、前記シリコンアイランド１０４の上面上には前記第３酸化膜１６０よりなる絶縁膜１６２が形成され、前記第１および第２フローティングゲート１２２、１２４を構成する第１導電層１２０の第２露出側壁１２０ｂおよび露出上面１２０ｃ上には前記第３酸化膜１６０よりなる第２絶縁スペーサ１６４ａ、１６４ｂが形成される。前記第３酸化膜１６０は約１６０〜１７０Åの厚さに形成され、熱酸化工程、ＣＶＤ工程、またはそれらの組み合わせによって形成される。
本実施の形態において、前記絶縁膜１６２と前記第２絶縁スペーサ１６４ａ、１６４ｂは同時に形成される。前記第２絶縁スペーサ１６４ａ、１６４ｂはそれぞれ前記第１および第２フローティングゲート１２２、１２４のコーナー部分を覆うように形成され、後続工程で形成されるワードラインと前記第１および第２フローティングゲート１２２、１２４間でそれぞれ第１および第２インターポリトンネル絶縁膜１６４ａ、１６４ｂの役割をする。本実施の形態では、前記第２絶縁スペーサと、前記第１および第２インターポリトンネル絶縁膜とに対してそれぞれ同じ参照符号を使用する。
本実施の形態では、前記第１導電層１２０の第２露出側壁１２０ｂの上だけでなく露出上面１２０ｃの上にも前記第２絶縁スペーサ１６４ａ、１６４ｂが形成されると説明したが、本発明はこれに限定されるものではない。すなわち、前記第２保護用絶縁膜パターン１３４の幅を調節することによって前記露出上面１２０ｃの面積を調節でき、前記第１導電層１２０の上面を露出させずに前記第２露出側壁１２０ｂ上にのみ前記第２絶縁スペーサを形成することもできる。もちろん、図２を参照して説明したように、ワードラインによって第１および第２フローティングゲート１２２、１２４のコーナーが包まれる構成を具現するためには、本実施の形態でのように前記第２保護用絶縁膜パターン１３４の幅を適当に狭めて前記第１導電層１２０の上面を一部露出させることが望ましい。
図１４Ｃおよび図１４Ｄは、それぞれ図１４Ｂの１４Ｃ−１４Ｃ´線および１４Ｄ−１４Ｄ´線断面図であり、図１４Ｅは、図１４Ｂの１４Ｅ−１４Ｅ´線断面図である。
図１５Ａおよび図１５Ｂを参照すれば、前記第２保護用絶縁膜パターン１３４の側壁および上面を覆うように導電物質をＣＶＤ方法によって約２０００Åの厚さにブランケット蒸着して第３導電層を形成した後、前記シリコンアイランド１０４上に形成された第３酸化膜１６０が露出されるまで前記第３導電層を異方性エッチングして前記第２保護用絶縁膜パターン１３４の側壁にワードライン１７０を形成する。前記ワードライン１７０は、前記ソースライン１５０と平行に（すなわち、図１のｙ方向に）長く延長する。前記第３導電層はドーピングされたポリシリコンまたは金属よりなりうる。前記第３導電層をドーピングされたポリシリコンで構成するために、ドーピングされていないポリシリコンをまず蒸着した後、それをドーピングすることもあり、ドーピングされたポリシリコンを蒸着することもある。
図１５Ｃは、図１５Ｂの１５Ｃ−１５Ｃ´線断面図である。図１５Ｃで、前記第１および第２フローティングゲート１２２、１２４は、それぞれ３個のコーナーが前記第１および第２インターポリトンネル絶縁膜１６４ａ、１６４ｂを介して前記ワードライン１７０によって包まれる。図１５Ｃには、前記第１フローティングゲート１２２およびその周辺のみ図示されているが、前記第２フローティングゲート１２４に対しても図１５Ｃでのような構造が得られる。
図１６Ａを参照すれば、前記ワードライン１７０が形成された結果物全面にシリコン窒化膜を蒸着し、それをエッチバックして前記ワードライン１７０の窒化膜スペーサ１７２を形成する。前記窒化膜スペーサ１７２の形成のためのエッチバック段階で、オーバーエッチングによって前記シリコンアイランド１０４の上面を覆っている第３酸化膜１６０が除去されて、前記窒化膜スペーサ１７２近辺で前記シリコンアイランド１０４の上面が露出される。その後、通常のイオン注入工程によって前記シリコンアイランド１０４が露出された上面にイオン注入を行って前記シリコンアイランド１０４内にドレイン１４８を形成する。前記ドレイン１４８を形成するために前記第１導電型とは反対である第２導電型、例えばｎ型の不純物を使用して高濃度ドーピングを行う。前記ドレイン１４８のドーピング濃度は前記チャンネルイオン注入時のドーピング濃度より高い。
通常のサリサイド工程、ＣＶＤ工程、またはＰＶＤ工程を利用して前記ソースライン１５０、ワードライン１７０およびドレイン１４８の上面にそれぞれ金属シリサイド層１５９、１７９、１４９を形成する。前記金属シリサイド層１５９、１７９、１４９を形成することによって各コンタクトでの面抵抗およびコンタクト抵抗を減少させうる。例えば、前記ソースライン１５０およびワードライン１７０がそれぞれドーピングされたポリシリコンよりなる場合、前記金属シリサイド層１５９、１７９、１４９を形成するために、前記ドレイン１４８が形成された結果物全面にスパッタ方式で金属層を蒸着した後、１次熱処理を実施して第１相の金属シリサイド層を形成する。次いで、未反応の金属層をウェットエッチングにより選択的に除去した後、２次熱処理を実施して抵抗および相安定度側面で前記第１相の金属シリサイド層よりより一層安定した第２相の金属シリサイド層を形成する。前記金属シリサイド層１５９、１７９、１４９は、例えばコバルトシリサイド、ニッケルシリサイド、チタンシリサイド、ハフニウムシリサイド、白金シリサイド、またはタングステンシリサイドよりなる。
前記金属シリサイド層１５９、１７９、１４９が形成された結果物全面に絶縁物質を蒸着して層間絶縁膜１８０を形成した後、フォトリソグラフィ工程によって前記層間絶縁膜１８０を部分的にエッチングし、各メモリセルのドレイン１４８を露出させるコンタクトホールを形成する。その後、前記層間絶縁膜１８０上に前記コンタクトホールを十分に埋め込める程度の厚さに第４導電層を形成した後、フォトリソグラフィ工程によって前記第４金属層をパターニングしてビットライン１９０を形成する。前記第４導電層はドーピングされたポリシリコンまたは金属よりなる。前記第４導電層をドーピングされたポリシリコンで構成するために、ドーピングされていないポリシリコンをまず蒸着した後、それをドーピングすることもあり、ドーピングされたポリシリコンを蒸着することもある。
図１６Ｂは、図１６Ａの１６Ｂ−１６Ｂ´線要部断面図である。
図１６Ｂに図示されたように、本発明による不揮発性半導体メモリ素子では前記シリコンアイランド１０４を介して２個のフローティングゲート、すなわち第１フローティングゲート１２２および第２フローティングゲート１２４が相互に絶縁された状態に互いに対向している。前記シリコンアイランド１０４のチャンネル領域と第１および第２フローティングゲート１２２、１２４間には、それぞれ前記第２酸化膜１１８で構成される第１カップリングゲート絶縁膜および第２カップリングゲート絶縁膜が介在されている。前記第１フローティングゲート１２２および第２フローティングゲート１２４近辺にはワードライン１７０が延長しており、前記第１フローティングゲート１２２および第２フローティングゲート１２４と前記ワードライン１７０間にはそれぞれ第１インターポリトンネル絶縁膜１６４ａおよび第２インターポリトンネル絶縁膜１６４ｂが介在されている。前記ワードライン１７０およびソース１４６に電圧が印加される時、前記シリコンアイランド１０４のチャンネル領域では前記第１酸化膜１１８で構成される第１カップリングゲート絶縁膜および第２カップリングゲート絶縁膜の近辺で、前記シリコンアイランド１０４の両側壁に沿ってＳＯＩ基板の主面に対して垂直方向に２個のチャンネル２００が形成される。すなわち、前記２個のチャンネル２００の形成面が前記ＳＯＩ基板の主面延長方向に対して垂直な非平面構造が提供される。
本発明による不揮発性半導体メモリ素子は、ＳＯＩ基板上に非平面構造を具現したスプリットゲート型素子であって、一つのメモリセルごとに活性領域、すなわちシリコンアイランドを介してその両側壁に隣接している２個のフローティングゲートを持っている。したがって、フローティングゲートのうちコントロールゲートに隣接して電界が集中するコーナーの数が１個のフローティングゲート当り少なくとも３個ずつ提供されるので、一つのメモリセルで全部合せて少なくとも６個のフローティングゲートコーナーがコントロールゲートに隣接している。したがって、フローティングゲートで電界が集中するサイトが増加する。
また、本発明による不揮発性半導体メモリ素子では、ダブルフローティングゲート構造を採用する。すなわち、活性領域の両側壁をチャンネルとして使用することによってチャンネルの面方向が基板主面に対して垂直に形成され、それにより、従来の平面構造と比較して集積度を向上させうる。また、与えられたレイアウトでセル当り有効チャンネル幅を広げることができ、セル電流を高く保持できる。
本発明による不揮発性半導体メモリ素子は、完全空乏型ＳＯＩ構造を採用しているため、サブスレショルド特性を向上させうる。そして、ダブルフローティングゲートを持つ非平面構造を提供することによってゲートコントロールが容易になり、かつＳＣＥ抑制が容易であってＤＩＢＬ現象が改善される。したがって、素子のスケール効果を高めうる。また、ＳＯＩ構造を採用することによって完全な素子分離が可能であり、耐放射性に優れた利点を生かすことができてソフトエラー減少側面で有利である。
以上、本発明を望ましい実施の形態をあげて詳細に説明したが、本発明は前記実施の形態に限定されず、本発明の技術的思想および範囲内で当業者によっていろいろな変形および変更が可能である。
本発明は高集積半導体メモリ素子に有効に適用できる。
本発明の望ましい実施の形態による不揮発性半導体メモリ素子の構成を示した斜視図である。 本発明の望ましい実施の形態による不揮発性半導体メモリ素子で一つのメモリセルを構成するチャンネル領域、第１および第２フローティングゲートおよびワードラインを拡大して示した斜視図である。 本発明の望ましい実施の形態による不揮発性半導体メモリ素子のレイアウトである。 本発明の望ましい実施の形態による不揮発性半導体メモリ素子の製造方法を説明するために工程順序によって示した図面であって、図３の４Ａ−４Ａ´線断面に対応する部分の断面図である。 図４Ａの平面図である。 図４Ｂの一部断面図である。 本発明の望ましい実施の形態による不揮発性半導体メモリ素子の製造方法を説明するために工程順序によって示した図面であって、図３の４Ａ−４Ａ´線断面に対応する部分の断面図である。 図５Ａの平面図である。 図５Ｂの一部断面図である。 本発明の望ましい実施の形態による不揮発性半導体メモリ素子の製造方法を説明するために工程順序によって示した図面であって、図３の４Ａ−４Ａ´線断面に対応する部分の断面図である。 図６Ａの平面図である。 図６Ｂの一部断面図である。 本発明の望ましい実施の形態による不揮発性半導体メモリ素子の製造方法を説明するために工程順序によって示した図面であって、図３の４Ａ−４Ａ´線断面に対応する部分の断面図である。 図７Ａの平面図である。 図７Ｂの一部断面図である。 本発明の望ましい実施の形態による不揮発性半導体メモリ素子の製造方法を説明するために工程順序によって示した図面であって、図３の４Ａ−４Ａ´線断面に対応する部分の断面図である。 図８Ａの平面図である。 図８Ｂの一部断面図である。 図８Ｂの一部断面図である。 本発明の望ましい実施の形態による不揮発性半導体メモリ素子の製造方法を説明するために工程順序によって示した図面であって、図３の４Ａ−４Ａ´線断面に対応する部分の断面図である。 図９Ａの平面図である。 図９Ｂの一部断面図である。 図９Ｂの一部断面図である。 本発明の望ましい実施の形態による不揮発性半導体メモリ素子の製造方法を説明するために工程順序によって示した図面であって、図３の４Ａ−４Ａ´線断面に対応する部分の断面図である。 図１０Ａの平面図である。 図１０Ｂの一部断面図である。 図１０Ｂの一部断面図である。 本発明の望ましい実施の形態による不揮発性半導体メモリ素子の製造方法を説明するために工程順序によって示した図面であって、図３の４Ａ−４Ａ´線断面に対応する部分の断面図である。 図１１Ａの平面図である。 図１１Ｂの一部断面図である。 図１１Ｂの一部断面図である。 本発明の望ましい実施の形態による不揮発性半導体メモリ素子の製造方法を説明するために工程順序によって示した図面であって、図３の４Ａ−４Ａ´線断面に対応する部分の断面図である。 図１２Ａの平面図である。 図１２Ｂの一部断面図である。 図１２Ｂの一部断面図である。 本発明の望ましい実施の形態による不揮発性半導体メモリ素子の製造方法を説明するために工程順序によって示した図面であって、図３の４Ａ−４Ａ´線断面に対応する部分の断面図である。 図１３Ａの平面図である。 図１３Ｂの一部断面図である。 図１３Ｂの一部断面図である。 本発明の望ましい実施の形態による不揮発性半導体メモリ素子の製造方法を説明するために工程順序によって示した図面であって、図３の４Ａ−４Ａ´線断面に対応する部分の断面図である。 図１４Ａの平面図である。 図１４Ｂの一部断面図である。 図１４Ｂの一部断面図である。 図１４Ｂの一部断面図である。 本発明の望ましい実施の形態による不揮発性半導体メモリ素子の製造方法を説明するために工程順序によって示した図面であって、図３の４Ａ−４Ａ´線断面に対応する部分の断面図である。 図１５Ａの平面図である。 図１５Ｂの一部断面図である。 本発明の望ましい実施の形態による不揮発性半導体メモリ素子の製造方法を説明するために工程順序によって示した図面であって、図３の４Ａ−４Ａ´線断面に対応する部分の断面図である。 図１６Ａの要部断面図である。
符号の説明
１０ 埋没酸化膜（ＢＯＸ）、
２０ シリコンアイランド、
２２ チャンネル領域、
２４ ソース、
２６ ドレイン、
３０ ソースライン、
４２ 第１フローティングゲート、
４４ 第２フローティングゲート、
５２ 第１カップリングゲート絶縁膜、
５４ 第２カップリングゲート絶縁膜、
５６ａ 第１インターポリトンネル絶縁膜、
５６ｂ 第２インターポリトンネル絶縁膜
５８ 絶縁膜、
６０ ワードライン、
Ａ メモリセル。

Claims (96)

  1. 基板上にそれぞれ形成された一つのビットラインと一つのワードラインとの接点によって唯一に決定される一つのメモリセルを持つメモリセルアレイと、
    前記一つのメモリセル内に形成された２個のフローティングゲートと、
    前記２個のフローティングゲート間に介在されている活性領域と、を含むことを特徴とする不揮発性半導体メモリ素子。
  2. 前記２個のフローティングゲートは相互に電気的に絶縁されていることを特徴とする請求項１に記載の不揮発性半導体メモリ素子。
  3. 前記活性領域には前記２個のフローティングゲートに隣接してそれぞれ形成される２個のチャンネル領域を含むことを特徴とする請求項１に記載の不揮発性半導体メモリ素子。
  4. 前記２個のチャンネル領域は、前記活性領域内で前記基板の主面延長方向と垂直をなすチャンネル面に沿って形成されることを特徴とする請求項３に記載の不揮発性半導体メモリ素子。
  5. 前記活性領域は、前記基板上で方形断面を持つバー形態に延びていることを特徴とする請求項１に記載の不揮発性半導体メモリ素子。
  6. 前記チャンネル領域は前記基板上で第１方向に延長しており、前記ワードラインは前記基板上で前記第１方向に垂直な第２方向に延長していることを特徴とする請求項５に記載の不揮発性半導体メモリ素子。
  7. 前記２個のフローティングゲートは、それぞれそれらの上部で前記ワードラインが重畳されて延長する重畳部を含むことを特徴とする請求項２に記載の不揮発性半導体メモリ素子。
  8. 前記２個のフローティングゲートの重畳部はそれぞれ前記ワードラインによって包まれる少なくとも３個のコーナーを持つことを特徴とする請求項７に記載の不揮発性半導体メモリ素子。
  9. 前記ワードラインと平行に延長しているソースラインをさらに含むことを特徴とする請求項１に記載の不揮発性半導体メモリ素子。
  10. 少なくとも２個のメモリセルが前記ソースライン一つを共有することを特徴とする請求項９に記載の不揮発性半導体メモリ素子。
  11. 前記活性領域はＳＯＩ層で構成されることを特徴とする請求項１に記載の不揮発性半導体メモリ素子。
  12. 基板上に形成された活性領域と、
    前記活性領域の第１側壁に配置されている第１フローティングゲートと、
    前記第１フローティングゲートと前記活性領域の第１側壁間に介在されている第１カップリングゲート絶縁膜と、
    前記活性領域の第１側壁反対側の第２側壁に配置されている第２フローティングゲートと、
    前記第２フローティングゲートと前記活性領域の第２側壁間に介在されている第２カップリングゲート絶縁膜と、
    前記活性領域とワードライン間に形成されている絶縁膜と、
    前記活性領域に形成されているソースおよびドレインと、を含むことを特徴とする不揮発性半導体メモリ素子。
  13. 前記活性領域は基板上で第１方向に延長しており、前記ワードラインは前記基板上で前記第１方向に垂直な第２方向に延長していることを特徴とする請求項１２に記載の不揮発性半導体メモリ素子。
  14. 前記ワードラインおよびソースに電圧が印加される時、前記活性領域の第１側壁および第２側壁に沿ってチャンネルが形成されることを特徴とする請求項１２に記載の不揮発性半導体メモリ素子。
  15. 前記チャンネルのうち一つのチャンネルは前記第１カップリングゲート絶縁膜の近辺に形成され、他の一つのチャンネルは前記第２カップリングゲート絶縁膜の近辺に形成されることを特徴とする請求項１４に記載の不揮発性半導体メモリ素子。
  16. 前記第１フローティングゲートは、前記ワードラインが前記第１フローティングゲートの少なくとも３個のコーナーを包むように前記第１フローティングゲートの側面および上面に重畳される第１重畳部を持ち、
    前記第２フローティングゲートは、前記ワードラインが前記第２フローティングゲートの少なくとも３個のコーナーを包むように前記第２フローティングゲートの側面および上面に重畳される第２重畳部を持つことを特徴とする請求項１２に記載の不揮発性半導体メモリ素子。
  17. 前記ワードラインと前記第１重畳部間には前記第１フローティングゲートの少なくとも３個のコーナーを包む第１インターポリトンネル絶縁膜が形成されており、
    前記ワードラインと前記第２重畳部間には前記第２フローティングゲートの少なくとも３個のコーナーを包む第２インターポリトンネル絶縁膜が形成されていることを特徴とする請求項１６に記載の不揮発性半導体メモリ素子。
  18. 前記ワードラインと前記活性領域間に形成されている絶縁膜は、前記活性領域上で前記第１重畳部と第２重畳部間に形成されていることを特徴とする請求項１６に記載の不揮発性半導体メモリ素子。
  19. 前記活性領域はシリコンアイランドで形成されることを特徴とする請求項１２に記載の不揮発性半導体メモリ素子。
  20. 基板上に形成された複数のシリコンアイランドと、
    前記複数のシリコンアイランドのうち一つにそれぞれ関連しており、前記関連したシリコンアイランドの第１側壁に配置されている複数の第１フローティングゲートと、
    関連した第１フローティングゲートと前記関連したシリコンアイランド間にそれぞれ配置されている第１カップリングゲート絶縁膜と、
    前記複数のシリコンアイランドのうち一つにそれぞれ関連しており、前記関連したシリコンアイランドの第１側壁の反対側である第２側壁に配置されている複数の第２フローティングゲートと、
    関連した第２フローティングゲートと前記関連したシリコンアイランド間にそれぞれ配置されている第２カップリングゲート絶縁膜と、
    前記シリコンアイランド上に配置され、前記複数の第１フローティングゲートの一部および前記複数の第２フローティングゲートの一部と重畳されている少なくとも一つのワードラインと、を含むことを特徴とする不揮発性半導体メモリ素子。
  21. 前記ワードラインとそれぞれのシリコンアイランド間に配置されている絶縁膜をさらに含むことを特徴とする請求項２０に記載の不揮発性半導体メモリ素子。
  22. 前記それぞれのシリコンアイランドはソースおよび少なくとも一つのドレインを含むことを特徴とする請求項２０に記載の不揮発性半導体メモリ素子。
  23. 前記シリコンアイランド上で前記ワードラインに平行に配置され、前記それぞれのシリコンアイランドから前記ソースに電気的に連結されるソースラインをさらに含むことを特徴とする請求項２２に記載の不揮発性半導体メモリ素子。
  24. 前記ワードラインおよびソースラインはそれぞれ金属シリサイド層を含むことを特徴とする請求項２３に記載の不揮発性半導体メモリ素子。
  25. 前記シリコンアイランドは絶縁基板上に形成されていることを特徴とする請求項２０に記載の不揮発性半導体メモリ素子。
  26. 基板上の第１絶縁膜上で方形断面を持つバー形態に第１方向に延長している第１導電型の活性領域であって、前記第１導電型と反対である第２導電型のソースおよび少なくとも一つのドレインと、前記ソースとドレイン間で前記基板の上面に対して垂直に形成されるチャンネルを提供するチャンネル領域を含む前記活性領域と、
    前記第１絶縁膜上で前記活性領域を介してその両側で相互に対向している第１および第２フローティングゲートと、
    前記活性領域と前記第１フローティングゲート間に介在されている第１カップリングゲート絶縁膜と、
    前記活性領域と前記第２フローティングゲート間に介在されている第２カップリングゲート絶縁膜と、
    第２絶縁膜を介して前記活性領域の一部上に配置されている第１ワードラインと、を含むことを特徴とする不揮発性半導体メモリ素子。
  27. 前記ドレインに連結された状態で前記ワードライン延長方向に垂直な方向に延長しているビットラインをさらに含み、
    前記第１および第２フローティングゲートは前記ビットラインと前記ワードラインとの接点によって唯一に決定される一つのメモリセルを構成することを特徴とする請求項２６に記載の不揮発性半導体メモリ素子。
  28. 前記チャンネルは、前記ワードラインおよびソースに電圧が印加される時、前記チャンネル領域の両側壁に沿って前記基板の上面に対して垂直方向に形成される面を持つ２個のチャンネルであることを特徴とする請求項２７に記載の不揮発性半導体メモリ素子。
  29. 前記２個のチャンネルは前記第１および第２カップリングゲート絶縁膜の近辺にそれぞれ形成されることを特徴とする請求項２８に記載の不揮発性半導体メモリ素子。
  30. 前記ワードラインは前記第１方向に垂直な第２方向に延長していることを特徴とする請求項２６に記載の不揮発性半導体メモリ素子。
  31. 前記第１フローティングゲートは前記ワードラインと対面している第１重畳部を含み、前記第２フローティングゲートは前記ワードラインと対面している第２重畳部を含み、
    前記ワードラインは前記第１重畳部および第２重畳部が包まれるように複数のリセスされた表面を持つことを特徴とする請求項２６に記載の不揮発性半導体メモリ素子。
  32. 前記ワードラインは、前記第１フローティングゲートの少なくとも３個のコーナーと、前記第２フローティングゲートの少なくとも３個のコーナーとを包むことを特徴とする請求項３１に記載の不揮発性半導体メモリ素子。
  33. 前記ワードラインと前記第１重畳部間に配置されて前記第１フローティングゲートの少なくとも３個のコーナーを包む第１インターポリトンネル絶縁膜と、
    前記ワードラインと前記第２重畳部間に配置されて前記第２フローティングゲートの少なくとも３個のコーナーを包む第２インターポリトンネル絶縁膜と、をさらに含むことを特徴とする請求項３１に記載の不揮発性半導体メモリ素子。
  34. 前記第２絶縁膜は前記チャンネル領域上で前記第１重畳部と第２重畳部間に形成されていることを特徴とする請求項３１に記載の不揮発性半導体メモリ素子。
  35. 前記ソース、ドレイン、第１フローティングゲート、および第２フローティングゲートは前記活性領域に対して一つのメモリセルを限定し、
    前記基板にはそれぞれ第１および第２メモリセルを含む複数の活性領域が配置されていることを特徴とする請求項２６に記載の不揮発性半導体メモリ素子。
  36. 前記それぞれの活性領域の第１および第２メモリセルは共通ソースを持つことを特徴とする請求項３５に記載の不揮発性半導体メモリ素子。
  37. 前記第１ワードラインおよび第２ワードラインが前記複数の活性領域上に配置され、前記第１ワードラインはそれぞれの活性領域の前記第１メモリセルに連結され、前記第２ワードラインはそれぞれの活性領域の前記第２メモリセルに連結されることを特徴とする請求項３５に記載の不揮発性半導体メモリ素子。
  38. 前記複数の活性領域は前記ワードライン延長方向に沿って配列されており、
    前記活性領域にそれぞれ配置されているソースは前記ワードラインと平行に延長しているソースラインを通じて相互に連結されていることを特徴とする請求項３５に記載の不揮発性半導体メモリ素子。
  39. 前記ワードラインおよびソースラインのうち少なくとも一つは金属シリサイド層を含むことを特徴とする請求項３８に記載の不揮発性半導体メモリ素子。
  40. 前記第１絶縁膜はＳＯＩ基板の埋没酸化膜で構成され、
    前記活性領域はシリコンよりなることを特徴とする請求項２６に記載の不揮発性半導体メモリ素子。
  41. 前記第１フローティングゲートおよび第２フローティングゲートはそれぞれ前記第１方向に沿って延長するフローティングゲート長を持ち、
    前記活性領域の上面は前記フローティングゲート長の２／３の幅を持つことを特徴とする請求項４０に記載の不揮発性半導体メモリ素子。
  42. 複数の第１メモリセルよりなり、前記複数の第１メモリセルはそれぞれ、
    基板上に形成された第１絶縁膜上に第１方向に延長しており、ソースおよび第１ドレインを含み、前記ソースおよび第１ドレイン間にチャンネル領域を提供する半導体層と、
    前記チャンネル領域の第１側壁に隣接して配置されている第１フローティングゲートと、
    前記チャンネル領域の第１側壁と反対側である第２側壁に隣接して配置されている第２フローティングゲートと、
    前記第１および第２フローティングゲートの少なくとも一部上に形成されているコントロールゲートと、を含むことを特徴とする不揮発性半導体メモリ素子。
  43. 前記半導体層は前記チャンネル領域で前記ソースとドレイン間に複数のチャンネルを提供することを特徴とする請求項４２に記載の不揮発性半導体メモリ素子。
  44. 前記第１メモリセルではそれぞれ、
    前記第１側壁および第２側壁が前記第１絶縁膜に垂直であり、
    前記半導体層の上面が前記第１絶縁膜と平行し、
    前記チャンネル領域はそれぞれ前記第１フローティングゲートおよび第２フローティングゲートに隣接して前記第１および第２側壁に平行に配置される第１チャンネルおよび第２チャンネルを提供することを特徴とする請求項４３に記載の不揮発性半導体メモリ素子。
  45. 前記第１メモリセルではそれぞれ、
    前記第１フローティングゲートおよび第２フローティングゲートがそれぞれ前記第１方向に沿って延長するフローティングゲート長を持ち、
    前記半導体層の上面は前記フローティングゲート長の２／３の幅を持つことを特徴とする請求項４４に記載の不揮発性半導体メモリ素子。
  46. 前記第１および第２チャンネル領域近辺で前記半導体層の第１および第２側壁上に、前記半導体層と前記第１および第２フローティングゲート間にそれぞれ配置されている第１カップリングゲート絶縁膜および第２カップリングゲート絶縁膜をさらに含むことを特徴とする請求項４４に記載の不揮発性半導体メモリ素子。
  47. 前記第１メモリセルではそれぞれ、
    前記第１および第２側壁が前記第１絶縁膜に対し垂直であり、
    前記半導体層の上面は前記第１絶縁膜と平行し、
    前記コントロールゲートは前記半導体層の上面の一部上に形成されていることを特徴とする請求項４３に記載の不揮発性半導体メモリ素子。
  48. 前記コントロールゲートと半導体層間で前記半導体層の上面の一部上に配置された第２絶縁膜をさらに含むことを特徴とする請求項４７に記載の不揮発性半導体メモリ素子。
  49. 前記第１メモリセルで、前記第１フローティングゲートおよび第２フローティングゲートは前記コントロールゲートによって包まれる少なくとも３個のコーナーをそれぞれ持つことを特徴とする請求項４２に記載の不揮発性半導体メモリ素子。
  50. 前記第１メモリセルで前記ソースおよびドレインは前記チャンネル領域より高いドーピング濃度をそれぞれ持つことを特徴とする請求項４２に記載の不揮発性半導体メモリ素子。
  51. 複数の第２メモリセルをさらに含み、前記第２メモリセルはそれぞれ前記第１メモリセルのうち一つと関連し、前記関連した第１メモリセルと同じ半導体層から形成され、前記第２メモリセルはそれぞれ前記第１メモリセルと同じ構造を持つことを特徴とする請求項４２に記載の不揮発性半導体メモリ素子。
  52. それぞれの前記第２メモリセルと前記関連した第１メモリセルは共通ソースを持つことを特徴とする請求項５１に記載の不揮発性半導体メモリ素子。
  53. 前記共通ソースに連結されたソースラインをさらに含むことを特徴とする請求項５２に記載の不揮発性半導体メモリ素子。
  54. 前記ソースラインと平行しており、前記第１メモリセルそれぞれのコントロールゲートに連結されている第１ワードラインと、
    前記ソースラインと平行しており、前記第２メモリセルそれぞれのコントロールゲートに連結されている第２ワードラインと、をさらに含むことを特徴とする請求項５３に記載の不揮発性半導体メモリ素子。
  55. 基板上に形成された半導体層と、
    前記半導体層の第１側面に形成された第１フローティングゲートと、
    前記半導体層の第１側面と反対側である第２側面に形成された第２フローティングゲートと、
    前記第１および第２フローティングゲートそれぞれの少なくとも３個のコーナーを包むように前記第１および第２フローティングゲートと前記半導体層の一部上に形成されたコントロールゲートと、を含むことを特徴とする不揮発性半導体メモリ素子。
  56. 基板上に半導体層を形成する段階と、
    前記半導体層の第１側面およびその反対側である第２側面に第１および第２フローティングゲートを形成する段階と、
    前記第１および第２フローティングゲートそれぞれの少なくとも３個のコーナーを包むように前記第１および第２フローティングゲートと前記半導体層の一部上にコントロールゲートとを形成する段階と、を含むことを特徴とするメモリセルの製造方法。
  57. 基板上に第１絶縁膜で覆われた上面と第２絶縁膜で覆われた両側壁とを持つシリコンアイランドよりなる活性領域を形成する段階と、
    前記第２絶縁膜上に前記活性領域の側壁を包む第１導電層を形成する段階と、
    前記第１導電層のうち前記活性領域で選択される第１領域を覆っている第１部分を選択的に除去する段階と、
    前記第１絶縁膜の一部を除去して前記第１領域で前記活性領域の上面を露出させる段階と、
    前記第１領域にソースを形成する段階と、
    前記ソース上にソースラインを構成する第２導電層を形成する段階と、
    前記第１導電層のうち前記活性領域で選択される第２領域を覆っている第２部分を選択的に除去して前記活性領域の両側で互いに対向している２個のフローティングゲートを形成する段階と、
    前記第１絶縁膜の一部を除去して前記第２領域で前記活性領域の上面を露出させる段階と、
    前記第２領域で前記活性領域の上面に第３絶縁膜を形成する段階と、
    前記第３絶縁膜上にワードラインを構成する第３導電層を形成する段階と、
    前記第２領域の一部にドレインを形成する段階と、を含むことを特徴とする不揮発性半導体メモリ素子の製造方法。
  58. 前記活性領域はＳＯＩ層で構成されることを特徴とする請求項５７に記載の不揮発性半導体メモリ素子の製造方法。
  59. 前記活性領域は前記基板上で第１方向に延長するバー形態になっていることを特徴とする請求項５７に記載の不揮発性半導体メモリ素子の製造方法。
  60. 前記第２絶縁膜は、前記活性領域の側壁と前記２個のフローティングゲート間にそれぞれ位置する２個のカップリングゲート絶縁膜を含むことを特徴とする請求項５７に記載の不揮発性半導体メモリ素子の製造方法。
  61. 前記第１導電層はドーピングされたポリシリコンよりなることを特徴とする請求項５７に記載の不揮発性半導体メモリ素子の製造方法。
  62. 前記第１絶縁膜は第１酸化膜＼窒化膜＼第２酸化膜の積層構造を持ち、
    前記第１領域で前記活性領域の上面を露出させる段階は、前記第１領域で第２酸化膜、窒化膜および第１酸化膜を順次除去する段階を含むことを特徴とする請求項５７に記載の不揮発性半導体メモリ素子の製造方法。
  63. 前記第１導電層の第１部分を除去することによって前記第１導電層に前記第１領域に隣接した第１露出側壁を形成する段階と、
    前記第１露出側壁を覆う第１絶縁スペーサを形成する段階と、をさらに含むことを特徴とする請求項５７に記載の不揮発性半導体メモリ素子の製造方法。
  64. 前記第１絶縁スペーサを形成する段階と、前記第１領域で前記活性領域の上面を露出させる段階とは同時になされることを特徴とする請求項６３に記載の不揮発性半導体メモリ素子の製造方法。
  65. 前記第１絶縁スペーサを形成する段階は、
    前記活性領域および前記第１導電層の第１露出側壁上に第３酸化膜を形成する段階と、
    前記第３酸化膜をエッチバックして前記第１絶縁スペーサを形成すると同時に前記活性領域の上面を露出させる段階と、を含むことを特徴とする請求項６４に記載の不揮発性半導体メモリ素子の製造方法。
  66. 前記第１導電層の第２部分を除去することによって前記第１導電層に前記第２領域に隣接した第２露出側壁を形成する段階と、
    前記第２露出側壁を覆う第２絶縁スペーサを形成する段階と、をさらに含むことを特徴とする請求項５７に記載の不揮発性半導体メモリ素子の製造方法。
  67. 前記第２絶縁スペーサを形成する段階と、前記第２領域で前記活性領域の上面に第３絶縁膜を形成する段階とは同時になされることを特徴とする請求項６６に記載の不揮発性半導体メモリ素子の製造方法。
  68. 前記第２絶縁スペーサおよび第３絶縁膜を形成する段階は、
    前記第２領域で前記活性領域上にある第１絶縁膜を除去する段階と、
    前記第２領域で前記活性領域の上面および側壁と、前記第１導電層の第２露出側壁上に第４酸化膜とを形成する段階と、を含むことを特徴とする請求項６７に記載の不揮発性半導体メモリ素子の製造方法。
  69. 前記第２領域で前記活性領域の上面を露出させる段階では、前記第１導電層の上面と、前記第２露出側壁の各コーナー部分とが同時に露出されることを特徴とする請求項６６に記載の不揮発性半導体メモリ素子の製造方法。
  70. 前記第２絶縁スペーサは前記コーナー部分を覆う絶縁膜を含むことを特徴とする請求項６９に記載の不揮発性半導体メモリ素子の製造方法。
  71. 前記第３導電層は前記コーナー部分を包む形に形成されることを特徴とする請求項７０に記載の不揮発性半導体メモリ素子の製造方法。
  72. 前記活性領域のうち前記第１領域および第２領域を除外した残りの第３領域に導電層保護用絶縁膜を形成する段階をさらに含むことを特徴とする請求項５７に記載の不揮発性半導体メモリ素子の製造方法。
  73. 前記第３導電層形成段階は、
    前記導電層保護用絶縁膜の側壁および上面にブランケット導電層を蒸着する段階と、
    前記導電層保護用絶縁膜の側壁に前記ブランケット導電層が残るように前記ブランケット導電層をエッチバックする段階と、を含むことを特徴とする請求項７２に記載の不揮発性半導体メモリ素子の製造方法。
  74. 前記導電層保護用絶縁膜は酸化膜よりなることを特徴とする請求項７２に記載の不揮発性半導体メモリ素子の製造方法。
  75. 前記活性領域のうち前記第１領域および第２領域を除外した残りの第３領域と、前記第１導電層のうち第１部分および第２部分を除外した残りの第３部分を覆う導電層保護用絶縁膜と、を形成する段階をさらに含むことを特徴とする請求項７０に記載の不揮発性半導体メモリ素子の製造方法。
  76. 前記第３導電層形成段階は、
    前記導電層保護用絶縁膜の側壁および上面と、前記コーナー部分を覆うブランケット導電層を蒸着する段階と、
    前記導電層保護用絶縁膜の側壁および前記第２絶縁スペーサ上に前記ブランケット導電層が残るように前記ブランケット導電層をエッチバックする段階と、を含むことを特徴とする請求項７５に記載の不揮発性半導体メモリ素子の製造方法。
  77. 前記第３導電層は前記コーナー部分を包む形に形成されることを特徴とする請求項７６に記載の不揮発性半導体メモリ素子の製造方法。
  78. 前記導電層保護用絶縁膜は酸化膜よりなることを特徴とする請求項７５に記載の不揮発性半導体メモリ素子の製造方法。
  79. 前記活性領域を形成する段階は、
    シリコン基板、埋没酸化膜およびＳＯＩ層が順次積層されたＳＯＩ基板を備える段階と、
    前記ＳＯＩ層上に前記活性領域を限定するようにマスクパターンを形成する段階と、
    前記マスクパターンをエッチングマスクとして前記ＳＯＩ層を異方性エッチングして前記シリコンアイランドを形成する段階と、
    前記シリコンアイランドを第１導電型の不純物でドーピングする段階と、を含むことを特徴とする請求項５７に記載の不揮発性半導体メモリ素子の製造方法。
  80. 前記マスクパターンは酸化膜＼窒化膜＼酸化膜の積層構造を含むことを特徴とする請求項７９に記載の不揮発性半導体メモリ素子の製造方法。
  81. 前記ソースを形成する段階は、
    前記第１領域を前記第１導電型と反対である第２導電型の不純物でドーピングする段階を含むことを特徴とする請求項７９に記載の不揮発性半導体メモリ素子の製造方法。
  82. 前記第２導電型の不純物ドーピング濃度は前記第１導電型の不純物ドーピング濃度より高いことを特徴とする請求項８１に記載の不揮発性半導体メモリ素子の製造方法。
  83. 前記ドレインを形成する段階は、
    前記第２領域の一部を前記第１導電型と反対である第２導電型の不純物でドーピングする段階を含むことを特徴とする請求項７９に記載の不揮発性半導体メモリ素子の製造方法。
  84. 前記第２導電型の不純物ドーピング濃度は前記第１導電型の不純物のドーピング濃度より高いことを特徴とする請求項８３に記載の不揮発性半導体メモリ素子の製造方法。
  85. 前記ドレイン上にビットラインを形成する段階をさらに含むことを特徴とする請求項５７に記載の不揮発性半導体メモリ素子の製造方法。
  86. 前記活性領域は前記基板上で第１方向に延長し、前記ビットラインは前記活性領域と平行に前記第１方向に延長するように形成されることを特徴とする請求項８５に記載の不揮発性半導体メモリ素子の製造方法。
  87. 前記第２導電層および第３導電層は、それぞれ前記基板上で前記第１方向に垂直な第２方向に延長するように形成されることを特徴とする請求項８６に記載の不揮発性半導体メモリ素子の製造方法。
  88. 前記第２導電層および第３導電層はそれぞれドーピングされたポリシリコンよりなることを特徴とする請求項５７に記載の不揮発性半導体メモリ素子の製造方法。
  89. 前記第２導電層および第３導電層の上面にそれぞれ第１金属シリサイド層を形成する段階をさらに含むことを特徴とする請求項８８に記載の不揮発性半導体メモリ素子の製造方法。
  90. 前記第１金属シリサイド層はサリサイド工程、ＣＶＤ工程、またはＰＶＤ工程によって形成されることを特徴とする請求項８８に記載の不揮発性半導体メモリ素子の製造方法。
  91. 前記第１金属シリサイド層はコバルトシリサイド、ニッケルシリサイド、チタンシリサイド、ハフニウムシリサイド、白金シリサイド、またはタングステンシリサイドよりなることを特徴とする請求項８９に記載の不揮発性半導体メモリ素子の製造方法。
  92. 前記第１金属シリサイド層の形成時、前記ドレインを覆う第２金属シリサイド層が同時に形成されることを特徴とする請求項８９に記載の不揮発性半導体メモリ素子の製造方法。
  93. 基板上にシリコン活性領域を形成する段階と、
    前記シリコン活性領域の側壁と対面しつつ前記シリコン活性領域を包む第１導電層を前記基板上に形成する段階と、
    前記シリコン活性領域の長手方向で所定位置にある第１領域内にソースを形成する段階と、
    前記第１導電層をパターニングして前記シリコン活性領域で前記第１領域に隣接した第２領域の両側に前記シリコン活性領域を介して互いに対向している第１および第２フローティングゲートを形成する段階と、
    前記シリコン活性領域の第２領域を中心に前記第１領域の反対側に位置する第３領域上に第１および第２フローティングゲートの一部を包むワードラインを形成する段階と、
    前記シリコン活性領域の第３領域を中心に前記第２領域の反対側に位置する第４領域内にドレインを形成する段階と、を含むことを特徴とする不揮発性半導体メモリ素子の製造方法。
  94. 前記第１領域は前記シリコン活性領域の長手方向で中央部に位置することを特徴とする請求項９３に記載の不揮発性半導体メモリ素子の製造方法。
  95. 前記第１および第２フローティングゲートはそれぞれ前記ワードラインに隣接した少なくとも３個のコーナーを持ち、
    前記ワードラインは前記少なくとも３個のコーナーを包むように前記第１および第２フローティングゲートの側壁および上面の一部を覆うことを特徴とする請求項９３に記載の不揮発性半導体メモリ素子の製造方法。
  96. 前記シリコン活性領域は第１方向に延長し、前記ワードラインは前記第１方向に垂直な第２方向に延長するように形成されることを特徴とする請求項９３に記載の不揮発性半導体メモリ素子の製造方法。
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