[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101024336B1 - 비휘발성 메모리 셀 및 그의 제조방법 - Google Patents

비휘발성 메모리 셀 및 그의 제조방법 Download PDF

Info

Publication number
KR101024336B1
KR101024336B1 KR1020090011908A KR20090011908A KR101024336B1 KR 101024336 B1 KR101024336 B1 KR 101024336B1 KR 1020090011908 A KR1020090011908 A KR 1020090011908A KR 20090011908 A KR20090011908 A KR 20090011908A KR 101024336 B1 KR101024336 B1 KR 101024336B1
Authority
KR
South Korea
Prior art keywords
region
substrate
control gate
forming
floating gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020090011908A
Other languages
English (en)
Other versions
KR20100092666A (ko
Inventor
최태호
이정환
홍흥기
조정호
추민완
한일석
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020090011908A priority Critical patent/KR101024336B1/ko
Priority to TW098134425A priority patent/TWI408800B/zh
Priority to US12/604,757 priority patent/US9281202B2/en
Priority to JP2010025773A priority patent/JP5781733B2/ja
Publication of KR20100092666A publication Critical patent/KR20100092666A/ko
Application granted granted Critical
Publication of KR101024336B1 publication Critical patent/KR101024336B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/683—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being parallel to the channel plane

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 안정적인 동작 신뢰성을 확보하면서 전체적으로 메모리 셀의 크기를 감소시키고, 이를 통해 고집적 메모리 소자에 적용이 가능한 비휘발성 메모리 셀 및 그의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 내에 형성된 드레인 영역과, 상기 드레인 영역과 이격되어 상기 기판 내에 형성된 소스 영역과, 상기 드레인 영역과 상기 소스 영역 사이의 상기 기판 상에 형성된 플로팅 게이트와, 상기 드레인 영역이 형성된 방향으로 상기 기판 내에 형성된 할로 영역과, 상기 플로팅 게이트의 측벽에 형성된 유전막과, 상기 플로팅 게이트의 적어도 일측벽과 중첩되도록 상기 유전막 상에 형성된 콘트롤 게이트를 포함하는 비휘발성 메모리 셀을 제공한다.
비휘발성 메모리 셀, 스플릿 게이트,

Description

비휘발성 메모리 셀 및 그의 제조방법{NONVOLATILE MEMORY CELL AND FABRICATION METHOD THEREOF}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자 및 그의 제조방법, 더욱 상세하게는 비휘발성 메모리 셀 및 그의 제조방법에 관한 것이다.
비휘발성 메모리 소자는 전원이 차단되어도 메모리 셀에 저장된 데이터가 손실되지 않는 이점 때문에 다양한 응용분야에 사용되고 있으며 그 중요도 또한 증가하고 있다. 대표적인 비휘발성 메모리 소자로는 플래시(FLASH) 메모리 소자와 EEPROM(Electrical Erasable Programmable Read Only Memory) 소자가 널리 알려져 있다.
비휘발성 메모리 소자의 셀(비휘발성 메모리 셀)은 ETOX(Electrically Tunneling Oxide)로 대변되는 스택 게이트(stack gate)와 스플릿 게이트(split gate) 구조로 나눌 수 있다. 스택 게이트는 플로팅 게이트와, 콘트롤 게이트가 순차적으로 적층된 구조로 이루어지고, 스플릿 게이트는 플로팅 게이트와, 일부가 플 로팅 게이트와 중첩되고 나머지 일부는 기판 표면에 수평으로 배치된 구조로 이루어진다.
도 1은 종래기술에 따른 스택 게이트 구조를 갖는 비휘발성 메모리 셀을 도시한 도시한 단면도이다.
도 1을 참조하면, 종래기술에 따른 비휘발성 메모리 셀은 게이트가 스택 구조로 형성된다. 즉 기판(10) 상에 터널 절연막(12), 플로팅 게이트(14), 유전막(16) 및 콘트롤 게이트(18)가 순차적으로 적층된다. 또한, 콘트롤 게이트(18)의 양측에 정렬되어 노출되는 기판(10) 내에는 드레인 영역(20)과 소스 영역(22)이 형성된다.
이러한 스택 게이트는 그 구조의 간단함과 제조공정의 단순성 때문에 가장 널리 사용되고 있으며, 특히 고집적도 제품의 제조에 널리 사용되고 있다. 그러나, 스택 게이트는 단순한 구조로 인하여 복잡한 동작을 구현하는데 있어서 여러 가지 문제를 야기시킬 수 있다. 이를 해결하기 위하여 여러 가지 설계 기술 혹은 테스트 기술이 필요하며, 이를 칩 구성에 반영하기 위하여 추가적인 면적이 필요하게 된다. 이에 따라, 저집적도 제품에서는 작은 메모리 셀의 크기가 더 이상 이점이 될 수가 없다.
도 2는 종래기술에 따른 스플릿 게이트 구조를 갖는 비휘발성 메모리 셀을 도시한 도시한 단면도이다.
도 2를 참조하면, 종래기술에 따른 스플릿 게이트 구조의 비휘발성 메모리 셀은 콘트롤 게이트(38)가 플로팅 게이트(34)의 상부 및 일측벽과 중첩되도록 유전 막(36) 상에 형성되고, 터널 절연막(32)과 플로팅 게이트(34)는 기판(30) 상에 순차적으로 적층된다. 또한, 드레인 영역(40)은 콘트롤 게이트(38)의 일측에 정렬되고, 소스 영역(42)은 플로팅 게이트(34)의 일측에 정렬되어 노출되는 기판(30) 내에 형성된다.
이러한 스플릿 게이트는 셀 크기가 커서 고집적 메모리 소자로는 부적합하나 동작 신뢰성의 우수성 때문에 널리 사용되고 있다. 예를 들어, 스택 구조에서 문제가 되는 과잉 소거(over erase)를 방지할 수 있는 장점이 있어 저집적도 제품이나 임베디드 메모리 소자(embedded memory device)에 활용되고 있다. 이처럼 과잉 소거를 방지할 수 있는 원리는 선택 게이트가 메모리 셀의 문턱전압을 일정하게 유지시키기 때문이다.
전술한 바와 같이, 동작 신뢰성 측면에서는 스플릿 게이트가 스택 게이트보다 좋은 특성을 보이고 있다. 하지만 스플릿 게이트는 셀의 크기가 커서 고집적 메모리 소자에 적용하는데 많은 어려움이 있다. 이에 따라, 셀의 동작 신뢰성을 안정적으로 확보하면서 고집적화가 가능하도록 하여 고집적 메모리 소자에 적용이 가능하고, 구동 전압을 낮추어 저전압에서도 동작이 가능한 비휘발성 메모리 셀을 제공할 필요가 있다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 안정적인 동작 신뢰성을 확보하면서 전체적으로 셀의 크기를 감소시킬 수 있는 비휘발성 메모리 셀 및 그의 제조방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 셀의 커플링 비(coupling ratio)를 증대시켜 구동전압을 감소시킬 수 있는 비휘발성 메모리 셀 및 그의 제조방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판 내에 형성된 드레인 영역과, 상기 드레인 영역과 이격되어 상기 기판 내에 형성된 소스 영역과, 상기 드레인 영역과 상기 소스 영역 사이의 상기 기판 상에 형성된 플로팅 게이트와, 상기 드레인 영역이 형성된 방향으로 상기 기판 내에 형성된 할로 영역과, 상기 플로팅 게이트의 측벽에 형성된 유전막과, 상기 플로팅 게이트의 적어도 일측벽과 중첩되도록 상기 유전막 상에 형성된 콘트롤 게이트를 포함하는 비휘발성 메모리 셀을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은 기판 상에 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트 상부에 하드 마스크를 형성하는 단계와, 상기 플로팅 게이트와 상기 하드 마스크의 측벽에 유전막을 형성하는 단계와, 상기 플로팅 게이트의 적어도 일측벽과 중첩되도록 상기 유전막 상에 콘트롤 게이트를 형성하는 단계와, 상기 기판 내에 할로 영역을 형성하는 단계와, 상기 할로 영역이 형성된 상기 유전막의 일측으로 노출되는 상기 기판 내에 드레인 영역을 형성하는 단계와, 상기 기판 내에 소스 영역을 형성하는 단계를 포함하는 비휘발성 메모리 셀의 제조방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 콘트롤 게이트를 플로팅 게이트의 측벽과 중첩되도록 형성함으로써 일반적인 스플릿 게이트 구조에 비해 셀의 크기를 감소시켜 집적도를 개선시킬 수 있다. 또한, 콘트롤 게이트와 플로팅 게이트가 중첩되는 면적을 증대시켜 셀의 크기를 감소시키면서 커플링 비를 증대시켜 셀의 구동전압을 감소시킬 수 있다.
둘째, 본 발명에 의하면, 드레인 영역과 접하도록 할로 영역을 선택적으로 형성함으로써 핫 캐리어의 생성을 증대시켜 셀의 프로그램 동작 효율을 개선시킬 수 있다.
셋째, 본 발명에 의하면, 드레인 영역과 소스 영역을 포함하는 비휘발성 메 모리 셀의 접합영역을 비대칭 구조로 형성함으로써 안정적인 채널 길이를 확보하는 동시에 핫 캐리어의 생성을 증대시켜 비휘발성 메모리 셀의 동작 특성을 개선시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도면들에 있어서, 층(영역)들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상(상부)'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다.
명세서 전체 기재에 있어서, '일측벽'으로 기재된 경우에는 대상층의 좌측벽 또는 우측벽을 의미하며, '양측벽'으로 기재된 경우에는 대상층의 좌측벽 및 우측벽을 모두 포함하는 것을 의미한다. 또한, '접하도록'으로 기재된 경우에는 대상층이 접하는 층과 직접 접촉되지 않고 일부가 중첩되거나 또는 일부가 직접 접촉되는 것을 의미한다. 또한, '일측'으로 기재된 경우에는 대상층의 좌측 또는 우측을 의미하며, '양측'으로 기재된 경우에는 대상층의 좌측 및 우측을 모두 포함하는 것을 의미한다.
우선, 본 발명의 실시예들에 따른 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 소자의 메모리 셀 어레이 구조에 대해 설명하기로 한다. 도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 셀을 포함하는 셀 어레이를 일례로 도시한 등가 회로도이다.
도 3을 참조하면, 본 발명에 따른 비휘발성 메모리 소자의 메모리 셀 어레이는 노아형(NOR type) 구조로서, 컬럼(column) 방향으로 신장된 복수 개의 워드라인(WL)과, 워드라인(WL)과 직교하도록 로우(row) 방향으로 신장된 복수 개의 비트라인(BL)을 포함한다. 또한, 워드라인(WL)과 비트라인(BL)이 직교하는 지점에 배치된 복수 개의 비휘발성 메모리 셀(MC)을 포함한다. 또한, 비휘발성 메모리 셀(MC)과 공통 소스 라인(Common Source Line, CSL)을 선택적으로 연결하는 선택 트랜지스터(ST)를 포함한다. 비휘발성 메모리 셀(MC)의 콘트롤 게이트는 워드라인(WL)과 연결되고, 드레인 영역은 비트라인(BL)과 연결되며, 소스 영역은 선택 트랜지스터(ST)의 드레인 영역과 연결된다.
이러한 구조를 갖는 비휘발성 메모리 소자의 동작 특성을 살펴보면, 비휘발성 메모리 셀의 프로그램 동작은 CHEI(Channel Hot Electron Injection) 방식으로 진행하고, 소거 동작은 파울러-노드하임 터널링(Fouler Nordheim Tunneling) 방식으로 진행한다.
표 1은 각 동작에 따른 바이어스 조건을 나타내었다.
프로그램 소거 리드
워드라인(콘트롤 게이트) 9V 접지(OV) 2.5V
비트라인(드레인 영역) 5V 플로팅 1.0V
공통 소스 라인(소스 영역) 접지(OV) 플로팅 접지(OV)
선택 트랜지스터 턴-온 턴-오프 턴-온
기판(웰 영역) 접지(OV) 14V 접지(OV)
예를 들어, 프로그램 동작시, 선택된 해당 워드라인(WL)으로 약 9V를 인가하고, 해당 비트라인(BL)으로 약 5V를 인가한다. 그리고, 해당 메모리 셀(MC)의 소스 영역은 선택 트랜지스터(ST)를 턴-온(turn-ON)시켜 공통 소스 라인(CSL)을 통해 접지시킨다. 그리고, 기판, 즉 웰 영역은 접지시킨다. 이러한 바이어스 조건에 의해 채널 영역에 생성된 핫 캐리어, 즉 핫 전자들이 플로팅 게이트로 주입되어 프로그램 동작이 이루어진다.
소거 동작시, 선택된 해당 워드라인(WL)을 접지시키고, 해당 비트라인(BL)을 접지 또는 플로팅시킨다. 그리고, 해당 메모리 셀(MC)의 소스 영역은 선택 트랜지스터(ST)를 턴-오프(turn-OFF)시켜 플로팅시킨다. 그리고, 기판에는 약 14V의 고전압을 인가한다. 이러한 바이어스 조건에 의해 플로팅 게이트에 주입된 전자들이 기판으로 방출되고, 이로 인해 플로팅 게이트는 전자 공핍 상태가 되어 소거 동작이 이루어진다.
리드 동작은 메모리 셀(MC)에 저장된 데이터를 읽는 동작이다. 리드 동작시, 선택된 해당 워드라인(WL)으로 약 2.5V를 인가하고, 해당 비트라인(BL)으로 약 1V를 인가한다. 그리고, 해당 메모리 셀(MC)의 소스 영역은 선택 트랜지스터(ST)를 턴-온시켜 공통 소스 라인(CSL)을 통해 접지시킨다. 그리고, 기판은 접지상태로 유지시킨다.
만약, 메모리 셀(MC)이 프로그램 상태인 경우 워드라인(WL)으로 인가되는 약 2.5V의 전압에 의해 메모리 셀(MC)은 턴-온되지 않고 턴-오프 상태를 유지하게 된다. 이에 따라 비트라인(BL)으로부터 인가된 약 1V의 전압은 공통 소스 라인(CSL)으로 방전되지 않는다. 반면, 메모리 셀(MC)이 소거 상태인 경우 워드라인(WL)으로 인가되는 약 2.5V의 전압에 의해 메모리 셀(MC)은 턴-온되고, 이로 인해 비트라인(BL)으로부터 인가되는 약 1V의 전압은 턴-온된 메모리 셀(MC)을 통해 공통 소스 라인(CSL)으로 방전되게 된다. 이와 같이, 비트라인(BL)으로 인가되는 전압의 방전 여부에 따라 해당 메모리 셀(MC)이 현재 프로그램 상태인지 소거 상태인지를 판단할 수 있다.
이하, 구체적인 본 발명의 실시예들에 따른 비휘발성 메모리 셀에 대해 설명한다.
실시예1
도 4는 본 발명의 실시예1에 따른 비휘발성 메모리 셀을 도시한 평면도이고, 도 5은 도 4에 도시된 I-I' 절취선을 따라 도시한 비휘발성 메모리 셀의 단면도이다. 참고로, 도 5의 콘트롤 게이트(124) 상에 형성된 실리사이드층(133)은 도 4에 도시된 콘트롤 게이트(124)의 상부에도 형성되나, 설명의 편의를 위해 도시하지는 않았다.
도 4 및 도 5를 참조하면, 본 발명의 실시예1에 따른 비휘발성 메모리 셀은 플로팅 게이트(106)의 적어도 일측벽을 덮도록 유전막(120) 상에 형성된 콘트롤 게이트(124)를 포함한다. 바람직하게, 콘트롤 게이트(124)는 플로팅 게이트(106)의 단축면(도 4에서 'Y'축 방향)에 존재하는 양측벽 중 일측벽을 덮도록 유전막(120) 상에 형성된다. 또한, 콘트롤 게이트(124)는 소스 영역(132)이 형성된 방향으로 형성된다.
또한, 본 발명의 실시예1에 따른 비휘발성 메모리 셀은 드레인 영역(130)과 접하도록 기판(100) 내에 형성된 할로(halo) 영역(129)을 포함한다. 할로 영역(129)은 드레인 영역(130) 및 소스 영역(132)과 서로 다른 도전형으로 형성된다. 할로 영역(129)은 CHEI 방식을 이용한 셀의 프로그램 동작시 드레인 영역(130)과 할로 영역(129) 간의 접합영역에서 핫 캐리어의 생성을 증대시켜 프로그램 동작 효율을 개선시킬 수 있다. 다시 말하면, 핫 캐리어는 드레인 영역(130)과 웰 영역(채널영역, 미도시) 간의 접합영역에서 생성되는데, 할로 영역(129)을 형성하는 경우 드레인 영역(130)과 할로 영역(129) 간의 접합영역에 의해 핫 캐리어가 추가로 생성된다. 이에 따라, 추가로 생성된 핫 캐리어만큼 프로그램 동작 효율을 증대시킬 수 있다.
또한, 본 발명의 실시예1에 따른 비휘발성 메모리 셀은 플로팅 게이트(106)를 사이에 두고 기판(100) 내에 각각 형성된 드레인 영역(130)과 소스 영역(132)을 포함한다. 드레인 영역(130)은 플로팅 게이트(106)의 양측벽에 형성된 유전막(120) 중 콘트롤 게이트(124)가 형성되지 않은 유전막의 하부와 접하거나, 또는 정렬되도록 형성된다. 소스 영역(132)은 콘트롤 게이트(124)가 형성된 방향으로 형성된다.. 또한, 소스 영역(132)은 콘트롤 게이트(124)와 일정 간격으로 이격되도록 형성된다. 또한, 드레인 영역(130)과 소스 영역(132)은 동일 도핑농도, 동일 깊이로 형성된다.
또한, 본 발명의 실시예1에 따른 비휘발성 메모리 셀은 콘트롤 게이트(124)와 소스 영역(132) 사이의 기판(100) 내에 형성된 LDD(Lightly Doped Drain) 영역(128)을 포함한다. LDD 영역(128)은 드레인 영역(130)과 소스 영역(132)보다 낮은 도핑농도로 형성되며, 그 깊이 또한 기판(100)의 상면을 기준으로 얕게 형성된다. LDD 영역(128)은 플로팅 게이트(106)를 기준으로 소스 영역(132)이 형성된 방향으로만 형성된다. 이에 따라, 본 발명의 실시예1에 따른 비휘발성 메모리 셀은 플로팅 게이트(106)를 기준으로 도 2에서 Y축 방향으로 좌우 비대칭 구조를 갖는다.
이와 같이, 본 발명의 실시예1에 따른 비휘발성 메모리 셀에서는 LDD 영역(128)을 좌우 비대칭 구조로 형성하는 이유는 동작 특성을 유리하게 가져가기 위함이다.
도 6은 본 발명의 실시예1에 따른 비휘발성 메모리 셀의 동작 특성을 설명하기 위해 도시한 도면이다. 프로그램, 소거 및 리드 동작시 동작조건은 표 1과 동일하다.
도 6에 도시된 바와 같이, 본 발명의 실시예1에 따른 비휘발성 메모리 셀의 프로그램 동작은 CHEI 방식으로, 소거 동작은 파울러-노드하임 터널링 방식으로 진행한다.
이러한 동작 특성에 따라, 본 발명의 실시예1에 따른 비휘발성 메모리 셀은 플로팅 게이트(106)를 기준으로 LDD 영역(128)을 소스 영역(132)이 형성된 방향으로만 형성하여 구조적으로 메모리 셀의 접합영역이 비대칭적 구조를 갖도록 하는 것이 바람직하다.
예를 들어, 본 발명의 실시예1에 따른 비휘발성 메모리 셀이 N-채널을 갖는 경우에 대해 설명한다. 즉, 드레인 영역(130)과 소스 영역(132)은 각각 N+형으로 형성되고, LDD 영역(128)은 N-형으로 형성되며, 기판(100), 즉 웰 영역(미도시)은 p형으로 형성된다.
프로그램 동작을 개선시키기 위해서는 핫 전자를 많이 생성시켜야 한다. 그리고, 핫 전자의 생성을 증대시키기 위해서는 드레인 영역(130)과 웰 영역 간의 도핑농도 차이를 크게 해야한다. 이에 따라, 드레인 영역(130)이 형성된 방향으로는 단계적 접합영역(graded junction) 구조가 아닌 가능한 고농도로 도핑된 단일 접합영역(single junction) 구조로 형성하는 것이 바람직하다. 여기서, 단계적 접합영역 구조라 함은 도 5와 같이 콘트롤 게이트(124)가 형성된 방향으로 접합영역이 LDD 영역(128)과 소스 영역(132)으로 이루어져 단계적으로 도핑농도가 증가하는 구조를 의미한다. 이러한 단계적 접합영역 구조는 LDD 영역(128)을 형성하는 대신에 드리프트(drift) 영역을 형성함으로써 구현할 수도 있다. 즉, 드리프트(drift) 영역 내에 소스 영역을 형성함으로써 단계적 접합영역 구조를 구현할 수 있다. 이와 같이, 드리프트 영역을 이용한 단계적 접합영역 구조는 본 발명의 또 다른 실시예가 될 수 있다.
드레인 영역(130)이 형성된 방향으로 단계적 접합영역이 형성된 경우에는 N형 도핑농도가 웰 영역, 즉 플로팅 게이트(106)로 갈수록 점점 낮아지게 된다. 이에 따라, 드레인 영역(130), 그리고 이와 근접한 부근에서 핫 전자의 생성이 감소되어 프로그램 동작이 저하된다. 따라서, 도 5에서와 같이 드레인 영역(130)이 형성된 방향으로는 LDD 영역을 형성하지 않고, 단일 접합영역 구조로 형성하는 것이 바람직하다.
이와 반면, 소스 영역(132)이 형성된 방향으로는 LDD 영역(128)을 형성시켜 단계적 접합영역 구조를 갖는 것이 바람직하다. 이와 같이, 소스 영역(132)이 형성된 방향으로 LDD 영역(128)이 형성된 경우에는 안정적으로 채널 길이를 확보할 수 있다. 또한, 소스 영역(132)은 리드 동작시 전류가 흐르는 경로를 제공하는 역할을 하기 때문에 단계적 접합영역 구조를 갖는다 하더라도 프로그램 동작에 영향을 미치지는 않는다.
도 7 및 도 8은 표 1과 도 6과 같은 동작 조건하에서 펄스 스트레스에 대한 본 발명의 실시예1에 따른 비휘발성 메모리 셀의 프로그램 동작과 소거 동작 특성을 나타낸 결과 도면이다. 도 7 및 도 8과 같이 본 발명의 실시예1에 따른 비휘발성 메모리 셀은 프로그램 동작 및 소거 동작 후 안정적인 문턱전압 특성을 보이는 것을 알 수 있다.
도 5와 같이, 본 발명의 실시예1에 따른 비휘발성 메모리 셀은 플로팅 게이트(106)의 양측벽에 형성된 유전막(120)을 포함한다. 유전막(120)은 플로팅 게이트(106)와 콘트롤 게이트(124) 사이에 형성되거나, 또는 콘트롤 게이트(124)와 무관하게 플로팅 게이트(106)의 측벽을 둘러싸도록 형성될 수도 있다. 이러한 유전막(120)은 산화막과 질화막이 교번적으로 적층된 적층막으로 형성된다. 예를 들어, 산화막-질화막-산화막으로 형성된다. 또한, 유전막(120)은 유전상수가 실리콘산화막보다 높은 고유전상수를 갖는 금속 산화물로 형성될 수도 있다. 예를 들어, 금속 산화물로는 하프늄산화막(HfO2), 알루미늄산화막(Al2O3), 지르코늄산화막(ZrO2), 탄탈륨산화막(Ta2O5) 등이 있다.
또한, 본 발명의 실시예1에 따른 비휘발성 메모리 셀은 콘트롤 게이트(124)를 기판(100)과 전기적으로 분리시키기 위하여 이들 사이에 형성된 게이트 절연막(122)을 포함한다. 게이트 절연막(122)은 프로그램 동작시 전자 터널링이 일어나지 않도록 플로팅 게이트(106) 하부에 형성된 터널 절연막(104)보다 두껍게 형성된다.
도 9a 내지 도 9e는 본 발명의 실시예1에 따른 비휘발성 메모리 셀의 제조방법을 도시한 공정 단면도이다.
도 9a에 도시된 바와 같이, 기판(100) 내에 웰 영역(미도시)을 형성한다. 예컨대, 웰 영역은 p형 도펀트를 이용하여 1×1011~1×1013atoms/cm2의 도즈, 바람직하게는 1×1012atoms/cm2의 도즈로 형성한다.
이후, 기판(100)에 소자 분리막(102)을 형성한다. 소자분리막(102)은 LOCOS(LOCal Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 통해 형성한다.
소자 분리막(102)이 형성된 기판(100)의 전면에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 순수 산화막 또는 고유전상수를 갖는 금속 산화물로 이루어진 군에서 선택된 어느 하나의 막으로 형성할 수 있다. 또한, 질화산화막으로 형성할 수도 있다. 질화산화막은 산화막에 질소성분이 일정량 함유된 막일 수 있다. 터널 절연막(104)은 100Å 이하, 바람직하게는 50 내지 80Å의 두께로 형성한다. 예를 들어, 터널 절연막(104)이 순수 산화막으로 형성된 경우 건식, 습식 또는 라디컬 이온(radical ion)을 이용한 산화공정 중 어느 하나의 산화공정으로 형성할 수 있다.
터널 절연막(104) 상에 플로팅 게이트(106)를 형성한다. 플로팅 게이트(106)는 불순물 이온이 도핑된 도프드(doped) 또는 불순물 이온이 도핑되지 않은 언도프드(undoped) 다결정실리콘막을 이용하여 형성한다. 플로팅 게이트(106)는 커플링 비를 고려하여 1000Å 이상, 바람직하게는 1000~5000Å의 두께로 형성한다. 예를 들어, 플로팅 게이트(106)는 도프드 다결정실리콘막으로 형성하는 경우 SiH4와 PH3 또는 Si2H6와 PH3 가스를 이용한 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성한다. 반면, 언도프드 다결정실리콘막으로 형성하는 경우에는 SiH4 또는 Si2H6 가스를 이용한 LPCVD 방식으로 형성한 후, 후속 불순물 이온주입공정(소스 영역 및 드레인 영역을 형성하기 위한 이온주입공정)을 실시하여 불순물 이온을 도핑시킨다.
플로팅 게이트(106) 상에 하드 마스크(112)를 형성한다. 하드 마스크(112)는 플로팅 게이트(106)를 정의하기 위한 후속 식각공정시 식각 마스크로 사용되는 감광막 패턴의 두께 부족에 기인한 식각 마진을 보상하는 한편, 플로팅 게이트(106)를 보호하는 보호막으로 기능한다. 하드 마스크(112)는 산화막 또는 질화막으로 형성하거나, 동도면에서와 같이 산화막(108)과 질화막(110)의 적층막으로 형성할 수 있다.
하드 마스크(112), 플로팅 게이트(106) 및 터널 절연막(104)을 순차적으로 식각하여 동도면에 도시된 바와 같은 프로파일을 갖는 플로팅 게이트(106)를 형성한다. 이때, 식각공정은 수직 프로파일을 형성하기 위하여 건식식각공정으로 실시한다.
도 9b에 도시된 바와 같이, 플로팅 게이트(106)의 양측벽에 유전막(120)을 형성한다. 바람직하게는 플로팅 게이트(106)를 포함하여 터널 절연막(104)과 하드 마스크(112)의 양측벽을 덮도록 유전막(120)을 형성한다. 유전막(120)은 산화막과 질화막이 교번적으로 적층된 적층막으로 형성할 수 있다. 예를 들어, 동도면에서와 같이 산화막(114), 질화막(116) 및 산화막(118)이 순차적으로 적층된 적층막으로 형성한다. 이외에도 유전막(120)은 고유전상수를 갖는 금속 산화물로 형성할 수도 있다. 또한, 유전막(120)은 전기적 특성을 확보하기 위해 50~300Å의 두께로 형성한다.
도 9c에 도시된 바와 같이, 유전막(120)의 양측으로 노출되는 기판(100) 상에 게이트 절연막(122)을 형성한다. 게이트 절연막(122)은 증착공정 또는 열산화공정으로 형성할 수 있다. 또한, 게이트 절연막(122)은 터널 절연막(104)보다 두껍게 형성한다.
유전막(120)의 양측벽에 스페이서 형태로 콘트롤 게이트(124)를 형성한다. 이때, 콘트롤 게이트(124)의 하부는 게이트 절연막(122)에 의해 기판(100)과 분리된다. 콘트롤 게이트(124)는 유전막(120)을 포함하는 기판(100)의 전면을 따라 도전막을 증착한 후 증착된 도전막에 대해 하드 마스크(112)의 상부가 노출되도록 에치백(etch back) 공정을 실시하여 형성한다. 이때, 도전막은 전이 금속 또는 다결정실리콘막으로 형성한다.
도 9d에 도시된 바와 같이, 플로팅 게이트(106)를 경계로 소스 영역이 형성될 영역을 포함하는 영역은 덮고, 드레인 영역이 형성될 영역을 포함하는 영역은 개방된 감광막 패턴(126)을 형성한 후, 이를 식각 마스크로 노출되는 콘트롤 게이트를 식각하여 제거한다. 이에 따라, 드레인 영역이 형성될 영역으로 형성된 콘트롤 게이트가 제거되어 소스 영역이 형성될 영역으로만 콘트롤 게이트(124)가 잔류된다.
도 9e에 도시된 바와 같이, 콘트롤 게이트(124)의 일측으로 노출되는 기판(100) 내에 LDD 영역(128)을 형성한다. LDD 영역(128)은 기판(100) 상부면으로부터 비교적 저농도로 얕게 형성한다. LDD 영역(128)은 드레인 영역 및 소스 영역과 동일 도전형으로 형성한다. 또한, 플로팅 게이트(106)를 기준으로 좌우 대칭적으로 형성하는 것이 아니라 일측에만 형성하여 비대칭적으로 형성한다. 예컨대, LDD 영역(128)은 1×1011~1×1013atoms/cm2의 도즈(dose), 바람직하게는 1×1012atoms/cm2의 도즈로 형성한다.
LDD 영역(128) 형성 전 또는 후에, 드레인 영역이 형성될 방향으로 할로 영역(129)을 형성한다. 할로 영역(129)은 웰 영역과 동일 도전형, 그리고 웰 영역보다 높은 고농도로 형성한다. 이는 드레인 영역(130)과 할로 영역(129) 간의 도핑농도 차를 드레인 영역(130)과 웰 영역 간의 도핑농도 차보다 더 크게 가져가도록 하여 드레인 영역(130)과 할로 영역(129) 간의 접합영역에서의 핫 전자의 생성을 더욱 증대시키기 위함이다. 예컨대, 할로 영역(129)은 p형 도펀트를 이용하여 1×1012~1×1014atoms/cm2의 도즈, 바람직하게는 1×1013atoms/cm2의 도즈로 형성한다. 이때, 이온주입에너지는 20~30KeV로 하고, 틸트(tilt)는 15~60°의 범위 내에서 실시한다.
이후, 드레인 영역이 형성될 영역으로 형성된 유전막(120)에 의해 덮혀지지 않고 노출되는 기판(100) 내에 드레인 영역(130)을 형성한다. 할로 영역(129)과 드레인 영역(130)을 형성하기 위한 이온주입공정은 그 공정단계에 제한을 두지 않으며, 도 9b에서 유전막(120) 형성공정 후 실시하거나, 도 9d에서 드레인 영역(130)이 형성될 방향으로 형성된 콘트롤 게이트(120)를 선택적으로 제거하기 위한 식각공정 후 실시할 수도 있다. 예컨대, 드레인 영역(130)은 n형 도펀트를 이용하여 1×1014~1×1015atoms/cm2의 도즈로 형성한다.
이후, 유전막(120)과 콘트롤 게이트(124)의 측벽에 스페이서(131)를 형성한다. 스페이서(131)는 산화막, 질화막 또는 이들이 적층된 적측막 중 어느 하나로 형성할 수 있다. 스페이서(131)는 증착공정 후 에치백 공정으로 형성하는데, 에치백 공정 후 하드 마스크(112)가 노출되는 한편, 콘트롤 게이트(124)의 일부 또한 노출된다.
이후, 스페이서(131)에 의해 덮혀지지 않고 노출되는 기판(100) 내에 소스 영역(132)을 형성한다. 소스 영역(132)은 드레인 영역(130)과 동일 도전형으로 LDD 영역(128)보다 고농도로 깊게 형성한다. 드레인 영역(130)은 유전막(120)과 접하도록 형성하고, 소스 영역(132)은 콘트롤 게이트(124)의 일측으로부터 일정 간격 이격되도록 형성한다. 예컨대, 소스 영역(132)은 n형 도펀트를 이용하여 1×1014~1×1015atoms/cm2의 도즈로 형성한다.
소스 영역(132)을 형성한 후, 살리사이드(Self Aligned Silicide) 공정을 적용하여 노출되는 콘트롤 게이트(124), 드레인 영역(130) 및 소스 영역(132)에 실리사이드층(133)을 형성할 수도 있다. 실리사이드층(133)은 콘트롤 게이트(124), 드레인 영역(130) 및 소스 영역(132)의 비저항을 낮추는 기능을 한다. 이러한 실리사이드층(133)은 코발트(Co), 티타늄(Ti) 등과 같은 전이금속들 중 어느 하나를 이용하여 형성한다.
또 다른 예로, 도 10a 내지 도 10e는 도 4 및 도 5에 도시된 본 발명의 실시예1에 따른 비휘발성 메모리 셀의 제조방법을 설명하기 위하여 도시한 공정 단면도이다.
도 10a에 도시된 바와 같이, 도 9a 및 도 9b를 통해 설명된 동일한 방법으로 터널 절연막(104), 플로팅 게이트(106), 하드 마스크(112) 및 유전막(120)을 형성한다.
유전막(120)을 형성한 후, 도 10b에 도시된 바와 같이 유전막(120)의 양측으로 노출되는 기판(100) 상에 게이트 절연막(122)을 형성한다. 게이트 절연막(122)은 증착공정 또는 열산화공정으로 형성할 수 있다. 이때, 증착공정은 CVD(Chemical Vapor Deposition) 공정으로 실시하고, 열산화공정은 건식 또는 습식으로 실시할 수 있다. 또한, 게이트 절연막(122)은 전자가 터널링되지 않도록 터널 절연막(104)보다 두껍게 형성하는 것이 바람직하다. 더욱 바람직하게는 100~300Å의 두께로 형성한다.
게이트 절연막(122)을 포함하는 기판(100)의 전면에 도전막(123)을 형성한다. 도전막(123)은 전이 금속들 중 어느 하나 또는 다결정실리콘막으로 형성할 수 있다.
도 10c에 도시된 바와 같이, 도전막(123) 상에 플로팅 게이트(106)를 경계로 소스 영역이 형성될 영역을 포함하는 영역은 덮고, 드레인 영역이 형성될 영역을 포함하는 영역은 개방된 감광막 패턴(125)을 형성한 후, 이를 식각 마스크로 노출되는 도전막(123)을 식각하여 소스 영역이 형성될 영역으로만 도전막 패턴(123A)을 잔류시킨다. 이 과정에서 드레인 영역이 형성될 영역에 형성된 게이트 절연막 또한 제거된다.
도전막 패턴(123A)을 형성한 후, 도 10d에 도시된 바와 같이 잔류된 도전막 패턴(123A)에 대해 에치백 공정을 실시하여 유전막(120)의 측벽에 스페이서 형태의 콘트롤 게이트(124)를 형성한다.
이후, 도 10e에 도시된 바와 같이, 유전막(120)과 콘트롤 게이트(124)의 일측으로 노출되는 기판(100) 내에 LDD 영역(128), 할로 영역(129) 및 드레인 영역(130)을 형성한 후, 스페이서(131)를 형성한다. 이후, 스페이서(131)에 덮혀지지 않고 노출되는 기판(100) 내에 소스 영역(132)을 형성하고, 노출되는 드레인 영역(130), 소스 영역(132) 및 콘트롤 게이트(124) 상에 실리사이드층(133)을 형성한다.
한편, 상기에서 할로 영역(129)과 드레인 영역(130)은 도 10e에서 에치백 공정을 통해 콘트롤 게이트(124)를 형성한 후 형성하는 것으로 기술되어 있으나, 이는 일례로서, 마스크 공정을 감소시키기 위하여 도 10c에서 도전막 패턴(123A)을 형성한 후 감광막 패턴(125)을 이온주입마스크로 이용한 이온주입공정을 실시하여 형성할 수도 있다.
실시예2
도 11는 본 발명의 실시예2에 따른 비휘발성 메모리 셀을 도시한 평면도이고, 도 12는 도 11에 도시된 I-I' 절취선을 따라 도시한 비휘발성 메모리 셀의 단면도이다. 참고로, 도 12의 콘트롤 게이트(224A) 상에 형성된 실리사이드층(228)은 도 11에 도시된 콘트롤 게이트(124)의 상부에도 형성되나, 설명의 편의를 위해 도시하지는 않았다.
도 11 및 도 12를 참조하면, 본 발명의 실시예2에 따른 비휘발성 메모리 셀은 실시예1과 다르게 콘트롤 게이트(224A)가 Y축 방향으로 플로팅 게이트(206)의 양측벽과 중첩되도록 형성한다. 본 발명의 실시예1에서와 같이 콘트롤 게이트가 Y축 방향으로 플로팅 게이트의 일측벽에만 중첩되도록 형성된 경우에는 소자의 고집적도를 증대시킬 수 있는 이점은 있으나, 커플링 비를 높이는 데는 한계가 있다. 이에 따라, 본 발명의 실시예2에서는 커플링 비를 증대시키기 위하여 콘트롤 게이트(224A)를 Y축 방향으로 플로팅 게이트(206)의 양측벽과 중첩되도록 형성된다. 즉, 도 9에 도시된 평면도 상에서는 플로팅 게이트(206)의 모든 측벽과 중첩되도록 형성된다.
또한, 본 발명의 실시예2에 따른 비휘발성 메모리 셀은 플로팅 게이트(206)를 기준으로 양측의 기판(200) 내에 서로 이격되어 각각 형성된 드레인 영역(220)과 소스 영역(227)을 포함한다. 드레인 영역(220)은 플로팅 게이트(206)와 일정 간격 이격되고, 일부가 콘트롤 게이트(224A)와 중첩되도록 형성된다. 소스 영역(227)은 콘트롤 게이트(224A)와 일정 간격 이격되고, 드리프트 영역(225) 내에 형성된다.
또한, 본 발명의 실시예2에 따른 비휘발성 메모리 셀은 단계적 접합영역 구조를 구현하기 위하여 그 내부에 소스 영역(227)이 형성된 드리프트 영역(225)을 더 포함한다. 드리프트 영역(225)은 셀의 채널 길이를 안정적으로 확보하기 위하여 형성하며, 기판(200) 상면을 기준으로 소스 영역(227)보다 깊게 저농도로 형성된다. 한편, 도시되어 있지는 않았지만, 본 발명의 실시예2에 따른 비휘발성 메모리 셀은 드리프트 영역(225) 대신에 실시예1에서와 같이 LDD 영역을 형성할 수도 있다.
또한, 본 발명의 실시예2에 따른 비휘발성 메모리 셀은 실시예1과 마찬가지로 드레인 영역(220)과 접하도록 기판(200) 내에 형성된 할로 영역(219)을 포함한다.
또한, 본 발명의 실시예2에 따른 비휘발성 메모리 셀은 플로팅 게이트(206)의 측벽을 둘러싸도록 형성된 유전막(218)을 포함한다. 유전막(218)은 실시예1과 마찬가지로 플로팅 게이트(206)와 콘트롤 게이트(224A) 사이에 형성된다. 또한, 유전막(218)과 콘트롤 게이트(224A) 사이에 형성된 게이트 절연막(222A)을 더 포함한다. 이때, 게이트 절연막(222A)은 콘트롤 게이트(224A)와 기판(200) 사이까지 연장되어 형성된다.
도 13a 내지 도 13d는 본 발명의 실시예2에 따른 비휘발성 메모리 셀의 제조방법을 도시한 공정 단면도이다.
도 13a에 도시된 바와 같이, 도 9a를 통해 설명된 동일한 방법으로 기판(200)에 소자 분리막(202)을 형성한 후 터널 절연막(204), 플로팅 게이트(206) 및 하드 마스크(212)를 형성한다. 하드 마스크(212)는 산화막, 질화막 또는 이들의 적층막 중 선택된 어느 하나로 형성한다. 예를 들어, 산화막(208)과 질화막(210)의 적층막으로 형성한다.
하드 마스크(212)를 포함하는 기판(200) 상부의 프로파일을 따라 산화막(214)과 질화막(216)을 순차적으로 증착한 후, 산화막(214)과 질화막(216)에 대해 에치백 공정을 실시하여 스페이서 형태로 플로팅 게이트(206)의 양측벽에 유전막(218)을 형성한다.
유전막(218)의 일측으로 노출되는 기판(200) 내에 할로 영역(219)을 형성한다. 이때, 할로 영역(219)을 형성하기 위한 이온주입공정은 p형 도펀트를 이용하여 1×1012~1×1014atoms/cm2의 도즈, 바람직하게는 1×1013atoms/cm2의 도즈로 실시한다. 이때, 이온주입에너지는 20~30KeV로 하고, 틸트는 15~60°의 범위 내에서 실시한다.
할로 영역(219)과 접하도록 유전막(218)의 일측으로 노출되는 기판(200) 내에 드레인 영역(220)을 형성한다. 드레인 영역(220)은 고농도로 형성하며, 유전막(218)과 접하도록 형성한다. 예컨대, 드레인 영역(220)은 n형 도펀트를 이용하여 1×1014~1×1015atoms/cm2의 도즈로 형성한다.
드레인 영역(220)을 형성한 후, 기판(200)의 프로파일을 따라 게이트 절연막(222)을 형성한다. 그런 다음, 게이트 절연막(222) 상에 도전막(224)을 형성한다. 이때, 도전막(224)은 전이 금속들 중 어느 하나 또는 다결정실리콘막으로 형성할 수 있다.
도 13c에 도시된 바와 같이, 도전막(224)에 대해 에치백 공정을 실시하여 게이트 절연막(222A)의 양측벽에 스페이서 형태를 갖는 콘트롤 게이트(224A)를 형성한다. 이 과정에서 게이트 절연막(222A) 또한 식각되어 끝단이 콘트롤 게이트(224A)의 끝단에 정렬된다.
도 13d에 도시된 바와 같이, 플로팅 게이트(206)를 경계로 소스 영역이 형성될 영역을 포함하는 영역은 개방된 감광막 패턴(미도시)을 형성한 후, 이를 이온주입마스크로 이용한 이온주입공정을 실시하여 소스 영역이 형성될 영역에 드리프트 영역(225)을 형성한다. 드리프트 영역(225)은 콘트롤 게이트(224A)의 끝단과 접하도록 형성한다. 예컨대, 드리프트 영역(225)은 1×1011~1×1013atoms/cm2의 도즈, 바람직하게는 1×1012atoms/cm2의 도즈로 형성한다.
드리프트 영역(225)을 형성한 후, 콘트롤 게이트(224A)의 상부에 스페이서(226)를 형성한다.
이후, 드리프트 영역(225) 내에 소스 영역(227)을 형성한다. 소스 영역(227)은 드레인 영역(220)과 동일 도전형으로 형성한다. 소스 영역(227)은 스페이서(226)의 일측에 정렬되고, 콘트롤 게이트(224A)의 일측으로부터 일정 간격으로 이격되도록 형성한다. 또한, 소스 영역(227)은 드리프트 영역(225)보다 고농도로 형성한다. 예컨대, 소스 영역(227)은 n형 도펀트를 이용하여 1×1014~1×1015atoms/cm2의 도즈로 형성한다.
소스 영역(227)을 형성한 후, 살리사이드 공정을 적용하여 노출되는 콘트롤 게이트(224A), 드레인 영역(220) 및 소스 영역(227)에 실리사이드층(228)을 형성할 수도 있다. 이때, 실리사이드층(228)은 코발트(Co), 티타늄(Ti) 등을 이용하여 형성한다.
실시예3
도 14는 본 발명의 실시예3에 따른 비휘발성 메모리 셀을 도시한 평면도이다.
도 14에 도시된 바와 같이, 본 발명의 실시예3에 따른 비휘발성 메모리 셀은 플로팅 게이트(306)와 콘트롤 게이트(324) 간의 접촉면적을 증대시켜 셀의 커플링 비를 증대시키기 위하여 플로팅 게이트의 표면, 즉 외주면에 요철부(307)를 형성한다. 바람직하게는, 요철부(307)는 콘트롤 게이트(324)와 중첩되도록 형성된다. 플로팅 게이트(306)의 이외에 다른 구성들(드레인 영역, 소스 영역 등)은 실시예1 및 2와 동일하게 이루어짐에 따라 그에 대한 구체적인 설명은 전술한 내용으로 대신하기로 한다. 한편, '328'은 실리사이드층을 도시하였고, '318'은 유전막을 도시하였다.
본 발명의 실시예3에서, 플로팅 게이트(306)의 표면에 요철부(307)를 형성하는 방법으로는 다양한 방법들을 이용할 수 있다. 가장 단순한 방법으로는 플로팅 게이트(306) 식각공정시 마스크 패턴을 플로팅 게이트(306)와 동일한 형태로 제작하는 방법이다. 마스크 패턴을 플로팅 게이트(306)와 마찬가지로 동일한 형태로 제작한 후 이를 식각 마스크로 이용하여 플로팅 게이트(306)를 식각하여 요철부(307)를 형성한다.
이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 명세서에서는 실시예들이 각각 독립적으로 설명되었으나, 이 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 설명된 실시예들의 조합을 통해 또 다른 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 스택 게이트 구조를 갖는 비휘발성 메모리 셀을 도시한 단면도.
도 2는 종래기술에 따른 스플릿 게이트 구조를 갖는 비휘발성 메모리 셀을 도시한 단면도.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 셀이 적용된 셀 어레이 구조를 도시한 도면.
도 4는 본 발명의 실시예1에 따른 비휘발성 메모리 셀을 도시한 평면도.
도 5는 도 4에 도시된 I-I' 절취선을 따라 도시한 단면도.
도 6은 본 발명의 실시예1에 따른 비휘발성 메모리 셀의 동작조건을 도시한 도면.
도 7은 본 발명의 실시예1에 따른 비휘발성 메모리 셀의 프로그램 동작 특성을 도시한 도면.
도 8은 본 발명의 실시예1에 따른 비휘발성 메모리 셀의 소거 동작 특성을 도시한 도면.
도 9a 내지 도 9e은 본 발명의 실시예1에 따른 비휘발성 메모리 셀의 제조방법을 도시한 공정 단면도.
도 10a 내지 도 10e은 또 다른 본 발명의 실시예1에 따른 비휘발성 메모리 셀의 제조방법을 도시한 공정 단면도.
도 11는 본 발명의 실시예2에 따른 비휘발성 메모리 셀을 도시한 평면도.
도 12은 도 11에 도시된 I-I' 절취선을 따라 도시한 단면도.
도 13a 내지 도 13d는 본 발명의 실시예2에 따른 비휘발성 메모리 셀의 제조방법을 도시한 공정 단면도.
도 14는 본 발명의 실시예3에 따른 비휘발성 메모리 셀을 도시한 평면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 기판
102, 202 : 소자 분리막
104, 204 : 터널 절연막
106, 206, 306 : 플로팅 게이트
108, 114, 118, 208, 214 : 산화막
110, 116, 210, 216 : 질화막
112 : 하드 마스크
120, 218 : 유전막
122, 222, 222A : 게이트 절연막
124, 224A, 324 : 콘트롤 게이트
125, 126 : 감광막 패턴
128 : LDD 영역
130, 220 : 드레인 영역
132, 227 : 소스 영역
225 : 드리프트 영역
224 : 도전막
307 : 요철부
131, 226 : 스페이서
129, 219 : 할로 영역
133, 228, 328 : 실리사이드층

Claims (20)

  1. 기판 내에 형성된 드레인 영역;
    상기 드레인 영역과 이격되어 상기 기판 내에 형성된 소스 영역;
    상기 드레인 영역과 상기 소스 영역 사이의 상기 기판 상에 형성된 플로팅 게이트;
    상기 플로팅 게이트의 측벽에 형성된 유전막; 및
    상기 유전막 상에 형성된 스페이서 형태의 콘트롤 게이트
    를 포함하는 비휘발성 메모리 셀.
  2. 제 1 항에 있어서,
    상기 콘트롤 게이트와 상기 소스 영역 사이의 상기 기판 내에 형성되고, 상기 소스 영역보다 농도가 낮은 LDD(Lightly Doped Drain) 영역 또는 드리프트 영역을 더 포함하는 비휘발성 메모리 셀.
  3. 제 1 항에 있어서,
    상기 드레인 영역은 상기 소스 영역보다 상기 플로팅 게이트와 근접하게 형성된 비휘발성 메모리 셀.
  4. 제 1 항에 있어서,
    상기 소스 영역은 상기 콘트롤 게이트와 이격되어 형성된 비휘발성 메모리 셀.
  5. 제 1 항에 있어서,
    상기 유전막은 산화막과 질화막이 교번적으로 적층된 적층막으로 형성된 비휘발성 메모리 셀.
  6. 제 1 항에 있어서,
    상기 드레인 영역은 일부가 상기 콘트롤 게이트와 중첩되도록 형성된 비휘발성 메모리 셀.
  7. 제 1 항에 있어서,
    상기 플로팅 게이트와 상기 기판 사이에 형성된 터널 절연막; 및
    상기 터널 절연막보다 두껍게 상기 콘트롤 게이트와 상기 기판 사이에 형성된 게이트 절연막
    을 더 포함하는 비휘발성 메모리 셀.
  8. 제 1 항에 있어서,
    상기 플로팅 게이트 상부에 형성된 하드 마스크를 더 포함하고, 상기 하드 마스크는 산화막, 질화막 또는 이들의 적층막 중 선택된 어느 하나로 형성된 비휘발성 메모리 셀.
  9. 제 1 항에 있어서,
    상기 드레인 영역이 형성된 방향으로 상기 유전막과 중첩되도록 상기 기판 내에 형성된 할로 영역을 더 포함하는 비휘발성 메모리 셀.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 유전막은 상기 플로팅 게이트와 상기 콘트롤 게이트 사이에 형성되거나, 상기 플로팅 게이트의 측벽을 둘러싸도록 형성된 비휘발성 메모리 셀.
  12. 제 1 항에 있어서,
    상기 콘트롤 게이트와 상기 유전막 상에 형성된 스페이서를 더 포함하는 비휘발성 메모리 셀.
  13. 제 1 항에 있어서,
    상기 플로팅 게이트는 표면에 요철부를 갖고, 상기 요철부는 상기 콘트롤 게이트와 중첩되도록 형성된 비휘발성 메모리 셀.
  14. 기판 상에 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트 상부에 하드 마스크를 형성하는 단계;
    상기 플로팅 게이트와 상기 하드 마스크의 측벽에 유전막을 형성하는 단계;
    상기 유전막 상에 스페이서 형태의 콘트롤 게이트를 형성하는 단계;
    상기 유전막의 일측으로 노출되는 상기 기판 내에 드레인 영역을 형성하는 단계; 및
    상기 기판 내에 소스 영역을 형성하는 단계
    를 포함하는 비휘발성 메모리 셀의 제조방법.
  15. 제 14 항에 있어서,
    상기 드레인 영역을 형성하는 단계 후,
    상기 소스 영역이 형성된 방향으로 형성된 콘트롤 게이트의 일측으로 노출되는 상기 기판 내에 상기 소스 영역보다 농도가 낮은 LDD(Lightly Doped Drain) 영역 또는 드리프트 영역을 형성하는 단계를 더 포함하는 비휘발성 메모리 셀의 제조방법.
  16. 제 14 항에 있어서,
    상기 콘트롤 게이트를 형성하는 단계 전,
    상기 기판 상에 게이트 절연막을 형성하는 단계를 더 포함하는 비휘발성 메모리 셀의 제조방법.
  17. 제 14 항에 있어서,
    상기 콘트롤 게이트를 형성하는 단계는,
    상기 유전막을 포함하는 상기 기판의 프로파일을 따라 도전막을 형성하는 단계;
    상기 하드 마스크의 상부가 노출되도록 상기 도전막에 대해 에치백 공정을 실시하는 단계; 및
    상기 소스 영역이 형성된 방향으로 스페이서 형태로 잔류되도록 상기 도전막을 선택적으로 식각하는 단계
    를 포함하는 비휘발성 메모리 셀의 제조방법.
  18. 제 14 항에 있어서,
    상기 콘트롤 게이트를 형성하는 단계는,
    상기 유전막을 포함하는 상기 기판의 프로파일을 따라 도전막을 형성하는 단계;
    상기 플로팅 게이트를 기준으로 상기 드레인 영역이 형성된 방향으로 형성된 도전막을 선택적으로 식각하여 상기 소스 영역이 형성된 방향으로 잔류되는 도전막 패턴을 형성하는 단계; 및
    상기 하드 마스크의 상부가 노출되도록 상기 도전막 패턴에 대해 에치백 공 정을 실시하여 스페이서 형태를 갖는 상기 콘트롤 게이트를 형성하는 단계
    를 포함하는 비휘발성 메모리 셀의 제조방법.
  19. 제 14 항에 있어서,
    상기 소스 영역을 형성하는 단계 전,
    상기 콘트롤 게이트와 상기 유전막 상에 스페이서를 형성하는 단계를 더 포함하는 비휘발성 메모리 셀의 제조방법.
  20. 제14항에 있어서,
    상기 기판 내에 할로 영역을 형성하는 단계;를 더 포함하는 비휘발성 메모리 셀의 제조방법.
KR1020090011908A 2009-02-13 2009-02-13 비휘발성 메모리 셀 및 그의 제조방법 Active KR101024336B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020090011908A KR101024336B1 (ko) 2009-02-13 2009-02-13 비휘발성 메모리 셀 및 그의 제조방법
TW098134425A TWI408800B (zh) 2009-02-13 2009-10-09 非揮發性記憶體單元及其製造方法
US12/604,757 US9281202B2 (en) 2009-02-13 2009-10-23 Nonvolatile memory cell and method for fabricating the same
JP2010025773A JP5781733B2 (ja) 2009-02-13 2010-02-08 不揮発性メモリセル及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090011908A KR101024336B1 (ko) 2009-02-13 2009-02-13 비휘발성 메모리 셀 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR20100092666A KR20100092666A (ko) 2010-08-23
KR101024336B1 true KR101024336B1 (ko) 2011-03-23

Family

ID=42757408

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090011908A Active KR101024336B1 (ko) 2009-02-13 2009-02-13 비휘발성 메모리 셀 및 그의 제조방법

Country Status (4)

Country Link
US (1) US9281202B2 (ko)
JP (1) JP5781733B2 (ko)
KR (1) KR101024336B1 (ko)
TW (1) TWI408800B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2495762B1 (en) * 2011-03-03 2017-11-01 IMEC vzw Method for producing a floating gate semiconductor memory device
TWI440142B (zh) 2011-04-08 2014-06-01 Nat Univ Tsing Hua 非揮發性記憶體元件及其操作方法
KR101648594B1 (ko) * 2011-10-19 2016-09-02 매그나칩 반도체 유한회사 비휘발성 메모리 소자 및 그의 제조 방법
US8853761B2 (en) * 2012-01-30 2014-10-07 Synopsys, Inc. Asymmetric dense floating gate nonvolatile memory with decoupled capacitor
US8674422B2 (en) 2012-01-30 2014-03-18 Synopsys, Inc. Asymmetric dense floating gate nonvolatile memory with decoupled capacitor
US8575683B1 (en) * 2012-05-16 2013-11-05 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US9520404B2 (en) * 2013-07-30 2016-12-13 Synopsys, Inc. Asymmetric dense floating gate nonvolatile memory with decoupled capacitor
US9263551B2 (en) 2013-10-11 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Simultaneous formation of source/drain openings with different profiles
JP2015159145A (ja) * 2014-02-21 2015-09-03 旭化成エレクトロニクス株式会社 不揮発性記憶素子及び不揮発性記憶装置
KR101977999B1 (ko) * 2014-04-23 2019-05-14 매그나칩 반도체 유한회사 비휘발성 메모리 소자 및 그 제조방법
KR102234266B1 (ko) * 2014-07-23 2021-04-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9570457B2 (en) * 2014-08-26 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method to control the common drain of a pair of control gates and to improve inter-layer dielectric (ILD) filling between the control gates
JP6416595B2 (ja) * 2014-11-14 2018-10-31 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
US9343468B1 (en) * 2015-03-26 2016-05-17 Texas Instruments Incorporated Feed-forward bidirectional implanted split-gate flash memory cell
CN114155890A (zh) * 2020-09-07 2022-03-08 意法半导体(鲁塞)公司 用于串行eeprom的新的存储器架构
KR102521722B1 (ko) * 2021-07-27 2023-04-17 주식회사 키파운드리 균일한 유전막 프로파일을 갖는 비휘발성 메모리 소자 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1167941A (ja) 1997-08-26 1999-03-09 Sanyo Electric Co Ltd 不揮発性半導体記憶装置及びその製造方法
KR100270958B1 (ko) 1998-07-10 2000-11-01 윤종용 비휘발성 반도체 소자 및 그 제조방법
JP2001230330A (ja) 2000-02-18 2001-08-24 Sanyo Electric Co Ltd 不揮発性半導体記憶装置とその製造方法
JP2005243948A (ja) 2004-02-26 2005-09-08 Nec Electronics Corp 不揮発性記憶素子およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5780341A (en) * 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
US6051860A (en) 1998-01-16 2000-04-18 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit
JPH11284087A (ja) 1998-03-31 1999-10-15 Sanyo Electric Co Ltd 不揮発性半導体記憶装置及びその製造方法
US6074914A (en) * 1998-10-30 2000-06-13 Halo Lsi Design & Device Technology, Inc. Integration method for sidewall split gate flash transistor
US6284596B1 (en) * 1998-12-17 2001-09-04 Taiwan Semiconductor Manufacturing Company Method of forming split-gate flash cell for salicide and self-align contact
KR100937651B1 (ko) * 2002-12-31 2010-01-19 동부일렉트로닉스 주식회사 반도체 장치 및 이의 제조 방법
US6737700B1 (en) * 2003-05-13 2004-05-18 Powerchip Semiconductor Corp. Non-volatile memory cell structure and method for manufacturing thereof
JP2005057106A (ja) 2003-08-06 2005-03-03 Sony Corp 不揮発性半導体メモリ装置およびその電荷注入方法
US7425482B2 (en) 2004-10-13 2008-09-16 Magna-Chip Semiconductor, Ltd. Non-volatile memory device and method for fabricating the same
JP2006253685A (ja) 2005-03-07 2006-09-21 Samsung Electronics Co Ltd スプリットゲート不揮発性メモリ装置及びそれの形成方法
KR20060097884A (ko) 2005-03-07 2006-09-18 삼성전자주식회사 스플리트 게이트형 비휘발성 메모리 소자 및 그 형성 방법
JP2007184323A (ja) 2006-01-04 2007-07-19 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP5061480B2 (ja) 2006-03-22 2012-10-31 富士通株式会社 半導体記憶装置、および半導体記憶装置の製造方法
JP2008251825A (ja) * 2007-03-30 2008-10-16 Nec Electronics Corp 半導体記憶装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1167941A (ja) 1997-08-26 1999-03-09 Sanyo Electric Co Ltd 不揮発性半導体記憶装置及びその製造方法
KR100270958B1 (ko) 1998-07-10 2000-11-01 윤종용 비휘발성 반도체 소자 및 그 제조방법
JP2001230330A (ja) 2000-02-18 2001-08-24 Sanyo Electric Co Ltd 不揮発性半導体記憶装置とその製造方法
JP2005243948A (ja) 2004-02-26 2005-09-08 Nec Electronics Corp 不揮発性記憶素子およびその製造方法

Also Published As

Publication number Publication date
US9281202B2 (en) 2016-03-08
KR20100092666A (ko) 2010-08-23
TWI408800B (zh) 2013-09-11
US20100270605A1 (en) 2010-10-28
TW201030945A (en) 2010-08-16
JP2010192895A (ja) 2010-09-02
JP5781733B2 (ja) 2015-09-24

Similar Documents

Publication Publication Date Title
KR101024336B1 (ko) 비휘발성 메모리 셀 및 그의 제조방법
US7910430B2 (en) NAND flash memory device and method of manufacturing the same
JP5191633B2 (ja) 半導体装置およびその製造方法
US7256448B2 (en) Split gate type nonvolatile semiconductor memory device, and method of fabricating the same
US7315057B2 (en) Split gate non-volatile memory devices and methods of forming same
JP5220983B2 (ja) 自己整列スプリットゲート型の不揮発性半導体メモリ素子、及びその製造方法
US20080171415A1 (en) Methods of Forming NAND Memory with Virtual Channel
WO2009104688A1 (ja) 不揮発性記憶装置およびその製造方法
US10192879B2 (en) Semiconductor device and manufacturing method thereof
US8106448B2 (en) NAND flash memory device
US8072020B2 (en) Nonvolatile semiconductor memory device
US20080293200A1 (en) Method of fabricating nonvolatile semiconductor memory device
JP2005026696A (ja) Ｅｅｐｒｏｍ素子およびその製造方法
US20090127612A1 (en) Semiconductor device having a gate structure
US20080157163A1 (en) EEPROM device and method of forming the same
KR100683389B1 (ko) 플래시 메모리의 셀 트랜지스터 및 그 제조 방법
KR100654359B1 (ko) 비휘발성 메모리 소자 제조 방법
CN105990365B (zh) 存储元件及其制造方法
KR100493004B1 (ko) 프로그램및소거효율이개선된불휘발성메모리장치및그제조방법
JP2007081301A (ja) 半導体装置の製造方法および半導体装置
KR100818045B1 (ko) 높은 게이트 결합계수를 갖는 비휘발성 메모리 셀 및 그제조방법
KR20050051168A (ko) 비휘발성 메모리 소자의 제조 방법
KR20060062791A (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR20080025560A (ko) 비휘발성 메모리 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20090213

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20101026

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20110128

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20110316

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20110317

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20140218

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20140218

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20150223

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20150223

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20160219

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20160219

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20170216

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20170216

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20180221

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20180221

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20190218

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20190218

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20200218

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20200218

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20210201

Start annual number: 11

End annual number: 11