KR100367316B1

KR100367316B1 - 승압된백게이트바이어스를갖는승압회로

Info

Publication number: KR100367316B1
Application number: KR1019970016774A
Authority: KR
Inventors: 히로유끼 다까다
Original assignee: 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 1996-06-12
Filing date: 1997-04-30
Publication date: 2003-02-19
Also published as: JP3394133B2; JPH09331671A; US5892267A; EP0813290B1; EP0813290A3; KR980005030A; DE69735790T2; CN1175018A; EP0813290A2; DE69735790D1

Abstract

승압 회로에 있어서, 전계 효과 트랜지스터는 입력 단자와 출력 단자 사이에 직렬로 접속되고, 2 개의 상보 클록 신호에 의해 구동되는 각각의 캐패시터가 병렬로 접속되어 있다. 각각의 전계 효과 트랜지스터의 게이트와 드레인은 상호 접속되어 있다. 전계 효과 트랜지스터는 반도체 기판의 2 개이상의 개별적인 웰내에 배치된다. 각각의 웰은 웰내의 전계 효과 트랜지스터들중의 하나의 전계 효과 트랜지스터의 하나의 전극에 접속되고, 웰내의 전계 효과 트랜지스터에 적절한 백 게이트 바이어스를 제공한다.

Description

승압된 백 게이트 바이어스를 갖는 승압 회로{VOLTAGE-BOOSTING CIRCUIT WITH BOOSTED BACK-GATE BIAS}

본 발명은 차아지 펌프형의 다단 승압 회로에 관한 것으로, 특히, 승압 회로의 트랜지스터의 백 게이트 바이어스에 관한 것이다.

다단 승압 회로는 예를 들어, EEPROM (electrically-erasable programmable read-only memory) 장치의 프로그래밍 및 소거에 필요한 고전압을 발생시키는데 사용된다. 후술하게될 이러한 형태의 종래의 승압 회로는 공통 반도체 기판에 배치된 복수의 전계 효과 트랜지스터와 복수의 캐패시터를 포함한다. 이들 트랜지스터는 직렬접속되고, 캐패시터들이 각각 트랜지스터에 접속되어, 각 트랜지스터-캐패시터쌍이 회로의 1 단을 형성한다. 캐패시터들은 각 단에서 승압 회로를 통해 차아지 펌프되도록 2개의 상보 클록 신호에 의해 구동된다.

종래의 회로의 문제점은 모든 트랜지스터들이 동일 기판에 직렬로 형성되어 있으므로, 트랜지스터의 백 게이트 바이어스가 상승된 전압에 의해 회로의 후단으로 갈수록 점진적으로 더 깊게 된다. 이 증가된 백 게이트 바이어스는 트랜지스터에 점진적으로 더 큰 전압 강하를 초래함으로써 주어진 승압 출력 전압을 발생하는데 필요한 단의 수를 증가시키게 된다. 결과적으로, 상보 클록 신호의 전압의 스윙을 증대시키지 않으면, 백 게이트 바이어스는 각 단에서의 전압 강하가 상승 전압과 동일하게 되어, 가득 출력 전압의 상한의 절대값을 설정하게 된다. 그러므로, 종래의 승압 회로는 많은 공간을 점유하며 비교적 고전압의 클록 신호를 필요로 하므로 승압력이 제한되는 문제점이 있다.

본 발명의 목적은 다단 승압 회로의 크기를 감소시키는 것이다.

본 발명의 다른 목적은 다단 승압 회로의 승압력을 증대시키는 것이다.

본 발명의 또다른 목적은 다단 승압 회로를 구동하는데 필요한 클록 신호의 전압을 감소시키는 것이다.

도 1 은 본 발명의 제 1 실시형태의 회로도.

도 2 는 제 1 실시형태의 트랜지스터의 단면도.

도 3 은 제 1 실시형태의 트랜지스터의 평면도.

도 4 는 본 발명의 제 2 실시형태의 회로도.

도 5 는 제 2 실시형태의 트랜지스터의 단면도.

도 6 은 제 2 실시형태의 트랜지스터의 평면도.

도 7 은 종래의 승압 회로의 회로도.

도 8 은 종래의 승압 회로의 트랜지스터의 단면도.

도 9 는 종래의 승압 회로의 트랜지스터의 평면도.

*도면의 주요 부분에 대한 부호의 설명

P_k: PMOS 트랜지스터 C_k: 캐패시터

P_L: 출력 PMOS 트랜지스터 C_L: 출력 캐패시터

11, 12: 클록 입력 단자

13: 입력 단자 14: 출력 단자

본 발명의 승압 회로는 복수의 캐패시터와 다른 도전형의 반도체 기판의 일 도전형의 복수의 개별 웰내에 배치된 동일한 복수의 전계 효과 트랜지스터를 갖는다. 각 웰은 하나이상의 전계 효과 트랜지스터를 포함한다. 전계 효과 트랜지스터는 입력 단자와 출력 단자 사이에 직렬접속된다. 각 전계 효과 트랜지스터의 드레인 전극은 동일 전계 효과 트랜지스터의 게이트 전극과, 직렬접속된 후속 전계 효과 트랜지스터의 소오스 전극과 대응되는 캐패시터에 접속된다.

캐패시터들은 2 개의 상보 클록 신호에 의해 구동되어, 2 개의 상보 클록 신호중의 하나에 의해 구동되는 캐패시터가 다른 클록 신호에 의해 구동되는 캐패시터와 교번한다.

각 웰들은 그 웰내에 배치된 전계 효과 트랜지스터들중의 하나의 전극에 접속되어, 웰의 전위와 전계 효과 트랜지스터의 소오스, 게이트, 및 드레인의 전위 사이의 백 게이트 바이어스 관계를 고정시킨채로 유지한다.

이하, 도면을 참조하여 본 발명의 실시형태에 대하여 상세히 설명한다.

도 1 을 참조하면, 제 1 실시형태는 n 단 (U₁, U₂,…U_n, n 은 양의 짝수) 의 승압 회로이다. k 번째 단은 P 채널 금속 산화물 반도체 전계 효과 트랜지스터 (이하, PMOS 트랜지스터) (P_k) 와 캐패시터 (C_k) (k=1, 2, …n) 를 구비한다. 또한, 제 1 실시형태는 출력 PMOS 트랜지스터 (P_L) 와 출력 캐패시터 (C_L) 를 더 구비한다. 각 PMOS 트랜지스터는 소오스, 게이트, 및 드레인 전극을 가지며, 이하 간단히 트랜지스터의 소오스, 게이트, 드레인이라 한다.

각 PMOS 트랜지스터 (P_k) 는 P 형 반도체 기판의 개별 N 형 웰 (이하, N 웰) 에 배치된다. N 웰과 기판은 도 2 에 나타내었다. 각각의 PMOS 트랜지스터 (P_k) 의 드레인은 동일 PMOS 트랜지스터 (P_k) 의 게이트와, PMOS 트랜지스터 (P_k) 가 배치된 N 웰과, 대응하는 캐패시터 (C_k)와, 및 후속 PMOS 트랜지스터 (P_k+1) (k=1, 2, …, n-1) 의 소오스에 접속된다. n 번째 PMOS 트랜지스터 (P_n) 의 드레인은 PMOS 트랜지스터 (P_n) 의 N 웰 및 게이트와, 대응하는 캐패시터 (C_n)와, 출력 PMOS 트랜지스터 (P_L) 의 소오스에 접속된다. 출력 PMOS 트랜지스터 (P_L) 의 드레인은 PMOS 트랜지스터 (P_L) 의 N 웰과 게이트와, 출력 캐패시터 (C_L) 에 접속된다. 부호 (V_k) 는 k 번째 PMOS 트랜지스터 (P_k) 의 드레인 전위, 즉, 승압 회로의 k 번째 단 (U_k) (k= 1, 2, …, n) 의 출력 전압을 지칭한다.

각 캐패시터 (C_k) (k=1, 2, …, n) 는 2 개의 클록 입력 단자 (11, 12) 중의 하나와 대응하는 PMOS 트랜지스터 (P_k) 의 드레인 사이에 접속된다. 홀수번 캐패시터 (C₁, C₃, …, C_n-1) 는 클록 입력 단자 (11) 에 접속되어 클록 신호 (Φ) 를 수신한다. 짝수번 캐패시터 (C₁, C₂, …, C_n) 는 클록 입력 단자 (12) 에 접속되어 클록 신호 (Φ) 에 상보인 클록 신호 (rΦ) 를 수신한다. 출력 캐패시터 (C_L) 는 출력 PMOS 트랜지스터 (P_L) 의 드레인 전극과 접지 사이에 접속되고 클록 신호에 의해 구동되지 않는다.

첫번째 PMOS 트랜지스터 (P₁) 의 소오스는 입력 단자 (13) 에 접속되어 승압될 전압 (V_i) 을 수신한다. 출력 PMOS 트랜지스터 (P_L) 의 드레인은 승압된 전압 (V_o) 이 출력되는 출력 단자 (14) 에 접속된다. PMOS 트랜지스터 (P₁, P₂, …, P_k및 P_L) 는 입력 단자 (13) 와 출력 단자 (14) 사이에 직렬접속되게 된다.

도 2 를 참조하면, 승압 회로는 전체로서 N 웰 (2-1, 2-2, …) 과 함께 P 형 반도체 기판 (1) 에 형성된다. 이들 N 웰은 P 형 기판 재료 (1) 에 의해 서로 분리된 N 형 반도체 재료의 개별 영역이다. k 번째 N 웰 (2-k) 내에 배치된 k 번째 PMOS 트랜지스터 (P_k) 는 P 형 소오스 확산부 (3-k), P 형 드레인 확산부 (4-k), N 형 확산부 (5-k), 게이트 절연층 (6-k), 및 폴리실리콘 게이트 전극 (7-k) (k=1, 2, …, n) 을 구비한다.

상기 소자는 절연층 (8) 에 의해 피복되고, 그 위에 금속 상호 접속선이 형성된다. 하나의 금속 상호 접속선 (9) 은 첫번째 PMOS 트랜지스터 (P₁) 의 소오스 (3-1) 를 입력 단자 (13) 에 접속한다. 다른 금속 상호 접속선 (10-k) 들은 PMOS 트랜지스터 (P_k) 의 드레인 (4-k), N 형 확산부 (5-k), 및 게이트 (7-k) 를 후속 PMOS 트랜지스터 (P_k+1) 의 소오스 (3-(k+1)) 에 접속한다.

P 형과 N 형 확산부 (3-k, 4-k, 5-k) 는 빗금에 의해 나타낸 바와 같이 N 웰 (2-k) 보다 높은 캐리어 농도를 가진다. N 형 확산 (5-k) 의 높은 캐리어 농도는 금속 상호 접속선 (10-k) 과 오옴 접촉을 가능하도록 한다.

도 3 은 도 2 의 참조 번호와 동일 참조번호를 사용하여 이 구조를 평면도로 나타낸다. 모든 PMOS 트랜지스터 (P_k) 는 동일 구조 (k=1, 2, …, n) 를 갖는다.

이하, 제 1 실시형태의 동작을 설명한다.

부호 (VT_k) 는 k 번째 PMOS 트랜지스터 (P_k) 의 임계 전압, 즉, 트랜지스터 (P_k) 를 도전시키는데 필요한 최소 소오스-게이트 전압을 지칭한다. 부호 (VT_L) 는 출력 PMOS 트랜지스터 (P_L) 의 임계 전압을 지칭한다. 부호 (VΦ) 는 VT₁를 초과하는 클록 신호 (Φ, rΦ) 의 하이 레벨을 지칭한다. 클록 신호의 로우 레벨은 접지 레벨이다.

클록 신호 (Φ) 가 로우 레벨에 있고 클록 신호 (rΦ) 가 하이 레벨에 있으면, 캐패시터 (C₁) 는, 트랜지스터 (P₁) 의 게이트와 드레인 전위 (V₁) 가 다음의 값을 가질때까지 입력 단자 (13) 로부터 첫 번째 PMOS 트랜지스터 (P₁) 를 통해 충전한다.

V₁= Vi- VT₁

트랜지스터 (P₁) 의 게이트 전위가 상기 값이상으로 상승하면, 트랜지스터 (P₁) 가 턴오프되므로, 캐패시터 (C) 는 더이상 충전되지 않는다.

클록 신호 (Φ) 가 하이로 되고 클록 신호 (rΦ) 가 로우로 되면, 캐패시터 (C₁) 양단의 전압은 변하지 않아 첫 번째 PMOS 트랜지스터 (P₁) 의 드레인 전위 (V₁) 는 다음과 같이 승압된다.

V₁= Vi- VT₁+ VΦ

이 값은 VΦ 가 VT₁을 초과하므로 입력 전압 (Vi) 을 초과한다. PMOS 트랜지스터 (P₁) 의 게이트 전위가 그 소오스 및 드레인 전위와 동일하거나 초과하므로, 트랜지스터 (P₁) 는 턴오프되고, 캐패시터 (C₁) 가 입력 단자 (13) 로 방전되는 것이 방지된다. 대신에, 캐패시터 (C₁) 는 제 2 PMOS 트랜지스터 (P₂) 를 통해 방전되어, 제 2 캐패시터 (C₂) 는 충전되고, PMOS 트랜지스터 (P₂) 의 드레인 전위 (V₂) 는 상승하게 된다. 부수적으로 생기는 V₁의 강하를 무시하면, V₂는 다음과 같이 그 값이 상승하게 된다.

V₂= Vi- VT₁+ VΦ - VT₂

다음, 클록 신호 (Φ) 는 로우로 되고, 클록 신호 (rΦ) 는 하이로 되면, 전위 (V₁) 와 승압 전위 (V₂) 는 다음과 같이 감소한다.

V₁= Vi- VT₁-α

V₂= Vi - VT₁- VT₂+ 2VΦ

α의 값은 제 1 캐패시터 (C₁) 로부터의 손실된 차아지를 나타낸다. 이 때, V₂는 V₁을 초과하게 되어 제 2 트랜지스터 (P₂) 가 턴오프하게 된다.

다음, 제 2 캐패시터 (C₂) 는 제 3 PMOS 트랜지스터 (P₃) 를 통해 방전하게 되어, 제 3 캐패시터 (C₃) 를 충전시키고, PMOS 트랜지스터 (P₃) 의 드레인 전위 (V₃) 를 상승시킨다. 부수적으로 생기는 V₂의 강하를 무시하면, V₃는 다음과 같이 그 값이 승압하게 된다.

V₃= V_i- VT₁- VT₂+ 2VΦ- VT₃

이 시간동안, 제 1 트랜지스터 (P₁) 는 다시 턴온하고, 제 1 캐패시터 (C₁) 가 입력 단자 (13) 로부터 충전하도록 하고, V₁의 값이 V_i- VT₁- α로부터 V_i- VT₁으로 회복된다.

이 방법에서, 충전은 하나의 단으로부터 클록 신호 (rΦ) 에 의해 구동되는다른 단으로 이동하여 궁극적으로 마지막 단(U_n) 에 도달한다. rΦ 가 로우이면, 캐패시터 (C_n) 는 트랜지스터 (P_n) 의 드레인 전위 (V_n) 가 다음의 값에 도달할때까지 PMOS 트랜지스터 (P_n) 를 통해 충전된다:

V₃= Vi - VT₂+ 2VΦ - VT₃

이 시간동안, 제 1 트랜지스터 (P₁) 는 다시 턴온되게 되어, 제 1 캐패시터 (C₁) 가 입력 단자 (13) 로부터 충전하도록 하며, V₁의 값을 Vi - VT₁- α 로부터 Vi - VT₁으로 복귀시킨다.

이렇게 하여 차아지가 하나의 단으로부터 후속 단으로 펌프되어, 결국에는 클록 신호 (rΦ) 에 의해 구동되는 최종 단 (U_n) 에 도달하게 된다. 클록 신호 (rΦ) 가 로우이면, 캐패시터 (C_n) 는, 트랜지스터 (P_n) 의 드레인 전위 (V_n) 가 이하의 값에 도달할때까지, PMOS 트랜지스터 (P_n) 를 통해 충전된다.

V_n= Vi + (n-1)VΦ - (VT₁+ VT₂+ … + VT_n)

클록 신호 (rΦ) 가 하이로 되면, PMOS 트랜지스터 (P_n) 의 드레인 전위는 다음과 같이 그 값이 상승하게 된다.

V_n= Vi + nVΦ - (VT₁+ VT₂+ … + VT_n)

출력 캐패시터 (C_L) 는 이 전위로부터 출력 PMOS 트랜지스터 (P_L) 을 통해 충전된다. 그러므로, 출력 전압 (Vo) 은 다음의 값에 도달하게 된다.

Vo = Vi + nVΦ - (VT₁+ VT₂+ … + VT_n) - VT_L

상술한 바와 같이, PMOS 트랜지스터 (P_k)(k= 1, 2, …, n) 는 모두 구조적으로 동일하다 . 또한, 각 트랜지스터 (P_k) 의 드레인은 트랜지스터 (P_k) 가 배치되어 있는 N 웰 (2-k) 에 접속되어 있으므로, 소오스, 게이트, 드레인, 및 N 웰 사이의 전위 관계는 각 트랜지스터 (P_k) 에 대하여 동일하다. 그러므로, PMOS 트랜지스터들 (P_k) 은 모두 그 소오스, 게이트, 및 드레인 전위에 대한 동일한 백 게이트 바이어스를 갖는다. 그 임계 전압들 (VT_k) 은 모두 동일한 값 (VT) 을 가지며, 출력 전압 (Vo) 은 다음과 같이 기술된다.

Vo = Vi + n(VΦ - VT) - VT_L

PMOS 트랜지스터 (P_k) 의 N 웰 (2-k) 의 바이어스를 다소 고전압인 전원 전위가 아닌 드레인 전위에서 바이어스하면, 임계 전압 (VT) 을 소정의 양만큼 감소시키게 되므로, 승압 회로의 효율을 향상시키게 된다.

PMOS 트랜지스터 (P_k) (k= 1, 2, …, n) 와 P_L함수는 다이오드로서 기능하므로, 전류가 출력 단자 (14) 로는 흐르지만, 입력 단자 (13) 로는 흐르지 않도록 한다. 출력 캐패시터 (C_L) 는 임의의 클록 신호에 의해 펌프되지 않으므로, 출력 트랜지스터 (P_L) 와 출력 캐패시터 (C_L) 은 출력 전압 (Vo) 의 변화를 평활한다.

VT 의 값은 VΦ의 값과 무관하며, 트랜지스터의 구조 및 제조 프로세스 파라미터에만 의존한다. 제 1 실시형태는 트랜지스터의 임계 전압 (VT) 을 초과하는 VΦ 값에서 효과적으로 동작된다. VT 와 VT_L은 모두 0.6 V 이며, Vi 와 VΦ는 모두 3 V 이면, 예를 들어, 제 1 실시형태는 12 V 를 초과하는 출력 전압 (Vo = 21.6 V) 를 발생시키기 위하여 8개의 단만을 필요로 한다. VΦ 가 1.5 V 로 감소하면, 12 개의 단으로 12 V 를 초과하는 출력 전압 (Vo = 20.4 V) 에 도달할 수 있다.

전술한 설명은 캐패시터 (C_k) 가 캐패시터 (C_k+1) 로 전하를 손실하는 경우에 발생하는 V_k의 감소를 무시하고 간략히 설명한 것이다. 처음 회로가 동작을 개시하는 경우, V_k의 감소는 매우 크지만, 출력 전압 (Vo) 이 상기 식에 의해 주어진 값에 근접해 갈수록, V_k의 감소는 0 에 도달한다.

캐패시터 (C_k) 로부터 N 웰 (2-k) 로의 전하의 이동에 의한 V_k의 감소도 무시하였으나, 캐패시터 (C_k) 의 용량이 N 웰 (2-k) 의 용량보다 충분히 크다면, V_k의 감소는 무시해도 좋다.

N 웰 (2-k) 의 전위는 각 단에서의 출력 전위와 함께 승압된다. N 웰 (2-k) 이 일단 충전되면, 각 N 웰은 P 형 기판 재료 (1) 보다 높은 전위에 있게 되므로, P 형 기판으로부터 전기적으로 절연되게 된다. P 형 기판 재료 (1) 와 N 웰 (2-k) 사이의 전위차는 연속되는 단에서 증가하므로, 후속 단의 P 형 기판과 N 웰사이의 전기적인 절연을 개선한다.

이하, 제 2 실시형태에 대하여 설명한다.

도 4 를 참조하면, 제 2 실시형태는 기본적으로 제 1 실시형태와 동일한 구조를 가지며, 캐패시터 (C₁, C₂, …, C_n) 에 접속되며 추가의 출력 PMOS 트랜지스터 (P_L) 를 갖는 PMOS 트랜지스터 (Q1, Q2, …, Qn) 와 출력 캐패시터 (C_L) 를 구비한다. 각각의 PMOS 트랜지스터의 게이트와 드레인은 서로 접속되며, PMOS 트랜지스터는 입력 단자 (13) 와 출력 단자 (14) 사이에 직렬접속되고, 캐패시터들은 대응하는 PMOS 트랜지스터의 드레인에 접속된다.

PMOS 트랜지스터 (Q₁, Q₂, …, Q_n) 는 G₁, …, G_m(m=n/2) 으로 명명된 2개의 그룹으로 쌍을 이룬다. 각 그룹내의 2 개의 연속한 PMOS 트랜지스터는 후술하는 바와 같이 동일 N 웰내에 형성된다. N 웰은 웰내의 제 2 PMOS 트랜지스터의 드레인에 접속되고, 예를 들어, PMOS 트랜지스터 (Q₁, Q₂) 를 포함하는 N 웰은 PMOS 트랜지스터 (Q₂) 의 드레인에 접속된다.

도 5 는, N 웰의 번호를 2-1 로부터 2-m, N 형 확산부의 번호를 5-1 부터 5-m 으로 한 것을 제외하고 도 2 와 동일한 참조번호를 사용한 PMOS 트랜지스터 (Q₁내지 Q_n) 의 단면도이다. 첫번째 2개의 PMOS 트랜지스터 (Q₁, Q₂) 는 N 형 확산부 (5-1) 와 금속 상호 접속선 (10-2) 에 의해 PMOS 트랜지스터 (4-2) 에 접속되는 첫번째 N 웰 (2-1) 내에 형성된다. 마지막 2개의 PMOS 트랜지스터 (Q_n-1, Q_n) 는 N형 확산부 (5-m) 와 금속 상호 접속선 (10-n) 에 의해 PMOS 트랜지스터 (Q_n) 에 접속되는 N 웰 (2-m) 내에 형성된다. 홀수번째 금속 상호 접속선 (10-1, 10-3, …, 10-(n-1)) 은 N 형 확산부와 접촉하지 않는다.

도 6 은 도 5 와 동일한 부호를 사용한 이 구조의 평면도이다.

제 2 실시형태는 상보 클록 신호 (Φ, rΦ) 에 의해 구동되고, 제 1 실시형태와 동일한 방식으로 동작한다. N 웰 (2-1, …, 2-m) 은 짝수번째 PMOS 트랜지스터 (Q₂, Q₄, …, Q_n) 의 드레인 전위에서 바이어스되므로, 짝수번째 PMOS 트랜지스터의 임계 전압은 제 1 실시형태와 동일한 값 (VT) 을 갖는다. 백 게이트 바이어스는 트랜지스터 (Q₁, Q₃, …, Q_n-1) 의 소오스, 게이트 및 드레인 전위에 비하여 높기 때문에 홀수번째 PMOS 트랜지스터 (Q₁, Q₃, …, Q_n-1) 의 임계 전압 (VT') 은 약간 높다. 출력 전압 (Vo) 은 다음과 같이 주어진다:

Vo = Vi + m(2(VΦ- VT - VT') - VT_L

= Vi +(n/2)(2VΦ- VT - VT') - VT_L

한 예로서, VΦ 와 Vi 가 3 V, VT 와 VT_L가 0.6 V, VT' 이 0.8 V, n 은 8, m 이 4 이면, Vo 은 20.8 V 이다. 제 1 실시형태와 마찬가지로, 제 2 실시형태는 3 V 의 3 V 클록 신호로 입력 전압을 8 개의 단만을 거쳐 12 V 를 초과하는 출력 전압으로 승압시킬 수 있다.

제 2 실시형태의 이점은, 백 게이트 기판을 분리 바이어스하기 위한 N 웰(2-k) 과 N 형 확산부 (5-k) 가 절반만 있으면 되므로, 승압 회로의 점유면적이 축소된다는 점이다. 도 3 의 레이아웃과 도 6 의 레이아웃을 비교해보면, 회로의 점유면적이 축소됨을 알 수 있다.

VT' 의 값은 짝수번째 PMOS 트랜지스터의 드레인과 동일 전위인 N 형 웰의 전위와 홀수번째 PMOS 트랜지스터의 소오스 전위 사이의 전위차에 의존한다. 따라서, VT' 의 값은 그룹 (G_h) 의 입력 전압 (V_2h) 과 출력 전압 (V_2h+2) 의 차에 의존하고, 따라서 트랜지스터의 구조 및 제조공정 파라미터 뿐만 아니라 클록 신호의 전압 변동 (VΦ) 에 의존한다. 이제, VΦ>VT' 의 조건뿐만 아니라 VΦ>VT 의 조건을 만족해야 한다.

제 2 실시형태는 각 N 웰에 3 개이상의 PMOS 트랜지스터를 연속하여 배치함으로써 변형이 가해질 수 있다. 이렇게 하면 공간이 절약되지만, 각 N 웰의 PMOS 트랜지스터에서의 전압 강하가 증대되게 되어, 회로의 면적과 승압 효율이 트레이드 오프의 관계에 있게 된다. 예를 들어, 1 개의 N웰당 4개의 PMOS 트랜지스터가 존재하고 그 임계 전압이 VTG₁, VTG₂, VTG₃, VTG₄이면, 출력 전압 (Vo) 은 다음과 같이 주어진다:

Vo = Vi + (n/4)(4VΦ - VTG₁- VTG₂- VTG₃- VTG₄) - VT_L

N 웰이 제 4 PMOS 트랜지스터의 드레인에 접속되면, VTG₄는 상술한 VT 와 동일하고, VTG₃는 VT' 와 동일한 한편, VTG₂및 VTG₁는 더 높게 된다. 다음과같은 관계식이 유지된다:

VTG₁> VTG₂> VTG₃> VTG₄

각 N 웰에 PMOS 트랜지스터가 너무 많이 배치되면, 소망의 상승된 전압을 성취하기 위하여 추가의 단을 필요로 하므로 그에 수반되는 공간 절연은 오프셋되게 된다. 일반적으로, 최소의 총 회로 면적에서 소망의 상승된 출력 전압을 달성하는 웰당 최적의 트랜지스터의 개수가 존재한다.

모든 N 웰이 동일한 개수의 트랜지스터를 포함할 필요는 없다. 또한, 각 웰에 배치된 마지막 트랜지스터의 드레인에 접속될 필요는 없다. 이 웰은 트랜지스터의 소오스, 또는 예를 들어 웰내의 트랜지스터의 소오스에도 접속될 수 있다. 일반적으로, 접속된 캐패시터가 클록 신호에 의해 상승되는 경우에 결과적으로 백 게이트 바이어스가 모든 트랜지스터를 턴오프시키게 되면, 임의의 하나의 트랜지스터의 임의의 전극에 웰이 접속될 수도 있다.

본 발명의 효과는 도 7 에 나타낸 종래의 승압 회로와 비교함으로써 그 이해가 용이할 것이다. 종래의 회로는 입력 단자 (13) 와 출력 단자 (14) 사이의 추가의 출력 NMOS 트랜지스터 (T_L) 와 직렬접속된 NMOS 트랜지스터 (T₁, T₂, …, T_n) 를 사용한다. 각 NMOS 트랜지스터 (T_k) 의 게이트와 드레인은 상호접속된다. 각 NMOS 트랜지스터 (T_k) 의 소오스는 캐패시터 (C_k) (k=1, 2, …, n) 에 접속된다. 캐패시터 (C_k) 는 상술한 실시형태에서와 마찬가지로 상보 클록 신호 (Φ, rΦ) 에의해 구동된다. 출력 NMOS 트랜지스터 (T_L) 은 상호접속된 게이트 및 드레인 전극과, 그 소오스 게이트에 출력 캐패시터 (C_L) 를 접속하고 있다. 모든 트랜지스터 (T₁, T₂, …, T_n) 는 접지 레벨에 바이어스된 단일 P 형 기판내에 형성된다.

도 8 은 트랜지스터 (T₁, T₂, …, T_n) 의 단면도이고, 도 9 는 그 평면도이며, 이전의 도면과 동일한 참조번호를 사용하여 P 형 기판 재료 (1), 게이트 절연층 (6-k), 게이트 전극 (7-k), 및 절연층 (8) 을 표기한다. 트랜지스터 (T_k) 는 N 형 드레인 확산부 (101-k) 및 N 형 소오스 확산부 (102-k)를 갖는다. 제 1 NMOS 트랜지스터 (T_k) 의 드레인 (101-1) 및 게이트 (7-1) 는 금속 상호 접속선 (103) 에 의해 입력 단자 (13) 에 접속된다. 각 NMOS 트랜지스터 (T_k) 의 소오스 (102-k) 는 금속 상호 접속선 (104-k) 에 의해 후속 NMOS 트랜지스터 (T_k+1) 의 드레인 (101-(k+1)) 과 게이트 (7-(k+1)) 에 접속된다.

이 종래의 승압 회로는 상술한 실시형태와 동일한 방법으로 동작한다. VT_k가 k 번째 NMOS 트랜지스터 (T_k) 의 임계 전압, VT_L은 NMOS 트랜지스터 (T_L) 의 임계 전압이라고 하면, 출력 전압 (Vo) 는 다음과 같은 값을 갖는다:

Vo = Vi + nVΦ - (VT₁+ VT₂+ …+ VT_n) - VT_L

NMOS 트랜지스터의 소오스, 드레인, 및 게이트 전위가 각각의 연속한 단에서 높아지므로, 백 게이트 전위가 모든 단에서 접지 레벨에 있는 동안, NMOS 트랜지스터의 임계 전압은 다음과 같이 증가한다:

VT₁< VT₂< … < VT_n-1< VT_n

트랜지스터의 임계 전압이 증가함에 따라, 트랜지스터에 큰 전압 강하가 연속적으로 발생하게 되므로, 이에 따라 최종 출력 전압 (Vo) 이 낮게 된다. 예를 들어, Vi 와 VΦ 가 3 V, VT 는 0.6 V, VT_k가 V_k의 증가속도의 1/2 로 증가하게 되면, 제 1 실시형태에서 21.6 V, 제 2 실시형태에서 20.8 V 인데 반하여, 이 종래 형태의 8 단의 승압 회로에서는 출력 전압 (Vo) 이 약 15.6 V 이다. 12 V 를 초과하는 출력 전압에 도달하기 위하여 13개의 단이 필요하다.

이 조건에서 VΦ 가 1.5 V 로 감소하면, 단의 개수는 20 개로 증가하고, 제 1 실시형태에서의 출력 전압이 20.4 V 인데 반하여 종래의 승압 회로의 출력 전압은 10.6 V 가 된다. 또한, 몇개의 단이 추가되더라도, 이 때의 트랜지스터의 임계 전압은 VΦ(1.5 V) 와 동일하게 되므로, 종래의 승압 회로는 12.3 V 를 초과하는 출력 전압에 도달할 수 없다. 20 V 의 출력 전압을 얻기 위하여, VΦ 는 적어도 2.2 V 로 상승해야 한다.

이 실시형태에 나타낸 바와 같이, 주어진 출력 전압에 대하여, 본 발명의 승압 회로는 클록 신호의 전압을 종래의 승압 회로보다 낮게 할 수 있다. 또한, 주어진 클록 전압과 출력 전압에 대하여, 본 발명의 승압 회로는 종래의 회로보다 더 적은 개수의 단을 필요로 한다.

제 1 과 제 2 실시형태는 PMOS 트랜지스터를 사용하여 승압된 양의 전압을 발생하였지만, 본 발명은 N 형 반도체 기판의 P 형 웰에 형성된 NMOS 트랜지스터를 사용하여 -20 V 의 승압된 부의 전압을 발생시키도록 할 수 있다.

출력 트랜지스터 (P_L) 가 배치된 웰이 트랜지스터 (P_L) 의 소오스 또는 드레인에 접속될 필요는 없다.

제 1 실시형태에서, n 의 값은 1 보다 큰 짝수 또는 홀수일 수 있다.

본 기술분야의 전문가에게는 청구범위의 범주내에서 추가적인 변형이 가능하다는 것은 명백하다.

Claims

입력단자(13)와 출력단자(14) 사이에 직렬접속된 복수의 전계효과 트랜지스터(P_k, Q_k) 및 동일 복수의 캐패시터를 갖는 형태의 승압 회로로서, 각각의 캐패시터는 상기 전계효과 트랜지스터의 대응하는 하나에 접속되고, 전계효과 트랜지스터는 반도체 기판내에 배치되고, 각각의 전계효과 트랜지스터는 소오스 전극(3), 게이트 전극(7) 및 드레인 전극(4)을 가지며, 각각의 전계효과 트랜지스터의 게이트 전극과 드레인 전극은 상호접속되어 있으며, 캐패시터는 2개의 상보클록신호에 의해 구동되며, 2 개의 상보클록신호중의 하나에 의해 구동되는 캐패시터가 2 개의 상보클록신호중의 다른 하나에 의해 구동되는 캐패시터와 교번하며,

상기 반도체 기판은 제 1 도전형의 반도체 재료(1) 및 상기 제 1 도전형의 반도체 재료에 의해 상호 분리된 제 2 도전형의 복수의 웰(2)을 구비하며, 상기 전계 효과 트랜지스터(P_k, Q_k)는 상기 웰내에 형성되고, 각각의 웰은 하나 이상의 상기 전계효과 트랜지스터를 수용하며,

2 개 이상의 상기 전계효과 트랜지스터(Q_k, Q_k+1)가 상기 웰(2)들 중의 하나에 형성되면, 상기 2 개 이상의 상기 전계효과 트랜지스터는 상기 직렬접속으로 연속적으로 접속되며,

상기 웰(2)들 중의 각각의 웰은 상기 웰내에 형성된 전계효과 트랜지스터들(P_k, Q_k)중의 하나의 트랜지스터의 하나의 전극에 전기적으로 접속되어, 상기 웰에 형성된 각각의 전계효과 트랜지스터에 상기 하나의 전극의 전위와 동일한 백 게이트 바이어스를 제공하고,

상기 각각의 웰(2)은 상기 웰내에 포함된 전계 효과 트랜지스터 (P_k) 의 드레인 전극에 전기적으로 결합되는 것을 특징으로 하는 승압회로.