DE69735790T2

DE69735790T2 - Mehrstufige Spannungserhöhungsschaltung mit erhöhter Substratvorspannung

Info

Publication number: DE69735790T2
Application number: DE69735790T
Authority: DE
Inventors: Hiroyuki 7-12 Toranomon 1-chome Takada
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 1996-06-12
Filing date: 1997-02-27
Publication date: 2007-05-10
Anticipated expiration: 2017-02-28
Also published as: DE69735790D1; KR100367316B1; US5892267A; EP0813290A2; KR980005030A; CN1175018A; EP0813290A3; EP0813290B1; JPH09331671A; JP3394133B2

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung betrifft eine mehrstufige Spannungserhöhungsschaltung vom Ladepumptyp und, genauer gesagt, ein Vorspannen des Substrats von Transistoren in einer solchen Spannungserhöhungsschaltung.
Mehrstufige Spannungserhöhungsschaltungen werden beispielsweise dazu verwendet, die hohen Spannungen zu erzeugen, die zum Programmieren und Löschen von elektrisch löschbaren programmierbaren Nurlesespeicher-(EEPROM-)Vorrichtungen nötig sind. Eine herkömmliche Spannungserhöhungsschaltung dieses Typs, die später detaillierter beschrieben werden wird, weist eine Vielzahl von Feldeffekttransistoren auf, die in einem gemeinsamen Halbleitersubstrat angeordnet sind, und eine gleiche Vielzahl von Kondensatoren. Die Transistoren sind in Reihe gekoppelt und die Kondensatoren sind mit jeweiligen Transistoren gekoppelt, wobei jedes Transistor-Kondensator-Paar eine Stufe der Schaltung bildet. Die Kondensatoren werden durch zwei komplementäre Taktsignale auf derartige Weise angetrieben, dass eine Ladung mit einer Spannungserhöhung in jeder Stufe durch die Schaltung gepumpt wird.
Ein Problem bei der herkömmlichen Schaltung besteht darin, dass, da alle Transistoren in Reihe in demselben Substrat ausgebildet sind, aufgrund der Spannungserhöhung die Substratvorspannung der Transistoren in späteren Stufen der Schaltung fortschreitend niedriger wird. Die erhöhte Substratvorspannung führt zu fortschreitend höheren Spannungsabfällen in den Transistoren, wodurch die Anzahl von Stufen erhöht wird, die zum Erzeugen einer gegebenen erhöhten Ausgangsspannung nötig sind. Möglicherweise wird die Substratvorspannung so groß, dass der Spannungsabfall gleich der Spannungserhöhung in jeder Stufe ist, was eine absolute obere Grenze bei der erreichbaren Ausgangsspannung einstellt, solange der Spannungshub bzw. die Spannungsschwingung der komplementären Taktsignale nicht erhöht wird. Die herkömmliche Spannungserhöhungsschaltung nimmt somit viel Platz, erfordert Taktsignale mit vergleichsweise hoher Spannung und hat eine begrenzte Spannungserhöhungsfähigkeit.
Die europäische Patentanmeldung 616329 A2 offenbart eine Spannungserhöhungsschaltung, in welcher die Transistoren in Wannen ausgebildet sind, denen Potentiale zugeführt werden, die die Substratvorspannung reduzieren, wobei aber eine zusätzliche Gruppe von Transistoren erforderlich ist, um diese Potentiale zu den Wannen zuzuführen.
ZUSAMMENFASSUNG DER ERFINDUNG
Eine Aufgabe der vorliegenden Erfindung besteht im Reduzieren der Größe einer mehrstufigen Spannungserhöhungsschaltung.
Eine weitere Aufgabe der Erfindung besteht im Erhöhen der Spannungserhöhungsfähigkeit einer mehrstufigen Spannungserhöhungsschaltung.
Eine weitere Aufgabe besteht im Reduzieren der Spannung der Taktsignale, die zum Antreiben einer mehrstufigen Spannungserhöhungsschaltung nötig sind.
Gemäß der vorliegenden Erfindung wird eine verbesserte Spannungserhöhungsschaltung zur Verfügung gestellt, wie sie im Anspruch 1 definiert ist.
Gemäß einem Aspekt der verbesserten Spannungserhöhungsschaltung hat eine Spannungserhöhungsschaltung eine Vielzahl von Kondensatoren und eine gleiche Vielzahl von Feldeffekttransistoren, die in einer Vielzahl von einzelnen Wannen eines Leitfähigkeitstyps in einem Halbleitersubstrat eines anderen Leitfähigkeitstyps angeordnet sind. Jede Wanne enthält wenigstens einen der Feldeffekttransistoren. Die Feldeffekttransistoren sind zwischen einem Eingangsanschluss und einem Ausgangsanschluss in Reihe geschaltet. Die Drainelektrode jedes Feldeffekttransistors ist mit der Gateelektrode desselben Feldeffekttransistors gekoppelt, mit der Sourceelektrode des nächsten Feldeffekttransistors in Reihe geschaltet und mit dem entsprechenden Kondensator gekoppelt.
Die Kondensatoren werden durch zwei komplementäre Taktsignale angetrieben, wobei sich durch eines der zwei komplementären Taktsignale angetriebene Kondensatoren mit den durch das andere Taktsignal angetriebenen Kondensatoren abwechseln.
Jede der Wannen ist mit einer Elektrode von einem der Feldeffekttransistoren gekoppelt, die in dieser Wanne angeordnet sind, um dadurch eine feste Substratvorspannungsbeziehung zwischen den Potentialen der Wannen und den Source-, Gate- und Drainpotentialen der Feldeffekttransistoren darin aufrechtzuerhalten.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
In den beigefügten Zeichnungen gilt folgendes:
1 ist ein Schaltungsdiagramm eines ersten Ausführungsbeispiels der Erfindung;
2 ist eine Schnittansicht der Transistoren beim ersten Ausführungsbeispiel;
3 ist eine Draufsicht auf die Transistoren beim ersten Ausführungsbeispiel;
4 ist ein Schaltungsdiagramm eines zweiten Ausführungsbeispiels der Erfindung;
5 ist eine Schnittansicht der Transistoren beim zweiten Ausführungsbeispiel;
6 ist eine Draufsicht auf die Transistoren beim zweiten Ausführungsbeispiel;
7 ist ein Schaltungsdiagramm einer herkömmlichen Spannungserhöhungsschaltung;
8 ist eine Schnittansicht der Transistoren bei der herkömmlichen Spannungserhöhungsschaltung; und
9 ist eine Draufsicht auf die Transistoren bei der herkömmlichen Spannungserhöhungsschaltung.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Nachfolgend werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die beigefügten illustrativen Zeichnungen beschrieben werden.
Nimmt man Bezug auf 1, ist das erste Ausführungsbeispiel eine n-stufige Spannungserhöhungsschaltung mit Stufen U₁, U₂,..., U_n, wobei n eine positive gerade ganze Zahl ist. Die k-te Stufe weist einen P-Kanal-Metalloxidhalbleiter-Feldeffekttransistor (der hierin nachfolgend PMOS-Transistor genannt wird) P_k und einen Kondensator C_k (k = 1, 2,..., n) auf. Das erste Ausführungsbeispiel weist auch einen zusätzlichen Ausgangs-PMOS-Transistor P_L und einen Ausgangskondensator C_L auf. Jeder PMOS-Transistor hat Source-, Gate- und Drainelektroden, die nachfolgend einfach als Source, Gate und Drain des Transistors bezeichnet sein werden.
Jeder PMOS-Transistor P_k ist in einer separaten N-Typ-Wanne (hierin nachfolgend N-Wanne) in einem P-Typ-Halbleitersubstrat angeordnet. Die N-Wannen und das Substrat werden in 2 dargestellt sein. Der Drain jedes PMOS-Transistors P_k ist mit dem Gate desselben PMOS-Transistors P_k, mit der N-Wanne, in welcher der PMOS-Transistor P_k angeordnet ist, mit dem entsprechenden Kondensator C_k und mit dem Source des nächsten PMOS-Transistors P_k+1 (k = 1, 2,..., n – 1) gekoppelt. Der Drain des n-ten PMOS-Transistors P_n ist mit dem Gate und der N-Wanne des PMOS-Transistors P_n, mit dem entsprechenden Kondensator C_n und mit dem Source des Ausgangs-PMOS-Transistors P_L gekoppelt. Der Drain des Ausgangs-PMOS-Transistors P_L ist mit dem Gate und der N-Wanne dieses PMOS-Transistors P_L und mit dem Ausgangskondensator C_L gekoppelt. Das Zeichen V_k bezeichnet das Drainpotential des k-ten PMOS-Transistors P_k, d.h. die Ausgangsspannung der k-ten Stufe U_k der Spannungserhöhungsschaltung (k = 1, 2, ..., n).
Jeder Kondensator C_k (k = 1, 2, ..., n) ist zwischen dem Drain des entsprechenden PMOS-Transistors P_k und einem von zwei Takteingangsanschlüssen 11 und 12 gekoppelt. Die ungeradzahligen Kondensatoren C₁, C₃, ..., C_n-1 sind mit dem Takteingangsanschluss 11 gekoppelt und empfangen ein Taktsignal ϕ. Die geradzahligen Kondensatoren C₂, C₄, ..., C_n sind mit dem Takteingangsanschluss 12 gekoppelt und empfangen ein Taktsignal rϕ, das komplementär zu dem Taktsignal ϕ ist. Der Ausgangskondensator C_L ist zwischen der Drainelektrode des Ausgangs- PMOS-Transistors P_L und der Erdung gekoppelt und wird nicht durch ein Taktsignal angetrieben.
Der Source des ersten PMOS-Transistors P₁ ist mit einem Eingangsanschluss 13 gekoppelt und empfängt eine Spannung Vi, die zu erhöhen ist. Der Drain des Ausgangs-PMOS-Transistors P_L ist mit einem Ausgangsanschluss 14 gekoppelt, bei welchem eine erhöhte Spannung Vo ausgegeben wird. Die PMOS-Transistoren P₁,..., P_k und P_L sind somit zwischen dem Eingangsanschluss 13 und dem Ausgangsanschluss 14 in Reihe geschaltet.
Nimmt man Bezug auf 2, ist die Spannungserhöhungsschaltung als Ganzes in einem P-Typ-Halbleitersubstratmaterial 1 mit N-Wannen 2-1, 2-2,... ausgebildet. Diese N-Wannen sind einzelne Bereiche eines N-Typ-Halbleitermaterials, die durch das P-Typ-Substratmaterial 1 voneinander getrennt sind. Der k-te PMOS-Transistor P_k, der in der k-ten N-Wanne 2-k angeordnet ist, weist eine P-Typ-Sourcediftusion 3-k, eine P-Typ-Draindiffusion 4-k, eine N-Typ-Diffusion 5-k eine Gate-Isolierschicht 6-k und eine Polysilizium-Gateelektrode 7-k (k = 1, 2,..., n) auf.
Die obigen Elemente sind durch eine Isolierschicht 8 bedeckt, auf welcher metallische Verbindungsleitungen ausgebildet sind. Eine metallische Verbindungsleitung 9 koppelt den Source 3-1 des ersten PMOS-Transistors P₁ mit dem Eingangsanschluss 13. Andere metallische Verbindungsleitungen 10-k koppeln den Drain 4-k, die N-Typ-Diffusion 5-k und das Gate 7-k des PMOS-Transistors P_k mit dem Source 3-(k + 1) des nächsten PMOS-Transistors P_k+1.
Die P-Typ- und N-Typ-Diffusionen 3-k, 4-k und 5-k haben eine höhere Trägerkonzentration als die N-Wannen 2-k, wie es durch eine Schraffierung angezeigt ist. Die hohe Trägerkonzentration der N-Typ-Diffusion 5-k lässt zu, dass ein ohmscher Kontakt mit der metallischen Verbindungsleitung 10-k hergestellt wird.
3 zeigt diese Struktur in einer Draufsicht unter Verwendung derselben Bezugszeichen wie in 2. Alle PMOS-Transistoren P_k haben dieselbe Struktur (k = 1, 2,..., n).
Als Nächstes wird der Betrieb des ersten Ausführungsbeispiels beschrieben werden. Das Zeichen VT_k bezeichnet die Schwellenspannung des k-ten PMOS-Transistors P_k, d.h. die minimale Source-Gate-Spannung, die für den Transistor P_k zum Leiten nötig ist. Das Zeichen VT_L bezeichnet die Schwellenspannung des Ausgangs-PMOS-Transistors P_L. Das Zeichen Vϕ bezeichnet den hohen Pegel der Taktsignale ϕ und rϕ, der VT₁ übersteigt. Der niedrige Pegel der Taktsignale ist der Erdungspegel.
Wenn das Taktsignal ϕ auf dem niedrigen Pegel ist und das Taktsignal rϕ auf dem hohen Pegel ist, lädt sich der Kondensator C₁ von dem Eingangsanschluss 13 über den ersten PMOS-Transistor P₁, bis die Gate- und Drainpotentiale V₁ des Transistors P₁ den folgenden Wert haben: V1 = Vi – VT1
Ein weiteres Laden des Kondensators C₁ findet nicht statt, weil der Transistor P₁ ausschaltet, wenn sein Gatepotential über diesen Wert ansteigt.
Wenn das Taktsignal ϕ auf hoch geht und das Taktsignal rϕ auf niedrig geht, bleibt die Spannung aber den Kondensator C₁ unverändert, so dass das Drainpötential V₁ des ersten PMOS-Transistors P₁ auf den folgenden Wert erhöht wird: V1 = Vi – VT1 + Vϕ
Dieser Wert übersteigt die Eingangsspannung Vi (weil Vϕ größer als VT₁ ist). Da das Gatepotential des PMOS-Transistors P₁ nun gleich sowohl dem Source- als auch dem Drainpotential des Transistors P₁ oder größer als diese ist, schaltet der Transistor P₁ aus, was verhindert, dass sich der Kondensator C₁ zum Eingangsanschluss 13 entlädt. Stattdessen entlädt sich der Kondensator C, über den zweiten PMOS-Transistor P₂, was den zweiten Kondensator C₂ lädt und das Drainpotential V₂ des PMOS-Transistors P₂ erhöht. Wenn der begleitende Abfall bezüglich V₁ ignoriert wird, wird V₂ auf den folgenden Wert erhöht: V2 = Vi – VT1 + Vϕ – VT2
Als Nächstes geht das Taktsignal φ auf niedrig und geht das Taktsignal rϕ auf hoch, was das Potential V₁ und das Erhöhungspotential V₂ wie folgt reduziert: V1 = Vi – VT1 – α V2 = Vi – VT1 – VT2 + 2Vϕ
Der Wert von α stellt einen Ladungsverlust von dem ersten Kondensator C₁ dar. V₂ ist nun größer als V₁, so dass der zweite PMOS-Transistor P₂ ausschaltet.
Der zweite Kondensator C₂ entlädt sich dann über den dritten PMOS-Transistor P₃, was den dritten Kondensator C₃ lädt und das Drainpotential V₃ des PMOS-Transistors P₃ erhöht. Wenn der begleitende Abfall bezüglich V₂ ignoriert wird, wird V₃ auf den folgenden Wert erhöht: V3 = Vi – VT1 – VT2 + 2Vϕ – VT3
Während dieser Zeit schaltet der erste Transistor P₁ wieder ein, was zulässt, dass sich der erste Kondensator C₁ vom Eingangsanschluss 13 lädt, und was den Wert von V₁ von Vi – VT₁ – α wiederherstellt zu Vi – VT₁.
Auf diese Weise wird Ladung von einer Stufe zur nächsten gepumpt, bis sie schließlich die letzte Stufe U_n erreicht, welche durch das Taktsignal rϕ angetrieben wird. Wenn rϕ niedrig ist, wird der Kondensator C_n über den PMOS-Transistor P_n geladen, bis das Drainpotential V_n des Transistors P_n den folgenden Wert erreicht: Vn = Vi + (n – 1)Vϕ – (VT1 + VT2 + ... + VTn)
Wenn das Taktsignal rϕ auf hoch geht, wird das Drainpotential des PMOS-Transistors P_n auf den folgenden Wert erhöht: Vn = Vi + nVϕ – (VT1 + VT2 + ... + VTn)
Der Ausgangskondensator C_L wird von diesem Potential über den Ausgangs-PMOS-Transistor P_L geladen. Die Ausgangsspannung Vo erreicht daher den folgenden Wert: Vo = Vi + nVϕ – (VT1 + VT2 + ... + VTn) – VTL
Wie es oben angegeben ist, sind die PMOS-Transistoren P_k alle strukturmäßig identisch (k = 1, 2, ..., n). Darüber hinaus sind deshalb, weil der Drain jedes Transistors P_k mit der N-Wanne 2-k gekoppelt ist, in welcher der Transistor P_k angeordnet ist, die Potentialbeziehungen zwischen dem Source, dem Gate, dem Drain und der N-Wanne für jeden Transistor P_k dieselben. Die PMOS-Transistoren P_k haben daher alle dieselbe Substratvorspannung relativ zu ihren Source-, Gate- und Drainpotentialen. Ihre Schwellenspannungen VT_k haben folglich alle denselben Wert VT und die Gleichung für die Ausgangsspannung Vo kann wie folgt geschrieben werden: Vo = Vi + n(Vϕ – VT) – VTL
Es könnte hinzugefügt werden, dass das Vorspannen der N-Wanne 2-k bei dem Drainpotential des PMOS-Transistors P_k anstelle des etwas höheren Sourcepotentials die Schwellenspannung VT um einen bestimmten Betrag reduziert, um dadurch die Effizienz der Spannungserhöhungsschaltung zu verbessern.
Die PMOS-Transistoren P_k (k = 1, 2, ..., n) und P_L fungieren als Dioden, die zulassen, dass ein Strom in Richtung zu dem Ausgangsanschluss 14 fließt, aber nicht in Richtung zu dem Eingangsanschluss 13. Der Ausgangstransistor P_L und der Ausgangskondensator C_L glätten Schwankunger bezüglich der Ausgangsspannung Vo, weil der Ausgangskondensator C_L durch keinerlei Taktsignal gepumpt wird.
Der Wert von VT ist unabhängig vom Wert von Vϕ und er hängt nur von der Transistorgeometrie und den Herstellungsprozessparametern ab. Das erste Ausführungsbeispiel kann bei irgendeinem Wert von Vϕ effizient arbeiten, der größer als die Transistor-Schwellenspannung VT ist. Wenn beispielsweise VT und VT_L beide 0,6 Volt sind und Vi und Vϕ beide drei Volt sind, benötigt das erste Ausführungsbeispiel nur acht Stufen zum Erzeugen einer Ausgangsspannung, die größer als zwanzig Volt ist (Vo = 21,6 Volt). Wenn Vϕ auf 1,5 Volt reduziert wird, kann eine Ausgangsspannung, die größer als zwanzig Volt ist, noch in zwanzig Stufen erreicht werden (Vo = 20,4 Volt).
Die obige Beschreibung ist durch Ignorieren der Erniedrigung bezüglich V_k vereinfacht worden, die dann auftritt, wenn der Kondensator C_k eine Ladung zu dem Kondensator C_k+1 verliert. Wenn die Schaltung zum ersten Mal ein Arbeiten beginnt, ist die Erniedrigung bezüglich V_k sehr groß, aber wenn die Ausgangsspannung Vo sich dem Wert nähert, der durch die obige Gleichung angegeben ist, nähert sich die Erniedrigung bezüglich V_k Null.
Die Erniedrigung bezüglich V_k aufgrund eines Transfers einer Ladung vom Kondensator C_k zur N-Wanne 2-k ist auch ignoriert worden, aber dann, wenn die Kapazität der Kondensatoren C_k ausreichend größer als die Kapazität der N-Wannen 2-k ist, ist diese Erniedrigung bezüglich V_k vernachlässigbar.
Die Potentiale der N-Wannen 2-k werden zusammen mit dem Ausgangspotential jeder Stufe erhöht. Wenn die N-Wannen 2-k einmal geladen worden sind, ist jede N-Wanne auf einem höheren Potential als das P-Typ-Substratmaterial 1 und ist daher vom P-Typ-Substrat elektrisch isoliert. Die Potentialdifferenz zwischen dem P-Typ-Substratmaterial 1 und den N-Wannen 2-k erhöht sich in nachfolgenden Stufen, was die elektrische Isolierung zwischen dem P-Typ-Substrat und den N-Wannen in den späteren Stufen verbessert.
Als Nächstes wird ein zweites Ausführungsbeispiel beschrieben werden.
Nimmt man Bezug auf 4, hat das zweite Ausführungsbeispiel dieselbe Grundstruktur wie das erste Ausführungsbeispiel und weist PMOS-Transistorern Q_i, Q₂, ..., Q_n, die mit Kondensatoren C₁, C₂, ..., C_n gekoppelt sind, mit einem zusätzlichen Ausgangs-PMOS-Transistor P_L und einem Ausgangskondensator C_L auf. Das Gate und der Drain von jedem PMOS-Transistor sind miteinander verbunden, die PMOS-Transistoren sind zwischen einem Eingangsanschluss 13 und einem Ausgangsanschluss 14 in Reihe geschaltet und die Kondensatoren sind mit den Drains der entsprechenden PMOS-Transistoren gekoppelt.
Die PMOS-Transistoren Q₁, Q₂, ..., Q_n sind nun in Zweiergruppen gepaart, die mit G₁, ..., G_m bezeichnet sind, wobei m = n/2 gilt. Die zwei aufeinander folgenden PMOS-Transistoren in jeder Gruppe sind in derselben N-Wanne ausgebildet, wie es nachfolgend gezeigt werden wird. Die N-Wanne ist mit dem Drain des zweiten PMOS-Transistors in der Wanne gekoppelt, z.B. ist die N-Wanne, die die PMOS-Transistoren Q₁ und Q₂ enthält, mit dem Drain des PMOS-Transistors Q₂ gekoppelt.
5 ist eine Schnittansicht der PMOS-Transistoren Q₁ bis Q_n unter Verwendung derselben Bezugszeichen wie in 2, außer dass die N-Wannen nun von 2-1 bis 2-m und die N-Typ-Diffusionen von 5-1 bis 5-m nummeriert sind. Die ersten zwei PMOS-Transistoren Q₁ und Q₂ sind in der ersten N-Wanne 2-1 ausgebildet, die durch die N-Typ-Diffusion 5-1 und die metallische Verbindungsleitung 10-2 mit dem Drain 4-2 des PMOS-Transistors Q₂ gekoppelt ist. Die letzten zwei PMOS-Transistoren Q_n-1, und Q_n sind in der N-Wanne 2-m ausgebildet, die durch die N-Typ-Diffusion 5-m und die metallische Verbindungsleitung 10n mit dem Drain 4-n des PMOS-Transistors Q_n gekoppelt ist. Die ungeradzahligen metallischen Verbindungsleitungen 10-1, 10-3, ..., 10-(n-1) stellen keinen Kontakt mit N-Typ-Diffusionen her.
6 zeigt diese Struktur in einer Draufsicht unter Verwendung derselben Bezugszeichen wie in 5.
Das zweite Ausführungsbeispiel wird durch komplementäre Taktsignale ϕ und rϕ angetrieben und arbeitet auf dieselbe Weise wie das erste Ausführungsbeispiel. Da die N-Wannen 2-1, ..., 2-m auf die Drainpotentiale der geradzahligen PMOS-Transistoren Q₂, Q₄, ..., Q_n vorgespannt sind, haben die Schwellenspannungen der geradzahligen PMOS-Transistoren denselben Wert VT wie beim ersten Ausführungsbeispiel. Die Schwellenspannungen VT' der ungeradzahligen PMOS-Transistoren Q₁, Q₃, ..., Q_n-1 sind etwas höher, weil die Substratvorspannung in Bezug auf die Source-, Gate- und Drainpotentiale dieser Transistoren höher ist. Die Ausgangsspannung Vo ist nun wie folgt gegeben: Vo = Vi + m(2Vϕ – VT – VT') – VTL = Vi + (n/2)(2Vϕ – VT – VT') – VTL
Als ein Beispiel ist dann, wenn Vϕ und Vi drei Volt sind, VT und VT_L 0,6 Volt sind, VT' 0,8 Volt ist, n acht ist und m vier ist, Vo 20,8 Volt. Wie das erste Ausführungsbeispiel kann das zweite Ausführungsbeispiel eine Eingangsspannung von drei Volt auf eine Ausgangsspannung, die zwanzig Volt übersteigt, mit Taktsignalen von drei Volt in nur acht Stufen erhöhen.
Der Vorteil des zweiten Ausführungsbeispiels besteht darin, dass die Spannungserhöhungsschaltung weniger Platz einnimmt, weil es nur halb so viele einzelne N-Wannen 2-k gibt, die voneinander getrennt werden müssen, und nur halb so viele N-Typ-Diffusionen 5-k. Die Reduzierung bezüglich eines Schaltungsbereichs kann durch Vergleichen des Layouts in 6 mit dem Layout in 3 gesehen werden.
Der Wert von VT' hängt von der Differenz zwischen den Sourcepotentialen der ungeradzahligen PMOS-Transistoren und der Potentiale der N-Typ-Wannen ab, die gleich den Drainpotentialen der geradzahligen PMOS-Transistoren sind. Der Wert von VT hängt somit von der Differenz zwischen der Eingangsspannung V_2h und der Ausgangsspannung V_2h+2 der Gruppe G_h ab, und somit von der Spannungsschwingung bzw. dem Spannungshub Vϕ der Taktsignale, sowie von der Transistorgeometrie und den Herstellungsprozessparametern. Nun muss die Bedingung Vϕ > VT' erfüllt werden, sowie Vϕ > VT.
Das zweite Ausführungsbeispiel kann durch Anordnen von drei oder mehr aufeinander folgenden PMOS-Transistoren in jede N-Wanne variiert werden. Dann siend weitere Einsparungen bezüglich des Platzes möglich, aber erhöhte Spannungsabfälle treten bei einigen der PMOS-Transistoren in jeder N-Wanne auf, so dass es einen Kompromiss zwischen einer Schaltungsgröße und einer Spannungserhöhungseffizienz gibt. Wenn es beispielsweise vier PMOS-Transistoren pro N-Wanne gibt und ihre Schwellenspannungen VTG₁, VTG₂, VTG₃ und VTG₄ sind, wird die Ausgangsspannung Vo wie folgt gegeben sein: Vo = Vi + (n/4)/(4Vϕ – VTG1 – VTG2 – VTG3 – VTG4) – VTL
Wenn die N-Wanne mit dem Drain des vierten PMOS-Transistors gekoppelt ist, dann wird VTG₄ in der obigen Beschreibung gleich VT werden und wird VTG₃ gleich VT' werden, während VTG₂ und VTG₁ höher sein werden. Die folgende Beziehung wird gelten: VTG1 > VTG2 > VTG3 > VTG4
Wenn zu viele PMOS-Transistoren in jeder N-Wanne angeordnet sind, kann die begleitende Einsparung bezüglich eines Platzes durch die Notwendigkeit für zusätzliche Stufen zum Erreichen der erwünschten erhöhten Spannung versetzt werden. Im Allgemeinen wird es eine optimale Anzahl von Transistoren pro Wanne geben, die die erwünschte erhöhte Ausgangsspannung in dem kleinsten gesamten Schaltungsbereich erreicht.
Es ist nicht für alle N-Wannen nötig, dieselbe Anzahl von Transistoren zu enthalten. Es ist auch nicht nötig, dass jede Wanne mit dem Drain des letzten Transistors gekoppelt ist, der in der Wanne angeordnet ist. Die Wanne könnte beispielsweise mit dem Source von diesem Transistor gekoppelt sein, oder sogar mit dem Source des ersten Transistors in der Wanne. Im Allgemeinen kann eine Wanne mit ir gendeiner Elektrode von irgendeinem der Transistoren in der Wanne gekoppelt sein, vorausgesetzt, dass die resultierende Substratvorspannung allen Transistoren ermöglicht, auszuschalten, wenn ihre angeschlossenen Kondensatoren durch die Taktsignale erhöht werden.
Der Effekt der Erfindung kann durch einen Vergleich mit der in 7 gezeigten herkömmlichen Spannungserhöhungsschaltung besser verstanden werden. Die herkömmliche Schaltung verwendet N-Kanal-Metalloxidhalbleiter-Feldeffekttransistoren (NMOS-Transistoren) T₁, T₂, ..., T_n, die in Reihe gekoppelt sind, mit einem zusätzlichen Ausgangs-NMOS-Transistor T_L zwischen dem Eingangsanschluss 13 und dem Ausgangsanschluss 14. Das Gate und der Drain jedes NMOS-Transistors T_k sind miteinander verbunden. Der Source jedes NMOS-Transistors T_k ist mit einem Kondensator C_k (k = 1, 2, ..., n) gekoppelt. Die Kondensatoren C_k werden durch komplementäre Taktsignale ϕ und rϕ wie bei den obigen Ausführungsbeispielen angetrieben. Der Ausgangs-NMOS-Transistor T_L hat miteinander verbundene Gate- und Drainelektroden und einen mit seiner Source-elektrode gekoppelten Ausgangskondensator C_L. Alle Transtoren T₁, T₂, ..., T_n und T_L sind in einem einzigen P-Typ-Substrat ausgebildet, das auf den Erdungspegel vorgespannt ist.
8 zeigt die Transistoren T₁, T₂, ...., T_n in einer Schnittansicht und 9 zeigt sie in einer Draufsicht unter Verwendung derselben Bezugszeichen wie in den vorangehenden Zeichnungen, um das P-Typ-Substratmaterial 1, die Gateisolierschichten 6-k, die Gateelektroden 7-k und die Isolierschicht 8 zu bezeichnen. Der Transistor T_k hat eine N-Typ-Draindiftusion 101-k und eine N-Typ-Sourcediffusion 102-k. Der Drain 101-1 und das Gate 7-1 des ersten NMOS-Transistors T₁ sind durch eine metallische Verbindungsleitung 103 mit dem Eingangsanschluss 13 gekoppelt. Der Source 102-k jedes NMOS-Transistors T_k ist durch eine metallische Verbindungsleitung 104-k mit dem Drain 101-(k + 1) und dem Gate 7-(k + 1) des nächsten NMOS-Transistors T_k+1 gekoppelt.
Diese herkömmliche Spannungserhöhungsschaltung arbeitet auf dieselbe Weise wie die oben beschriebenen Ausführungsbeispiele. Wenn VT_k die Schwellenspannung des k-ten NMOS-Transistors T_k bezeichnet und VT_L die Schwellenspannung des NMOS-Transistors T_L, dann hat die Ausgangsspannung Vo den folgenden Wert: Vo = Vi + nVϕ – (VT1 + VT2 + ... + VTn) – VTL
Da die Source-, Drain- und Gatepotentiale der NMOS-Transistoren in jeder folgenden Stufe höher werden, während das Substratvorspannungspotential in allen Stufen auf dem Erdungspegel bleibt, erhöhen sich die Schwellenspannungen der NMOS-Transistoren wie folgt: VT1 < VT2 < ... < VTn-1< VTn
Da sich die Schwellenspannungen der Transistoren erhöhen, treten aufeinander folgend größere Spannungsabfälle in den Transistoren auf und wird die schließliche Ausgangsspannung Vo entsprechend erniedrigt. Wenn beispielsweise Vi und Vϕ drei Volt sind, VT₁ 0,6 Volt ist und VT_k sich auf ein Zwölfter der Rate einer Erhöhung von V_k erhöht, dann ist in einer achtstufigen Spannungserhöhungsschaltung dieses herkömmlichen Typs die Ausgangsspannung Vo nur etwa 15,6 Volt anstelle der 21,6 Volt des ersten Ausführungsbeispiels oder der 20,8 Volt des zweiten Ausführungsbeispiels. Dreizehn Stufen sind nötig, um eins Ausgangsspannung zu erreichen, die größer als zwanzig Volt ist.
Wenn Vϕ unter diesen Bedingungen auf 1,5 Volt reduziert wird und die Anzahl von Stufen auf zwanzig erhöht wird, ist die Ausgangsspannung der herkömmlichen Spannungserhöhungsschaltung nur 10,6 Volt anstelle der 20,4 Volt des ersten Ausführungsbeispiels. Darüber hinaus kann, ganz gleich wie viele Stufen hinzugefügt werden, die herkömmliche Spannungserhöhungsschaltung eine Ausgangsspannung nicht erreichen, die größer als 12,3 Volt ist, da bei dieser Stelle die Transistor-Schwellenspannung gleich Vϕ (1,5 Volt) wird. Um eine Ausgangsspannung von zwanzig Volt zu erhalten, muss Vϕ auf wenigstens 2,2 Volt erhöht werden.
Wie es dieses Beispiel zeigt, lässt die erfundene Spannungserhöhungsschaltung für eine gegebene Ausgangsspannung zu, dass die Spannung des Taktsignals niedriger ist, als es bei einer herkömmlichen Spannungserhöhungsschaltung möglich ist. Alternativ dazu erfordert die erfundene Spannungserhöhungsschaltung für eine gegebene Taktspannung und eine gegebene Ausgangsspannung weniger Stufen als eine herkömmliche Spannungserhöhungsschaltung.
Das erste und das zweite Ausführungsbeispiel verwendeten PMOS-Transistoren zum Erzeugen einer erhöhten positiven Spannung, aber die Erfindung kann auch mit NMOS-Transistoren ausgeführt werden, die in P-Typ-Wannen in einem N-Typ-Halbleitersubstrat ausgebildet sind, um eine negativ erhöhte Spannung zu erzeugen, wie beispielsweise minus zwanzig Volt.
Die Wanne, in welcher der Ausgangstransistor P_L angeordnet ist, muss nicht notwendigerweise mit dem Source oder Drain des Transistors P_L gekoppelt sein.
Beim ersten Ausführungsbeispiel kann der Wert von n irgendeine gerade oder ungerade ganze Zahl größer als Eins sein.
Fachleute auf dem Gebiet werden erkennen, dass weitere Modifikationen innerhalb des Schutzumfangs der Erfindung möglich sind, wie sie nachfolgend beansprucht ist.

Claims

Verbesserte Spannungserhöhungsschaltung vom Typ mit einer Vielzahl von zwischen einem Eingangsanschluss (13) und einem Ausgangsanschluss (14) in Reihe geschalteten Feldeffekttransistoren (P_k, Q_k) und einer gleichen Vielzahl von Kondensatoren (C_k), wobei jeder Kondensator mit einem entsprechenden der Feldeffekttransistoren gekoppelt ist, wobei die Feldeffekttransistoren in einem Halbleitersubstrat angeordnet sind und p-Kanal- oder n-Kanal-Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs) sind, wobei jeder der Feldeffekttransistoren eine Sourceelektrode (3), eine Gateelektrode (7) und eine Drainelektrode (4) hat, wobei die Gateelektrode und die Drainelektrode jedes Feldeffekttransistors wechselseitig miteinander verbunden sind, wobei die Kondensatoren durch zwei komplementäre Taktsignale angetrieben werden und wobei die Kondensatoren, die durch eines der zwei komplementären Taktsignale angetrieben werden, sich mit den Kondensatoren abwechseln, die durch ein anderes der zwei komplementären Taktsignale angetrieben werden, wobei: das Halbleitersubstrat ein Halbleitermaterial (1) eines ersten Leitfähigkeitstyps aufweist, und eine Vielzahl von Wannen (2) eines zweiten Leitfähigkeitstyps, die wechselseitig durch das Halbleitermaterial des ersten Leitfähigkeitstyps getrennt sind, wobei die Feldeffekttransistoren (P_k, Q_k) in den Wannen ausgebildet sind, dadurch gekennzeichnet, dass jede der Wannen wenigstens einen der Fefdeffekttransistoren enthält; und wenn zwei oder mehrere der Feldeffekttransistoren (Q_k, Q_k+1) in einer einzigen der Wannen (2) ausgebildet sind, die zwei oder mehreren der Feldeffekttransistoren in der Reihe aufeinander folgend sind; und jede Wanne unter den Wannen (2) elektrisch mit einer Elektrode von einem der Feldeffekttransistoren (P_k, Q_k) gekoppelt ist, die in der Wanne ausgebildet sind, um dadurch jeden in der Wanne ausgebildeten Feldeffekttransistor mit einer Substratvorspannung gleich einem Potential an der einen Elektrode zu versehen.
Schaltung nach Anspruch 1, wobei die Wanne (2) elektrisch mit der Drainelektrode des in der Wanne ausgebildeten Feldeffekttransistors (P_k) gekoppelt ist.
Schaltung nach Anspruch 1, wobei die Wanne (2) elektrisch mit der Sourceelektrode des in der Wanne ausgebildeten Feldeffekttransistors (P_k) gekoppelt ist.
Schaltung nach Anspruch 1, wobei jede Wanne (2) elektrisch mit der Drainelektrode eines letzten Feldeffekttransistors (Q_k) in der Reihe gekoppelt ist, der in der Wanne ausgebildet ist.
Schaltung nach Anspruch 1, wobei jede Wanne (2) elektrisch mit der Sourceelektrode eines ersten Feldeffekttransistors (Q_k) in der Reihe gekoppelt ist, der in der Wanne ausgebildet ist.
Schaltung nach Anspruch 1, wobei die Feldeffekttransistoren (P_k, Q_k) P-Kanal-Metalloxidhalbleiter-Feldeffekttransistoren sind.
Schaltung nach Anspruch 6, wobei das Halbleitermaterial (1) des ersten Leitfähigkeitstyps ein P-Typ-Halbleitermaterial ist und die Wannen (2) des zweiten Leitfähigkeitstyps N-Typ-Wannen sind, die in dem P-Typ-Halbleitermaterial ausgebildet sind.
Schaltung nach Anspruch 1, wobei die Feldeffekttransistoren (P_k, Q_k) N-Kanal-Metalloxidhalbleiter-Feldeffektdeffekttransistoren sind.
Schaltung nach Anspruch 8, wobei das Halbleitermaterial (1) des ersten Leitfähigkeitstyps ein N-Typ-Halbleitermaterial ist und die Wannen (2) des zweiten Leitfähigkeitstyps P-Typ-Wannen sind, die in dem N-Typ-Halbleitermaterial ausgebildet sind.
Schaltung nach Anspruch 1, wobei jeder Kondensator elektrisch mit der Drainelektrode des entsprechenden Feldeffekttransistors gekoppelt ist.
Schaltung nach Anspruch 1, wobei jeder Kondensator elektrisch mit der Sourceelektrode des entsprechenden Feldeffekttransistors gekoppelt ist.
Schaltung nach Anspruch 1, die weiterhin Folgendes aufweist: einen Ausgangs-Feldeffekttransistor (P_L), der zwischen einem letzten der Feldeffekttransistoren (P_n) und dem Ausgangsanschluss (14) in Reihe geschaltet ist; und einen Ausgangskondensator (C_L), der zwischen dem Ausgangs-Feldeffekttransistor (P_L) und einem festen Potential gekoppelt ist.
Schaltung nach Anspruch 12, wobei der Ausgangs-Transistor (P_L) in einer weiteren Wanne im Halbleitersubstrat ausgebildet ist und eine Elektrode hat, die elektrisch mit der weiteren Wanne gekoppelt ist.
Schaltung nach Anspruch 12, wobei die Feldeffekttransistoren einen ersten Feldeffekttransistor (P_n-1) enthalten, der in einer ersten der Wannen ausgebildet ist, und einen zweiten Feldeffekttransistor (P_n), der in einer zweiten der Wannen (2-n) ausgebildet ist, wobei die Drainelektrode des ersten Feldeffekttransistors (P_n-1) elektrisch mit der Sourceelektrode (3-n) des zweiten Feldeffekttransistors (P_n) gekoppelt ist und die Drainelektrode (4-n) des zweiten Feldeffekttransistors (P_n) elektrisch mit dem Ausgangs-Feldeffekttransistor (P_L) gekoppelt ist.
Schaltung nach Anspruch 1, wobei die Feldeffekttransistoren einen ersten Feldeffekttransistor (P₁) und einen zweiten Feldeffekttransistor (P₂), die in einer ersten der Wannen (2-1) ausgebildet sind, und einen dritten Feldeffekttransistor, der in einer zweiten der Wannen (2-2) ausgebildet ist, enthalten, wobei die Drainelektrode (4-1) des ersten Feldeffekttransistors (P₁) elektrisch mit der Sourceelektrode (3-2) des zweiten Feldeffekttransistors (P₂) gekoppelt ist und wobei die Drainelektrode (4-1) des zweiten Feldeffekttransistors (P₂) elektrisch mit der Sourceelektrode des dritten Feldeffekttransistors (P₃) gekoppelt ist.