JP3040885B2 - 電圧昇圧回路 - Google Patents
電圧昇圧回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、電圧昇圧回路、詳しく
は、電源電圧をチップ上で昇圧して所望の高電圧を発生
する電圧昇圧回路（いわゆるチャージポンプ回路）に関
する。一般に、ＥＥＰＲＯＭ（electrically erasable
programmable read only memory）やＬＣＤ（liquid cr
ystal display）ドライバのように、電源電圧よりも高
い電圧を必要とする半導体集積装置にあっては、チップ
内部に電圧昇圧回路（いわゆるチャージポンプ回路）を
備え、これにより単一電源動作を実現している。
は、電源電圧をチップ上で昇圧して所望の高電圧を発生
する電圧昇圧回路（いわゆるチャージポンプ回路）に関
する。一般に、ＥＥＰＲＯＭ（electrically erasable
programmable read only memory）やＬＣＤ（liquid cr
ystal display）ドライバのように、電源電圧よりも高
い電圧を必要とする半導体集積装置にあっては、チップ
内部に電圧昇圧回路（いわゆるチャージポンプ回路）を
備え、これにより単一電源動作を実現している。
【０００２】
【従来の技術】図９は従来の電圧昇圧回路の構成図であ
る。Ｔ1 〜Ｔ4 は直列に接続されたＭＯＳトランジスタ
であり、右端に位置するＭＯＳトランジスタＴ1 のゲー
トは、電源ＶCCに接続され、他のＭＯＳトランジスタＴ
2 〜Ｔ4 のゲートは、自トランジスタＴn （ｎは２〜
４；以下同様）のドレインと前段のＭＯＳトランジスタ
Ｔ n-1 のソースとの間のノードＮn-1 に接続されてい
る。各ノードＮ1 〜Ｎ4 には、それぞれコンデンサＣ1
〜Ｃ4 の一端が接続されており、コンデンサＣ1 〜Ｃ 4
の他端は、互いにオーバラップしない２相のクロック電
源φ1 、φ2 に交互に接続されている。
る。Ｔ1 〜Ｔ4 は直列に接続されたＭＯＳトランジスタ
であり、右端に位置するＭＯＳトランジスタＴ1 のゲー
トは、電源ＶCCに接続され、他のＭＯＳトランジスタＴ
2 〜Ｔ4 のゲートは、自トランジスタＴn （ｎは２〜
４；以下同様）のドレインと前段のＭＯＳトランジスタ
Ｔ n-1 のソースとの間のノードＮn-1 に接続されてい
る。各ノードＮ1 〜Ｎ4 には、それぞれコンデンサＣ1
〜Ｃ4 の一端が接続されており、コンデンサＣ1 〜Ｃ 4
の他端は、互いにオーバラップしない２相のクロック電
源φ1 、φ2 に交互に接続されている。
【０００３】このような構成によれば、φ1 ＝Ｈレベル
（ＶCCとする）、φ2 ＝Ｌレベル（０Ｖとする）のとき
に、ノードＮ1 からＮ2 へ、Ｎ3 からＮ4 へ、……、へ
と電流が流れ、Ｎm （ｍは任意の奇数の数値）がＮm+1
より約ＶTH（ＭＯＳトランジスタのしきい電圧）だけ高
い電位になる。次に、φ1 がＬレベルに下がると、
Ｎ 1 、Ｎ3 、Ｎm 、……、のノードはφ1 の振幅
（ＶCC）だけ、キャパシタンス・カップリングにより下
がろうとするが、左側から電流が供給されるために、前
にφ1 がＬレベルであったときよりも電位が上がる。次
に、φ2 がＨレベルになると、今度はＮm-1 からＮm へ
電流が供給され、さらに、φ2 がＬレベルに戻るとＮ
m-2 からＮm-1 に電流が供給されるために、Ｎm-1 の電
位が前のサイクルより上昇する。このようにして左から
右へ電流が流れ、定常状態になると、１段当たりの電位
が、次式に従って上昇することになる。
（ＶCCとする）、φ2 ＝Ｌレベル（０Ｖとする）のとき
に、ノードＮ1 からＮ2 へ、Ｎ3 からＮ4 へ、……、へ
と電流が流れ、Ｎm （ｍは任意の奇数の数値）がＮm+1
より約ＶTH（ＭＯＳトランジスタのしきい電圧）だけ高
い電位になる。次に、φ1 がＬレベルに下がると、
Ｎ 1 、Ｎ3 、Ｎm 、……、のノードはφ1 の振幅
（ＶCC）だけ、キャパシタンス・カップリングにより下
がろうとするが、左側から電流が供給されるために、前
にφ1 がＬレベルであったときよりも電位が上がる。次
に、φ2 がＨレベルになると、今度はＮm-1 からＮm へ
電流が供給され、さらに、φ2 がＬレベルに戻るとＮ
m-2 からＮm-1 に電流が供給されるために、Ｎm-1 の電
位が前のサイクルより上昇する。このようにして左から
右へ電流が流れ、定常状態になると、１段当たりの電位
が、次式に従って上昇することになる。
【０００４】 αＶOSC −ＶTH ……（１） 但し、α：Ｃ1 、Ｃ2 、……などのカップリング比 （他の浮遊容量を含めた容量に対する割合） ＶOSC ：クロック電圧φ1 、φ2 の振幅（＝ＶCC） ＶTH：ＭＯＳトランジスタのしきい電圧
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
従来の電圧昇圧回路にあっては、１段当たりの上昇がＶ
THだけ小さくなり、このＶTHは基板バイアス効果による
影響で段数を増やすほど大きくなるから、段数の増加に
伴って昇圧効率が悪化するといった問題点があった。 ［目的］そこで、本発明は、このような問題点に鑑みて
なされたもので、多段に接続しても昇圧効率の悪化しな
い電圧昇圧回路の提供を目的とする。
従来の電圧昇圧回路にあっては、１段当たりの上昇がＶ
THだけ小さくなり、このＶTHは基板バイアス効果による
影響で段数を増やすほど大きくなるから、段数の増加に
伴って昇圧効率が悪化するといった問題点があった。 ［目的］そこで、本発明は、このような問題点に鑑みて
なされたもので、多段に接続しても昇圧効率の悪化しな
い電圧昇圧回路の提供を目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、複数のＭＯ
ＳトランジスタＴ1A、Ｔ2Aからなる第１のトランジスタ
列Ａ及び該第１のトランジスタ列Ａと同数のＭＯＳトラ
ンジスタＴ1B、Ｔ2Bからなる第２のトランジスタ列Ｂを
備え、前記トランジスタ列Ａ、Ｂの各ノードＮ1A、
Ｎ2A、Ｎ1B、Ｎ2Bと、ノンオーバラップの２相クロック
電源φ1 、φ2 との間にそれぞれコンデンサＣ1A、
Ｃ2A、Ｃ1B、Ｃ2Bを接続し、前記第１のトランジスタ列
Ａを構成する各ＭＯＳトランジスタＴ1A、Ｔ2Aのゲート
を第２のトランジスタ列Ｂの各ノードＮ1B、Ｎ2Bに接続
すると共に、前記第２のトランジスタ列Ｂを構成する各
ＭＯＳトランジスタＴ1B、Ｔ2Bのゲートを第１のトラン
ジスタ列Ａの各ノードＮ1A、Ｎ2Aに接続して構成するこ
とを特徴とする。なお、Ｖin1A、Ｖin1Bは入力電圧、Ｖ
out1 A、Ｖout1Bは昇圧された出力電圧である。
成するためその原理図を図１に示すように、複数のＭＯ
ＳトランジスタＴ1A、Ｔ2Aからなる第１のトランジスタ
列Ａ及び該第１のトランジスタ列Ａと同数のＭＯＳトラ
ンジスタＴ1B、Ｔ2Bからなる第２のトランジスタ列Ｂを
備え、前記トランジスタ列Ａ、Ｂの各ノードＮ1A、
Ｎ2A、Ｎ1B、Ｎ2Bと、ノンオーバラップの２相クロック
電源φ1 、φ2 との間にそれぞれコンデンサＣ1A、
Ｃ2A、Ｃ1B、Ｃ2Bを接続し、前記第１のトランジスタ列
Ａを構成する各ＭＯＳトランジスタＴ1A、Ｔ2Aのゲート
を第２のトランジスタ列Ｂの各ノードＮ1B、Ｎ2Bに接続
すると共に、前記第２のトランジスタ列Ｂを構成する各
ＭＯＳトランジスタＴ1B、Ｔ2Bのゲートを第１のトラン
ジスタ列Ａの各ノードＮ1A、Ｎ2Aに接続して構成するこ
とを特徴とする。なお、Ｖin1A、Ｖin1Bは入力電圧、Ｖ
out1 A、Ｖout1Bは昇圧された出力電圧である。
【０００７】
【作用】本発明では、２本のトランジスタ列Ａ、Ｂが相
補的にチェイン動作すると共に、各トランジスタ列Ａ、
Ｂを構成する各ＭＯＳトランジスタＴ1A、Ｔ2A、Ｔ1B、
Ｔ2Bのゲートに、他方のトランジスタ列のノード電位が
与えられるため、基板バイアス効果によってＶTHが増大
した場合でも、昇圧動作に影響を与えることはなく、段
数増加に伴う昇圧効率の悪化が回避される。
補的にチェイン動作すると共に、各トランジスタ列Ａ、
Ｂを構成する各ＭＯＳトランジスタＴ1A、Ｔ2A、Ｔ1B、
Ｔ2Bのゲートに、他方のトランジスタ列のノード電位が
与えられるため、基板バイアス効果によってＶTHが増大
した場合でも、昇圧動作に影響を与えることはなく、段
数増加に伴う昇圧効率の悪化が回避される。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図８は本発明に係る電圧昇圧回路の一実施
例を示す図である。まず、構成を説明する。図２におい
て、Ａ10は３個のＭＯＳトランジスタＴ10 A 、Ｔ11A 、
Ｔ12A を直列に接続して構成する第１のトランジスタ
列、Ｂ10は同じく３個のＭＯＳトランジスタＴ10B 、Ｔ
11B 、Ｔ12B を直列に接続して構成する第２のトランジ
スタ列である。なお、これら６個のＭＯＳトランジスタ
ＴiA、ＴiB（ｉは１０、１１、１２）は、何れもｎチャ
ネル型であり、各々のゲートは他方側のトランジスタ列
のノードに接続されている。すなわち、第１のトランジ
スタ列Ａ10のＴ10A 、Ｔ11A 、Ｔ12A の各ゲートは、第
２のトランジスタ列Ｂ 10のノードＮ10B 、Ｎ11B 、Ｎ
12B にそれぞれ接続され、第２のトランジスタ列Ｂ10の
Ｔ10B 、Ｔ11B 、Ｔ12B の各ゲートは、第１のトランジ
スタ列Ａ10のノードＮ10A 、Ｎ11A 、Ｎ12A に接続され
ている。ここで、各トランジスタ列Ａ10、Ｂ10の下側
（図面の下側）から入力電圧Ｖin10A 、Ｖin10B を与
え、上側から昇圧された出力電圧Ｖout10A、Ｖout10Bを
取り出すものとすると、６個のノードの電位関係（但
し、定常状態）は、次のとおりとなる。
する。図２〜図８は本発明に係る電圧昇圧回路の一実施
例を示す図である。まず、構成を説明する。図２におい
て、Ａ10は３個のＭＯＳトランジスタＴ10 A 、Ｔ11A 、
Ｔ12A を直列に接続して構成する第１のトランジスタ
列、Ｂ10は同じく３個のＭＯＳトランジスタＴ10B 、Ｔ
11B 、Ｔ12B を直列に接続して構成する第２のトランジ
スタ列である。なお、これら６個のＭＯＳトランジスタ
ＴiA、ＴiB（ｉは１０、１１、１２）は、何れもｎチャ
ネル型であり、各々のゲートは他方側のトランジスタ列
のノードに接続されている。すなわち、第１のトランジ
スタ列Ａ10のＴ10A 、Ｔ11A 、Ｔ12A の各ゲートは、第
２のトランジスタ列Ｂ 10のノードＮ10B 、Ｎ11B 、Ｎ
12B にそれぞれ接続され、第２のトランジスタ列Ｂ10の
Ｔ10B 、Ｔ11B 、Ｔ12B の各ゲートは、第１のトランジ
スタ列Ａ10のノードＮ10A 、Ｎ11A 、Ｎ12A に接続され
ている。ここで、各トランジスタ列Ａ10、Ｂ10の下側
（図面の下側）から入力電圧Ｖin10A 、Ｖin10B を与
え、上側から昇圧された出力電圧Ｖout10A、Ｖout10Bを
取り出すものとすると、６個のノードの電位関係（但
し、定常状態）は、次のとおりとなる。
【０００９】 Ｎ10A ＝Ｎ10B ＜Ｎ11A ＝Ｎ11B ＜Ｎ12A ＝Ｎ12B ……（１） 各ノードＮiA、ＮiBには、コンデンサＣ10A 、Ｃ11A 、
Ｃ12A 、Ｃ10B 、Ｃ11 B 、Ｃ12B の一端がそれぞれ接続
されており、コンデンサＣiA、ＣiBの他端は、ノンオー
バーラップの２相クロック電源φ1 、φ2 にそれぞれ交
互に接続されている。具体的には、Ｃ10A 、Ｃ12A 及び
Ｃ11Bがφ2 に接続され、残りのＣ11A、Ｃ10B 、Ｃ12B
がφ1 に接続されている。なお、φ1 とφ2 を逆にして
もよい。
Ｃ12A 、Ｃ10B 、Ｃ11 B 、Ｃ12B の一端がそれぞれ接続
されており、コンデンサＣiA、ＣiBの他端は、ノンオー
バーラップの２相クロック電源φ1 、φ2 にそれぞれ交
互に接続されている。具体的には、Ｃ10A 、Ｃ12A 及び
Ｃ11Bがφ2 に接続され、残りのＣ11A、Ｃ10B 、Ｃ12B
がφ1 に接続されている。なお、φ1 とφ2 を逆にして
もよい。
【００１０】次に、作用を説明する。本実施例では、ト
ランジスタ列Ａ10、Ｂ10の各ノードＮiA、ＮiBの電位
が、コンデンサＣiA、ＣiBによるキャパシタンス・カッ
プリングにより、所定の振幅（φ1 、φ2 の振幅、好ま
しくはＶin10A 、Ｖin10B と同振幅；便宜的にＶCC）で
交互に変化し、例えば、Ｎ10A とＮ10B 、Ｎ12A とＮ
12B がＬレベル（又はＨレベル）のときは、Ｎ11A とＮ
11B がＨレベル（又はＬレベル）となる。また、任意の
ノード（例えばＮ10B ）がＬレベルに変化するときは、
そのノードＮ10B に繋がる２個のＭＯＳトランジスタＴ
10B 、Ｔ11B のうち、入力側のＴ10B がオン、出力側の
Ｔ11B がオフするようになっている。これは、Ｔ10Bの
ゲート電位を他方側のトランジスタ列Ａ10のノードＮ
10A から与え、Ｔ11B のゲート電位を同トランジスタ列
Ａ10のノードＮ11A から与えているからである。
ランジスタ列Ａ10、Ｂ10の各ノードＮiA、ＮiBの電位
が、コンデンサＣiA、ＣiBによるキャパシタンス・カッ
プリングにより、所定の振幅（φ1 、φ2 の振幅、好ま
しくはＶin10A 、Ｖin10B と同振幅；便宜的にＶCC）で
交互に変化し、例えば、Ｎ10A とＮ10B 、Ｎ12A とＮ
12B がＬレベル（又はＨレベル）のときは、Ｎ11A とＮ
11B がＨレベル（又はＬレベル）となる。また、任意の
ノード（例えばＮ10B ）がＬレベルに変化するときは、
そのノードＮ10B に繋がる２個のＭＯＳトランジスタＴ
10B 、Ｔ11B のうち、入力側のＴ10B がオン、出力側の
Ｔ11B がオフするようになっている。これは、Ｔ10Bの
ゲート電位を他方側のトランジスタ列Ａ10のノードＮ
10A から与え、Ｔ11B のゲート電位を同トランジスタ列
Ａ10のノードＮ11A から与えているからである。
【００１１】したがって、Ｎ10B の電位は、φ1 がＬレ
ベルになったときに、Ｔ10B を通してＶin10B （ＶCC）
相当となり、次いで、φ1 ＝Ｈレベルになったときに、
φ1の変化分（すなわちＶCC）＋Ｖin10B （すなわちＶ
CC）となるから、かかる１段目のノードＮ10B の電位
は、ＶCC（φ1 ＝Ｌレベル）から２×ＶCC（φ1 ＝Ｈレ
ベル）の間で変化し、その昇圧分は「ＶCC」となる。
ベルになったときに、Ｔ10B を通してＶin10B （ＶCC）
相当となり、次いで、φ1 ＝Ｈレベルになったときに、
φ1の変化分（すなわちＶCC）＋Ｖin10B （すなわちＶ
CC）となるから、かかる１段目のノードＮ10B の電位
は、ＶCC（φ1 ＝Ｌレベル）から２×ＶCC（φ1 ＝Ｈレ
ベル）の間で変化し、その昇圧分は「ＶCC」となる。
【００１２】また、２段目のノード（例えばＮ11B ）の
電位は、φ2 がＬレベルになったときに、Ｔ11B を通し
てＮ10B の電位（このときφ1 ＝Ｈレベルであるから、
Ｎ10 B ＝２×ＶCC）相当となり、次いで、φ2 ＝Ｈレベ
ルになったときに、φ2 の変化分（すなわちＶCC）＋Ｎ
10B の電位（すなわち２×ＶCC）となるから、かかる２
段目のノードＮ11B の電位は、２×ＶCC（φ2 ＝Ｌレベ
ル）から３×ＶCC（φ 2 ＝Ｈレベル）の間で変化し、そ
の昇圧分は１段目と同様に「ＶCC」となる。
電位は、φ2 がＬレベルになったときに、Ｔ11B を通し
てＮ10B の電位（このときφ1 ＝Ｈレベルであるから、
Ｎ10 B ＝２×ＶCC）相当となり、次いで、φ2 ＝Ｈレベ
ルになったときに、φ2 の変化分（すなわちＶCC）＋Ｎ
10B の電位（すなわち２×ＶCC）となるから、かかる２
段目のノードＮ11B の電位は、２×ＶCC（φ2 ＝Ｌレベ
ル）から３×ＶCC（φ 2 ＝Ｈレベル）の間で変化し、そ
の昇圧分は１段目と同様に「ＶCC」となる。
【００１３】また、３段目のノード（例えばＮ12B ）の
電位は、φ1 がＬレベルになったときに、Ｔ12B を通し
てＮ11B の電位（このときφ2 ＝Ｈレベルであるから、
Ｎ11 B ＝３×ＶCC）相当となり、次いで、φ1 ＝Ｈレベ
ルになったときに、φ1 の変化分（すなわちＶCC）＋Ｎ
11B の電位（すなわち３×ＶCC）となるから、かかる３
段目のノードＮ12B の電位は、３×ＶCC（φ1 ＝Ｌレベ
ル）から４×ＶCC（φ 1 ＝Ｈレベル）の間で変化し、そ
の昇圧分は１段目及び２段目と同様に「ＶCC」となる。
電位は、φ1 がＬレベルになったときに、Ｔ12B を通し
てＮ11B の電位（このときφ2 ＝Ｈレベルであるから、
Ｎ11 B ＝３×ＶCC）相当となり、次いで、φ1 ＝Ｈレベ
ルになったときに、φ1 の変化分（すなわちＶCC）＋Ｎ
11B の電位（すなわち３×ＶCC）となるから、かかる３
段目のノードＮ12B の電位は、３×ＶCC（φ1 ＝Ｌレベ
ル）から４×ＶCC（φ 1 ＝Ｈレベル）の間で変化し、そ
の昇圧分は１段目及び２段目と同様に「ＶCC」となる。
【００１４】以上のように、本実施例では、各段の昇圧
分を「ＶCC」とすることができ、例えば、図２のように
３段で構成すると、その最終段のノードＮ12A 、Ｎ12B
から、入力電圧Ｖin10A 、ＶinB を最大で４倍「４×Ｖ
CC」に昇圧した出力電圧Ｖou t10A、Ｖout10Bを取り出す
ことができる。しかも、各段の昇圧分が「ＶCC」であ
り、冒頭の従来例のようにＶTHに影響されないから、仮
に基板バイアス効果によってＶTHが上昇したとしても、
その昇圧効率を悪化させることはない。
分を「ＶCC」とすることができ、例えば、図２のように
３段で構成すると、その最終段のノードＮ12A 、Ｎ12B
から、入力電圧Ｖin10A 、ＶinB を最大で４倍「４×Ｖ
CC」に昇圧した出力電圧Ｖou t10A、Ｖout10Bを取り出す
ことができる。しかも、各段の昇圧分が「ＶCC」であ
り、冒頭の従来例のようにＶTHに影響されないから、仮
に基板バイアス効果によってＶTHが上昇したとしても、
その昇圧効率を悪化させることはない。
【００１５】また、本実施例では、１段当たりの昇圧分
が従来例よりも大きいため（少なくともＶTH分の差があ
る）、少ない段数で所望の昇圧電圧を生成でき、負荷側
から見た昇圧電圧回路のインピーダンス（いわゆる電源
インピーダンス）をその段数差に応じて低減できる。こ
のことは、負荷に対して大きな電流を供給できることを
意味しており、各種の半導体集積装置に好適なものとす
ることができる。
が従来例よりも大きいため（少なくともＶTH分の差があ
る）、少ない段数で所望の昇圧電圧を生成でき、負荷側
から見た昇圧電圧回路のインピーダンス（いわゆる電源
インピーダンス）をその段数差に応じて低減できる。こ
のことは、負荷に対して大きな電流を供給できることを
意味しており、各種の半導体集積装置に好適なものとす
ることができる。
【００１６】なお、図３に示すように、上記実施例の電
圧昇圧回路（図２の回路）の入力側に、負荷用のＭＯＳ
トランジスタＴ13A 、Ｔ13B を接続し、このトランジス
タＴ 13A 、Ｔ13B を介して入力電圧Ｖin10A 、Ｖin10B
を与えるようにしてもよいし、あるいは、図４に示すよ
うに、上記実施例の電圧昇圧回路（図２の回路）の入力
側に、ＭＯＳトランジスタＴ14A 、Ｔ15A 、Ｔ16A 及び
コンデンサＣ14A 、Ｃ 15A からなる第１のチャージポン
プ回路Ａ21と、ＭＯＳトランジスタＴ14B 、Ｔ 15B 、Ｔ
16B 及びコンデンサＣ14B 、Ｃ15B からなる第２のチャ
ージポンプ回路Ｂ21とを接続してもよい。これによれ
ば、チャージポンプ回路Ａ21、Ｂ21と上記実施例の電圧
昇圧回路とによって入力電圧Ｖin10A 、Ｖin10B を２段
構えで昇圧でき、より大きな出力電圧Ｖout10A、Ｖ
out10Bを得ることができる。
圧昇圧回路（図２の回路）の入力側に、負荷用のＭＯＳ
トランジスタＴ13A 、Ｔ13B を接続し、このトランジス
タＴ 13A 、Ｔ13B を介して入力電圧Ｖin10A 、Ｖin10B
を与えるようにしてもよいし、あるいは、図４に示すよ
うに、上記実施例の電圧昇圧回路（図２の回路）の入力
側に、ＭＯＳトランジスタＴ14A 、Ｔ15A 、Ｔ16A 及び
コンデンサＣ14A 、Ｃ 15A からなる第１のチャージポン
プ回路Ａ21と、ＭＯＳトランジスタＴ14B 、Ｔ 15B 、Ｔ
16B 及びコンデンサＣ14B 、Ｃ15B からなる第２のチャ
ージポンプ回路Ｂ21とを接続してもよい。これによれ
ば、チャージポンプ回路Ａ21、Ｂ21と上記実施例の電圧
昇圧回路とによって入力電圧Ｖin10A 、Ｖin10B を２段
構えで昇圧でき、より大きな出力電圧Ｖout10A、Ｖ
out10Bを得ることができる。
【００１７】また、図５に示すように、上記実施例の電
圧昇圧回路（図２の回路、図３の回路又は図４の回路）
の出力側に、ＭＯＳトランジスタＴ17A 、Ｔ18A 、Ｔ
17B 、Ｔ18B 及びコンデンサＣ16A 、Ｃ16B からなる出
力回路を設けてもよい。これによれば、φ1 ＝Ｈレベル
のときに（Ｖout10B＝４×ＶCC）Ｔ17B がオンし、ま
た、φ2 ＝Ｈレベルのときに（Ｖout10A＝４×ＶCC）Ｔ
17A がオンするから、φ1 、φ2 のＨレベルに同期して
１本の出力線上にＶout10A、Ｖout10Bを交互に取り出す
ことができ、４×ＶCC一定の電位を持つ出力電圧Ｖ
out10A+10Bを生成できる。
圧昇圧回路（図２の回路、図３の回路又は図４の回路）
の出力側に、ＭＯＳトランジスタＴ17A 、Ｔ18A 、Ｔ
17B 、Ｔ18B 及びコンデンサＣ16A 、Ｃ16B からなる出
力回路を設けてもよい。これによれば、φ1 ＝Ｈレベル
のときに（Ｖout10B＝４×ＶCC）Ｔ17B がオンし、ま
た、φ2 ＝Ｈレベルのときに（Ｖout10A＝４×ＶCC）Ｔ
17A がオンするから、φ1 、φ2 のＨレベルに同期して
１本の出力線上にＶout10A、Ｖout10Bを交互に取り出す
ことができ、４×ＶCC一定の電位を持つ出力電圧Ｖ
out10A+10Bを生成できる。
【００１８】なお、図６は、図２、図３及び図５の構成
を含む全体回路図であり、ｎチャネルＭＯＳトランジス
タで構成した例である。すなわち、Ａ31は４個のＭＯＳ
トランジスタＴ21A 〜Ｔ24A からなる第１のトランジス
タ列、Ｂ31は同じく４個のＭＯＳトランジスタＴ21B 〜
Ｔ24B からなる第２のトランジスタ列であり、各トラン
ジスタ列Ａ31、Ｂ31のノードＮ20A 〜Ｎ24A 、Ｎ20B 〜
24B とノンオーバラップの２相クロックφ1 、φ2 の間
にはコンデンサＣ20A 〜Ｃ24A 、Ｃ20B 〜Ｃ24 B が接続
されている。また、第１及び第２のトランジスタ列
Ａ31、Ｂ31の入力側には、負荷トランジスタＴ25A 、Ｔ
25B を介して入力電圧（ＶCC）が与えられ、さらに、出
力側からは、ＭＯＳトランジスタＴ26A 、Ｔ27A 、Ｔ
26B 、Ｔ27B 及びコンデンサＣ25A 、Ｃ25B からなる出
力回路２０を介して、最終段のノードＮ 24A 、Ｎ24B の
電位が交互に取り出されるようになっている。なお、Ｃ
L 及びＲ L はそれぞれ負荷の等価容量と等価抵抗を表し
ている。
を含む全体回路図であり、ｎチャネルＭＯＳトランジス
タで構成した例である。すなわち、Ａ31は４個のＭＯＳ
トランジスタＴ21A 〜Ｔ24A からなる第１のトランジス
タ列、Ｂ31は同じく４個のＭＯＳトランジスタＴ21B 〜
Ｔ24B からなる第２のトランジスタ列であり、各トラン
ジスタ列Ａ31、Ｂ31のノードＮ20A 〜Ｎ24A 、Ｎ20B 〜
24B とノンオーバラップの２相クロックφ1 、φ2 の間
にはコンデンサＣ20A 〜Ｃ24A 、Ｃ20B 〜Ｃ24 B が接続
されている。また、第１及び第２のトランジスタ列
Ａ31、Ｂ31の入力側には、負荷トランジスタＴ25A 、Ｔ
25B を介して入力電圧（ＶCC）が与えられ、さらに、出
力側からは、ＭＯＳトランジスタＴ26A 、Ｔ27A 、Ｔ
26B 、Ｔ27B 及びコンデンサＣ25A 、Ｃ25B からなる出
力回路２０を介して、最終段のノードＮ 24A 、Ｎ24B の
電位が交互に取り出されるようになっている。なお、Ｃ
L 及びＲ L はそれぞれ負荷の等価容量と等価抵抗を表し
ている。
【００１９】また、図７は、同じく図２、図３及び図５
の構成を含む全体回路図であり、ｐチャネルＭＯＳトラ
ンジスタで構成した例である。すなわち、Ａ41は３個の
ＭＯＳトランジスタＴ31A 〜Ｔ33A からなる第１のトラ
ンジスタ列、Ｂ41は同じく３個のＭＯＳトランジスタＴ
31B 〜Ｔ33B からなる第２のトランジスタ列であり、各
トランジスタ列Ａ41、Ｂ41のノードＮ30A 〜Ｎ33A 、Ｎ
30B 〜33B とノンオーバラップの２相クロックφ1 、φ
2 の間にはコンデンサＣ30A 〜Ｃ33A 、Ｃ30B〜Ｃ33B
が接続されている。また、第１及び第２のトランジスタ
列Ａ41、Ｂ41の入力側には、負荷トランジスタＴ34A 、
Ｔ34B を介して入力電圧（ＶSS）が与えられ、さらに、
出力側からは、ＭＯＳトランジスタＴ35A 、Ｔ36A 、Ｔ
35B 、Ｔ 36B 及びコンデンサＣ34A 、Ｃ34B からなる出
力回路２１を介して、最終段のノードＮ33A 、Ｎ33B の
電位が交互に取り出されるようになっている。
の構成を含む全体回路図であり、ｐチャネルＭＯＳトラ
ンジスタで構成した例である。すなわち、Ａ41は３個の
ＭＯＳトランジスタＴ31A 〜Ｔ33A からなる第１のトラ
ンジスタ列、Ｂ41は同じく３個のＭＯＳトランジスタＴ
31B 〜Ｔ33B からなる第２のトランジスタ列であり、各
トランジスタ列Ａ41、Ｂ41のノードＮ30A 〜Ｎ33A 、Ｎ
30B 〜33B とノンオーバラップの２相クロックφ1 、φ
2 の間にはコンデンサＣ30A 〜Ｃ33A 、Ｃ30B〜Ｃ33B
が接続されている。また、第１及び第２のトランジスタ
列Ａ41、Ｂ41の入力側には、負荷トランジスタＴ34A 、
Ｔ34B を介して入力電圧（ＶSS）が与えられ、さらに、
出力側からは、ＭＯＳトランジスタＴ35A 、Ｔ36A 、Ｔ
35B 、Ｔ 36B 及びコンデンサＣ34A 、Ｃ34B からなる出
力回路２１を介して、最終段のノードＮ33A 、Ｎ33B の
電位が交互に取り出されるようになっている。
【００２０】因みに、図８は、図７における任意の２つ
のｐチャネルＭＯＳトランジスタの構造図であり、２２
はｐ型半導体基板、２３はｎウェル、２４〜２６はｎ+
拡散領域、２７〜３０はｐ拡散領域、３１、３２はゲー
ト電極である。隣接する２つのｐ拡散領域（２７と２
８、２９と３０）とその上部のゲート電極３１、３２で
２個のｐチャネル型ＭＯＳトランジスタを形成すると共
に、ｎ+ 拡散領域２４〜２６をＶSSに接続してウェルコ
ンタクトとする。
のｐチャネルＭＯＳトランジスタの構造図であり、２２
はｐ型半導体基板、２３はｎウェル、２４〜２６はｎ+
拡散領域、２７〜３０はｐ拡散領域、３１、３２はゲー
ト電極である。隣接する２つのｐ拡散領域（２７と２
８、２９と３０）とその上部のゲート電極３１、３２で
２個のｐチャネル型ＭＯＳトランジスタを形成すると共
に、ｎ+ 拡散領域２４〜２６をＶSSに接続してウェルコ
ンタクトとする。
【００２１】
【発明の効果】本発明によれば、以上のように構成した
ので、１段当たりの昇圧を「ＶCC」とすることができ、
ＶTHの影響を排除して多段に接続しても昇圧効率の悪化
しない電圧昇圧回路を提供できる。
ので、１段当たりの昇圧を「ＶCC」とすることができ、
ＶTHの影響を排除して多段に接続しても昇圧効率の悪化
しない電圧昇圧回路を提供できる。
【図１】本発明の原理図である。
【図２】一実施例の構成図である。
【図３】一実施例に追加して好ましい入力回路の構成図
である。
である。
【図４】一実施例に追加して好ましいチャージポンプ回
路の構成図である。
路の構成図である。
【図５】一実施例に追加して好ましい出力回路の構成図
である。
である。
【図６】ｎチャネル型ＭＯＳトランジスタで構成した一
実施例の全体回路図である。
実施例の全体回路図である。
【図７】ｐチャネル型ＭＯＳトランジスタで構成した一
実施例の全体回路図である。
実施例の全体回路図である。
【図８】ｐチャネル型ＭＯＳトランジスタの構造図であ
る。
る。
【図９】従来例の回路図である。
Ａ：第１のトランジスタ列 Ｂ：第２のトランジスタ列 ＣiA、ＣiB：コンデンサ ＮiA、ＮiB：ノード ＴiA、ＴiB：ＭＯＳトランジスタ φ1 、φ2 ：２相クロック電源
Claims (1)
- 【請求項１】複数のＭＯＳトランジスタ（Ｔ1A、Ｔ2A）
からなる第１のトランジスタ列（Ａ）及び該第１のトラ
ンジスタ列（Ａ）と同数のＭＯＳトランジスタ（Ｔ1B、
Ｔ2B）からなる第２のトランジスタ列（Ｂ）を備え、 前記トランジスタ列（Ａ、Ｂ）の各ノード（Ｎ1A、
Ｎ2A、Ｎ1B、Ｎ2B）と、ノンオーバラップの２相クロッ
ク電源（φ1 、φ2 ）との間にそれぞれコンデンサ（Ｃ
1A、Ｃ2A、Ｃ1B、Ｃ2B）を接続し、 前記第１のトランジスタ列（Ａ）を構成する各ＭＯＳト
ランジスタ（Ｔ1A、Ｔ 2A）のゲートを第２のトランジス
タ列（Ｂ）の各ノード（Ｎ1B、Ｎ2B）に接続すると共
に、 前記第２のトランジスタ列（Ｂ）を構成する各ＭＯＳト
ランジスタ（Ｔ1B、Ｔ 2B）のゲートを第１のトランジス
タ列（Ａ）の各ノード（Ｎ1A、Ｎ2A）に接続して構成す
ることを特徴とする電圧昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25123492A JP3040885B2 (ja) | 1992-09-21 | 1992-09-21 | 電圧昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25123492A JP3040885B2 (ja) | 1992-09-21 | 1992-09-21 | 電圧昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06105538A JPH06105538A (ja) | 1994-04-15 |
| JP3040885B2 true JP3040885B2 (ja) | 2000-05-15 |
Family
ID=17219714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25123492A Expired - Fee Related JP3040885B2 (ja) | 1992-09-21 | 1992-09-21 | 電圧昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3040885B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008079493A (ja) * | 2006-08-22 | 2008-04-03 | Nec Lcd Technologies Ltd | 電源回路及び該電源回路を備えた電子機器 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7102422B1 (en) | 1994-04-20 | 2006-09-05 | Nippon Steel Corporation | Semiconductor booster circuit having cascaded MOS transistors |
| JP3167904B2 (ja) * | 1994-12-27 | 2001-05-21 | 日本鋼管株式会社 | 電圧昇圧回路 |
| JP5197704B2 (ja) * | 2010-09-22 | 2013-05-15 | 株式会社東芝 | 半導体装置 |
-
1992
- 1992-09-21 JP JP25123492A patent/JP3040885B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008079493A (ja) * | 2006-08-22 | 2008-04-03 | Nec Lcd Technologies Ltd | 電源回路及び該電源回路を備えた電子機器 |
| US7564297B2 (en) | 2006-08-22 | 2009-07-21 | Nec Lcd Technologies, Ltd | Power supply circuit and electronic device equipped with same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105538A (ja) | 1994-04-15 |
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