JPWO2014148170A1 - シフトレジスタ - Google Patents

Abstract

単位回路１を多段接続してシフトレジスタを構成する。出力トランジスタＴｒ１は、ゲート電位に応じて、クロック信号ＣＫＡを出力するか否かを切り替える。セットトランジスタＴｒ２は、セット制御部３の出力に応じて、オン電位出力部２の出力をＴｒ１のゲート端子に与えるか否かを切り替える。セット制御部３は、Ｔｒ１のゲート端子にハイレベル電位が与えられる期間の一部において、Ｔｒ２のゲート端子をフローティング状態に制御する。Ｔｒ２のゲート電位を突き上げによって上昇させ、Ｔｒ１のゲート端子に閾値落ちのないハイレベル電位を与え、出力信号ＯＵＴがハイレベルになるときに出力信号ＯＵＴのなまりを小さくする。これにより、トランジスタの閾値電圧の変動に対する動作マージンを大きくする。

Description

本発明は、シフトレジスタに関し、特に、表示装置の駆動回路などに好適に使用されるシフトレジスタに関する。

アクティブマトリクス型の表示装置は、２次元状に配置された画素回路を行単位で選択し、選択した画素回路に表示データに応じた電圧を書き込むことにより、画像を表示する。画素回路を行単位で選択するためには、走査線駆動回路として、クロック信号に基づき出力信号を順にシフトするシフトレジスタが用いられる。また、点順次駆動を行う表示装置では、データ線駆動回路の内部に同様のシフトレジスタが設けられる。

液晶表示装置などでは、画素回路内のＴＦＴ（Thin Film Transistor）を形成するための製造プロセスを用いて、画素回路の駆動回路を画素回路と一体に形成することがある。この場合には、製造コストを削減するために、シフトレジスタを含む駆動回路をＴＦＴと同じ導電型のトランジスタで形成することが好ましい。

シフトレジスタについては、従来から各種の回路が提案されている。図６１は、特許文献１に記載されたシフトレジスタの構成を示すブロック図である。図６１に示すシフトレジスタは、図６２に示す単位回路９１を多段接続して構成され、図６３に示すタイミングチャートに従い動作する。このシフトレジスタでは、ブートストラップ方式が採用されている。以下、トランジスタの閾値電圧をＶｔｈ、ハイレベル電位をＶＤＤとする。

単位回路９１には、入力信号ＩＮとして、前段の単位回路９１の出力信号ＯＵＴ（または、スタートパルスＳＴ）が与えられる。入力信号ＩＮがハイレベルになると、トランジスタＱ２がオンし、節点Ｎ１の電位は（ＶＤＤ−Ｖｔｈ）まで上昇する。次にクロック信号ＣＫがローレベルからハイレベルに変化すると、トランジスタＱ１のゲート−チャネル間の容量および容量Ｃ１によって、節点Ｎ１の電位は突き上げられて（ＶＤＤ−Ｖｔｈ＋α）まで上昇する（ただし、αはクロック信号ＣＫの振幅にほぼ等しい）。通常はＶＤＤ−Ｖｔｈ＋α＞ＶＤＤ＋Ｖｔｈが成立するので、クロック信号ＣＫがトランジスタＱ１を通過するときに、クロック信号ＣＫのハイレベル電位はトランジスタＱ１の閾値電圧分だけ低下しない。したがって、閾値落ちのないハイレベル電位ＶＤＤを出力信号ＯＵＴとして出力することができる。また、出力信号ＯＵＴのハイレベル期間では、トランジスタＱ１のゲート−ソース間の電圧は（ＶＤＤ−Ｖｔｈ＋α）−ＶＤＤ＝α−Ｖｔｈになる。トランジスタＱ１のゲート端子にクロック信号ＣＫのハイレベル電位よりも十分に高い電位を与えることにより、出力信号ＯＵＴのなまりを小さくすることができる。

国際公開第２００９／３４７５０号

しかしながら、上記従来のシフトレジスタでは、トランジスタの閾値電圧が高いときに以下の問題が生じる。トランジスタの閾値電圧は、製造ばらつきによって元々高い場合や、温度変化やトランジスタの劣化によって高くなる場合がある。閾値電圧Ｖｔｈが高い場合、トランジスタＱ２のオン電流は減少するので、入力信号ＩＮのハイレベル期間内に節点Ｎ１の電位が（ＶＤＤ−Ｖｔｈ）に到達しないことがある。例えば、入力信号ＩＮがローレベルに変化する時点で節点Ｎ１の電位が（ＶＤＤ−Ｖｔｈ−β）（ただし、β＞０）である場合、出力信号ＯＵＴのハイレベル期間では、トランジスタＱ１のゲート−ソース間の電圧は（ＶＤＤ−Ｖｔｈ−β＋α）−ＶＤＤ＝α−Ｖｔｈ−βになる。トランジスタＱ１のゲート電位がクロック信号ＣＫのハイレベル電位に近いほど、出力信号ＯＵＴのなまりが大きくなる。また、トランジスタの劣化が進行し、βがさらに大きくなると、ＶＤＤ−Ｖｔｈ−β＋α＜ＶＤＤ＋Ｖｔｈが成立することがある。この場合、出力信号ＯＵＴの電位はＶＤＤよりも低くなるので、シフトレジスタが誤動作することがある。

それ故に、本発明は、トランジスタの閾値電圧の変動に対して大きな動作マージンを有するシフトレジスタを提供することを目的とする。

本発明の第１の局面は、複数の単位回路を多段接続した構成を有するシフトレジスタであって、
前記単位回路は、
第１導通端子がクロック信号を入力するためのクロック端子に接続され、第２導通端子が前記クロック信号を出力するための出力端子に接続された出力トランジスタと、
前記出力トランジスタの制御端子に与えられるオン電位を出力するオン電位出力部と、
第１導通端子に前記オン電位出力部の出力が与えられ、第２導通端子が前記出力トランジスタの制御端子に接続されたセットトランジスタと、
前記セットトランジスタの制御端子にオン電位とオフ電位を切り換えて印加するセット制御部とを備え、
前記セット制御部は、前記出力トランジスタの制御端子にオン電位が与えられる期間の一部において、前記セットトランジスタの制御端子をフローティング状態に制御することを特徴とする。

本発明の第２の局面は、複数の単位回路を多段接続した構成を有するシフトレジスタであって、
前記単位回路は、
第１導通端子がクロック信号を入力するためのクロック端子に接続され、第２導通端子が前記クロック信号を出力するための出力端子に接続された出力トランジスタと、
第１導通端子が第１節点に接続され、第２導通端子が前記出力トランジスタの制御端子に接続され、制御端子にオン電位が固定的に印加された耐圧用トランジスタと、
前記第１節点に与えられるオン電位を出力するオン電位出力部と、
第１導通端子に前記オン電位出力部の出力が与えられ、第２導通端子が前記第１節点に接続されたセットトランジスタと、
前記セットトランジスタの制御端子にオン電位とオフ電位を切り換えて印加するセット制御部とを備え、
前記セット制御部は、前記第１節点にオン電位が与えられる期間の一部において、前記セットトランジスタの制御端子をフローティング状態に制御することを特徴とする。

本発明の第３の局面は、本発明の第１または第２の局面において、
前記オン電位出力部は、前記単位回路に対する入力信号を出力し、
前記セット制御部は、第１導通端子に第２クロック信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続され、制御端子にオン電位が固定的に印加されたトランジスタを含むことを特徴とする。

本発明の第４の局面は、本発明の第１または第２の局面において、
前記オン電位出力部は、前記単位回路に対する入力信号を出力し、
前記セット制御部は、第１導通端子に前記入力信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続され、制御端子にオン電位が固定的に印加されたトランジスタを含むことを特徴とする。

本発明の第５の局面は、本発明の第１または第２の局面において、
前記オン電位出力部は、オン電位を固定的に出力し、
前記セット制御部は、第１導通端子に前記単位回路に対する入力信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続され、制御端子にオン電位が固定的に印加されたトランジスタを含むことを特徴とする。

本発明の第６の局面は、本発明の第１または第２の局面において、
前記オン電位出力部は、前記単位回路に対する第１入力信号を出力し、
前記セット制御部は、第１導通端子と制御端子に前記単位回路に対する第２入力信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続されたトランジスタを含むことを特徴とする。

本発明の第７の局面は、本発明の第１または第２の局面において、
前記オン電位出力部は、前記単位回路に対する第１入力信号を出力し、
前記セット制御部は、第１導通端子に第２クロック信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続され、制御端子に前記単位回路に対する第２入力信号が与えられたトランジスタを含むことを特徴とする。

本発明の第８の局面は、本発明の第１または第２の局面において、
前記オン電位出力部は、前記単位回路に対する第１入力信号を出力し、
前記セット制御部は、第１導通端子に前記単位回路に対する第２入力信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続され、制御端子に第２クロック信号が与えられたトランジスタを含むことを特徴とする。

本発明の第９の局面は、本発明の第１または第２の局面において、
前記オン電位出力部は、前記単位回路に対する第１入力信号を出力し、
前記セット制御部は、第１導通端子に前記単位回路に対する第２入力信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続され、制御端子にオン電位が固定的に印加されたトランジスタを含むことを特徴とする。

本発明の第１０の局面は、本発明の第１または第２の局面において、
前記オン電位出力部は、前記単位回路に対する入力信号を出力し、
前記セット制御部は、第１導通端子と制御端子に第２クロック信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続されたトランジスタを含むことを特徴とする。

本発明の第１１の局面は、表示装置であって、
互いに平行に配置された複数の走査線と、
前記走査線と直交するように互いに平行に配置された複数のデータ線と、
前記走査線および前記データ線の交点に対応して配置された複数の画素回路と、
前記走査線を駆動する走査線駆動回路として、第１または第２の発明に係るシフトレジスタとを備える。

本発明の第１２の局面は、複数の単位回路を多段接続した構成を有するシフトレジスタの制御方法であって、
前記単位回路が、第１導通端子がクロック信号を入力するためのクロック端子に接続され、第２導通端子が前記クロック信号を出力するための出力端子に接続された出力トランジスタと、第２導通端子が前記出力トランジスタの制御端子に接続されたセットトランジスタとを含む場合に、
前記セットトランジスタの第１導通端子に対して、前記出力トランジスタの制御端子に与えられるオン電位を出力するステップと、
前記セットトランジスタの制御端子にオン電位とオフ電位を切り換えて印加するステップとを備え、
前記セットトランジスタの制御端子の電位を制御するステップは、前記出力トランジスタの制御端子にオン電位が与えられる期間の一部において、前記セットトランジスタの制御端子をフローティング状態に制御することを特徴とする。

本発明の第１３の局面は、複数の単位回路を多段接続した構成を有するシフトレジスタの制御方法であって、
前記単位回路が、第１導通端子がクロック信号を入力するためのクロック端子に接続され、第２導通端子が前記クロック信号を出力するための出力端子に接続された出力トランジスタと、第１導通端子が第１節点に接続され、第２導通端子が前記出力トランジスタの制御端子に接続され、制御端子にオン電位が固定的に印加された耐圧用トランジスタと、第２導通端子が前記第１節点に接続されたセットトランジスタとを含む場合に、
前記セットトランジスタの第１導通端子に対して、前記第１節点に与えられるオン電位を出力するステップと、
前記セットトランジスタの制御端子にオン電位とオフ電位を切り換えて印加するステップとを備え、
前記セットトランジスタの制御端子の電位を制御するステップは、前記第１節点にオン電位が与えられる期間の一部において、前記セットトランジスタの制御端子をフローティング状態に制御することを特徴とする。

本発明の第１または第１２の局面によれば、セットトランジスタの制御端子がフローティング状態になった後、セットトランジスタの制御端子の電位は十分なオン電位（オン電位がハイレベル電位の場合には、通常のオン電位よりも高い電位。オン電位がローレベル電位の場合には、通常のオン電位よりも低い電位）になるので、出力トランジスタの制御端子の電位は閾値落ちのないオン電位になる。したがって、オン電位を有するクロック信号を出力するときに、出力トランジスタの制御端子の電位を十分なオン電位に変化させて、出力信号のなまりを小さくすることができる。また、トランジスタの閾値電圧が元々高い場合や、温度変化やトランジスタの劣化によって高くなる場合でも、波形なまりの影響を抑えて、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。

本発明の第２または第１３の局面によれば、セットトランジスタの制御端子がフローティング状態になった後、セットトランジスタの制御端子の電位は十分なオン電位になるので、第１節点の電位は閾値落ちのないオン電位になる。したがって、オン電位を有するクロック信号を出力するときに、出力トランジスタの制御端子の電位を十分なオン電位に変化させて、上記第１の局面と同様の効果を奏することができる。また、耐圧用トランジスタの作用により、オン電位を有するクロック信号を出力するときに、第１節点の電位はオン電位出力部から出力されたオン電位から変化しない。したがって、第１節点に接続されたトランジスタの端子間にトランジスタの駆動電圧よりも高い電圧を印加することを防止することができる。

本発明の第３の局面によれば、入力信号と第２クロック信号の電位がオン電位に変化したとき、セットトランジスタの制御端子の電位が所定レベルに到達した後、セットトランジスタの制御端子はフローティング状態になる。その後、出力トランジスタの制御端子の電位（または、第１節点の電位）がオン電位に向けて変化し続けると、セットトランジスタの制御端子の電位は十分なオン電位になり、出力トランジスタの制御端子の電位（または、第１節点の電位）は閾値落ちのないオン電位になる。したがって、上記第１の局面（または、第２の局面）と同様の効果を奏することができる。

本発明の第４または第５の局面によれば、入力信号の電位がオン電位に変化したとき、セットトランジスタの制御端子の電位が所定レベルに到達した後、セットトランジスタの制御端子はフローティング状態になる。その後、出力トランジスタの制御端子の電位（または、第１節点の電位）がオン電位に向けて変化し続けると、セットトランジスタの制御端子の電位は十分なオン電位になり、出力トランジスタの制御端子の電位（または、第１節点の電位）は閾値落ちのないオン電位になる。したがって、上記第１の局面（または、第２の局面）と同様の効果を奏することができる。

本発明の第６または第９の局面によれば、第２入力信号の電位がオン電位に変化したとき、セットトランジスタの制御端子の電位が所定レベルに到達した後、セットトランジスタの制御端子はフローティング状態になる。その後、第１入力信号の電位がオン電位に変化し、出力トランジスタの制御端子の電位（または、第１節点の電位）がオン電位に変化すると、セットトランジスタの制御端子の電位は十分なオン電位になり、出力トランジスタの制御端子の電位（または、第１節点の電位）は閾値落ちのないオン電位になる。したがって、上記第１の局面（または、第２の局面）と同様の効果を奏することができる。また、第２入力信号に基づきセットトランジスタの制御端子の電位をオン電位に変化させた後に、第１入力信号に基づき出力トランジスタの制御端子（または、第１節点の電位）の電位をオン電位に変化させることにより、動作マージンを大きくすることができる。

本発明の第７または第８の局面によれば、第２入力信号と第２クロック信号の電位がオン電位に変化したとき、セットトランジスタの制御端子の電位が所定レベルに到達した後、セットトランジスタの制御端子はフローティング状態になる。その後、第１入力信号の電位がオン電位に変化し、出力トランジスタの制御端子の電位（または、第１節点の電位）がオン電位に変化すると、セットトランジスタの制御端子の電位は十分なオン電位になり、出力トランジスタの制御端子（または、第１節点の電位）の電位は閾値落ちのないオン電位になる。したがって、上記第１の局面（または、第２の局面）と同様の効果を奏することができる。また、第２入力信号と第２クロック信号に基づきセットトランジスタの制御端子の電位をオン電位に変化させた後に、第１入力信号に基づき出力トランジスタの制御端子の電位（または、第１節点の電位）をオン電位に変化させることにより、動作マージンを大きくすることができる。

本発明の第１０の局面によれば、第２クロック信号の電位がオン電位に変化したとき、セットトランジスタの制御端子の電位が所定レベルに到達した後、セットトランジスタの制御端子はフローティング状態になる。その後、入力信号の電位がオン電位に変化し、出力トランジスタの制御端子の電位（または、第１節点の電位）がオン電位に変化すると、セットトランジスタの制御端子の電位は十分なオン電位になり、出力トランジスタの制御端子（または、第１節点の電位）の電位は閾値落ちのないオン電位になる。したがって、上記第１の局面（または、第２の局面）と同様の効果を奏することができる。また、第２クロック信号に基づきセットトランジスタの制御端子の電位をオン電位に変化させた後に、入力信号に基づき出力トランジスタの制御端子の電位（または、第１節点の電位）をオン電位に変化させることにより、動作マージンを大きくすることができる。

本発明の第１１の局面によれば、上記第１または第２の局面に係るシフトレジスタを走査線駆動回路として用いることにより、走査線駆動回路の出力信号のなまりを小さくし、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。

本発明の実施形態に係るシフトレジスタの単位回路の基本構成を示す図である。 第１の実施形態に係るシフトレジスタの構成を示すブロック図である。 第１の実施形態に係るシフトレジスタの単位回路の回路図である。 第１の実施形態に係るシフトレジスタのタイミングチャートである。 第１の実施形態に係るシフトレジスタの信号波形図である。 第２の実施形態に係るシフトレジスタの単位回路の回路図である。 第３の実施形態に係るシフトレジスタの単位回路の回路図である。 第３の実施形態に係るシフトレジスタの信号波形図である。 第４の実施形態に係るシフトレジスタの単位回路の回路図である。 第５の実施形態に係るシフトレジスタの構成を示すブロック図である。 第５の実施形態に係るシフトレジスタの単位回路の回路図である。 第６の実施形態に係るシフトレジスタの単位回路の回路図である。 第６の実施形態に係るシフトレジスタの信号波形図である。 第７の実施形態に係るシフトレジスタの構成を示すブロック図である。 第７の実施形態に係るシフトレジスタの単位回路の回路図である。 第７の実施形態に係るシフトレジスタの逆方向スキャンのときのタイミングチャートである。 第７の実施形態に係るシフトレジスタのスキャン切替回路の第１例の回路図である。 第７の実施形態に係るシフトレジスタのスキャン切替回路の第２例の回路図である。 第７の実施形態に係るシフトレジスタのスキャン切替回路の第３例の回路図である。 第８の実施形態に係るシフトレジスタの単位回路の回路図である。 第８の実施形態に係るシフトレジスタの信号波形図である。 第９の実施形態に係るシフトレジスタの単位回路の回路図である。 第１０の実施形態に係るシフトレジスタの単位回路の回路図である。 第１０の実施形態に係るシフトレジスタの信号波形図である。 第１１の実施形態に係るシフトレジスタの構成を示すブロック図である。 第１１の実施形態に係るシフトレジスタの単位回路の回路図である。 第１１の実施形態に係るシフトレジスタのタイミングチャートである。 第１１の実施形態に係るシフトレジスタの信号波形図である。 第１２の実施形態に係るシフトレジスタの単位回路の回路図である。 第１３の実施形態に係るシフトレジスタの単位回路の回路図である。 第１４の実施形態に係るシフトレジスタの単位回路の回路図である。 第１５の実施形態に係るシフトレジスタの構成を示すブロック図である。 第１５の実施形態に係るシフトレジスタの単位回路の回路図である。 第１６の実施形態に係るシフトレジスタの単位回路の回路図である。 第１７の実施形態に係るシフトレジスタの単位回路の回路図である。 第１７の実施形態に係るシフトレジスタの信号波形図である。 第１８の実施形態に係るシフトレジスタの単位回路の回路図である。 第１９の実施形態に係るシフトレジスタの単位回路の回路図である。 第２０の実施形態に係るシフトレジスタの単位回路の回路図である。 第２１の実施形態に係るシフトレジスタの単位回路の回路図である。 第２１の実施形態に係るシフトレジスタの信号波形図である。 第２２の実施形態に係るシフトレジスタの構成を示すブロック図である。 第２２の実施形態に係るシフトレジスタの単位回路の回路図である。 第２２の実施形態に係るシフトレジスタの信号波形図である。 第２３の実施形態に係るシフトレジスタの単位回路の回路図である。 第２３の実施形態に係るシフトレジスタの信号波形図である。 第２４の実施形態に係るシフトレジスタの構成を示すブロック図である。 第２４の実施形態に係るシフトレジスタのタイミングチャートである。 第２５の実施形態に係るシフトレジスタの構成を示すブロック図である。 第２５の実施形態に係るシフトレジスタの単位回路の回路図である。 第２５の実施形態に係るシフトレジスタの信号波形図である。 第２５の実施形態の変形例に係るシフトレジスタの構成を示すブロック図である。 図５２に示すシフトレジスタのタイミングチャートである。 第２６の実施形態に係るシフトレジスタの単位回路の回路図である。 本発明の実施形態に係るシフトレジスタを備えた液晶表示装置の第１の構成例を示すブロック図である。 本発明の実施形態に係るシフトレジスタを備えた液晶表示装置の第２の構成例を示すブロック図である。 本発明の実施形態に係るシフトレジスタを備えた液晶表示装置の第３の構成例を示すブロック図である。 図５７に示す液晶表示装置のタイミングチャートである。 本発明の実施形態に係るシフトレジスタを備えた液晶表示装置の第４の構成例を示すブロック図である。 図５９に示す液晶表示装置のタイミングチャートである。 従来のシフトレジスタの構成を示すブロック図である。 従来のシフトレジスタの単位回路の回路図である。 従来のシフトレジスタのタイミングチャートである。

以下、図面を参照して、本発明の実施形態に係るシフトレジスタについて説明する。以下の説明では、トランジスタの導通端子がソース端子にもドレイン端子にもなる場合には、一方の導通端子を固定的にソース端子と呼び、他方の導通端子を固定的にドレイン端子と呼ぶ。また、ある端子経由で入力または出力される信号を当該端子と同じ名称で呼ぶ（例えば、クロック端子ＣＫＡ経由で入力される信号をクロック信号ＣＫＡという）。また、ゲート端子に与えたときにトランジスタがオンする電位をオン電位、トランジスタがオフする電位をオフ電位という。例えば、Ｎチャネル型トランジスタについては、ハイレベル電位がオン電位、ローレベル電位がオフ電位である。また、トランジスタの閾値電圧をＶｔｈ、ハイレベル電位をＶＤＤ、ローレベル電位をＶＳＳとする。

なお、以下に示す各トランジスタを直列接続された２個以上のトランジスタで構成してもよい。また、以下に示す各トランジスタをＴＦＴで構成してもよい。特に、ＴＦＴとして、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を主成分とする酸化物半導体であるＩｎＧａＺｎＯｘ（「ＩＧＺＯ」とも呼ばれる）を用いてチャネル層を形成したＩＧＺＯ−ＴＦＴを用いてもよい。

図１は、本発明の実施形態に係るシフトレジスタに含まれる単位回路の基本構成を示す図である。図１に示す単位回路１は、トランジスタＴｒ１、Ｔｒ２、オン電位出力部２、および、セット制御部３を含んでいる。トランジスタＴｒ１のドレイン端子はクロック端子ＣＫＡに接続され、トランジスタＴｒ１のソース端子は出力端子ＯＵＴに接続される。トランジスタＴｒ２のドレイン端子にはオン電位出力部２の出力が与えられ、トランジスタＴｒ２のソース端子はトランジスタＴｒ１のゲート端子に接続され、トランジスタＴｒ２のゲート端子にはセット制御部３の出力が与えられる。トランジスタＴｒ１は出力トランジスタとして機能し、トランジスタＴｒ２はセットトランジスタとして機能する。オン電位出力部２は、トランジスタＴｒ１のゲート端子に与えられるオン電位を出力する。セット制御部３は、トランジスタＴｒ２のゲート端子にオン電位とオフ電位を切り換えて印加する。セット制御部３は、トランジスタＴｒ１のゲート端子にオン電位が与えられる期間の一部において、トランジスタＴｒ２のゲート端子をフローティング状態に制御する。

以下、図１に示す基本構成を有する単位回路を多段接続して構成したシフトレジスタについて説明する。なお、単位回路１ではトランジスタＴｒ１、Ｔｒ２はＮチャネル型であるとしたが、トランジスタＴｒ１、Ｔｒ２はＰチャネル型でもよい。

（第１の実施形態）
図２は、本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。図２に示すシフトレジスタ１０は、ｎ個（ｎは２以上の整数）の単位回路１１を多段接続して構成されている。単位回路１１は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮ、および、出力端子ＯＵＴを有する。シフトレジスタ１０には外部から、スタートパルスＳＴと２相のクロック信号ＣＫ１、ＣＫ２が供給される。スタートパルスＳＴは、１段目の単位回路１１の入力端子ＩＮに与えられる。クロック信号ＣＫ１は、奇数段目の単位回路１１のクロック端子ＣＫＡと偶数段目の単位回路１１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ２は、偶数段目の単位回路１１のクロック端子ＣＫＡと奇数段目の単位回路１１のクロック端子ＣＫＢに与えられる。単位回路１１の出力信号ＯＵＴは、出力信号Ｏ１〜Ｏｎとして外部に出力されると共に、次段の単位回路１１の入力端子ＩＮに与えられる。

図３は、単位回路１１の回路図である。図３に示す単位回路１１は、３個のＮチャネル型トランジスタＴｒ１〜Ｔｒ３を含んでいる。トランジスタＴｒ１のドレイン端子はクロック端子ＣＫＡに接続され、トランジスタＴｒ１のソース端子は出力端子ＯＵＴに接続される。トランジスタＴｒ２のドレイン端子は入力端子ＩＮに接続され、トランジスタＴｒ２のソース端子はトランジスタＴｒ１のゲート端子に接続される。トランジスタＴｒ３のドレイン端子はクロック端子ＣＫＢに接続され、トランジスタＴｒ３のソース端子はトランジスタＴｒ２のゲート端子に接続され、トランジスタＴｒ３のゲート端子にはハイレベル電位ＶＤＤが印加される。トランジスタＴｒ１〜Ｔｒ３は、それぞれ、出力トランジスタ、セットトランジスタ、および、セット制御部として機能し、入力端子ＩＮはオン電位出力部として機能する。以下、トランジスタＴｒ１のゲート端子が接続された節点をｎ１、トランジスタＴｒ２のゲート端子が接続された節点をｎ２という。

図４は、シフトレジスタ１０のタイミングチャートである。図４に示すように、クロック信号ＣＫ１は、所定の周期でハイレベルとローレベルになる。ただし、クロック信号ＣＫ１のハイレベル期間は、クロック信号ＣＫ１のローレベル期間よりも短い。クロック信号ＣＫ２は、クロック信号ＣＫ１を半周期遅延させた信号である。スタートパルスＳＴは、シフト開始時にクロック信号ＣＫ２のハイレベル期間でハイレベルになる。

図５は、シフトレジスタ１０の信号波形図である。図５を参照して、単位回路１１の動作を説明する。時刻ｔ１より前では、節点ｎ１、ｎ２の電位と出力信号ＯＵＴはローレベルである。時刻ｔ１において、入力信号ＩＮとクロック信号ＣＫＢはローレベルからハイレベルに変化する。これに伴い、クロック端子ＣＫＢから節点ｎ２に向けてトランジスタＴｒ３を通過する電流が流れ、節点ｎ２の電位は上昇する（節点ｎ２のチャージ）。節点ｎ２の電位が所定レベルを超えると、トランジスタＴｒ２はオンする。このとき入力信号ＩＮはハイレベルであるので、入力端子ＩＮから節点ｎ１に向けてトランジスタＴｒ２を通過する電流が流れ、節点ｎ１の電位は上昇する（節点ｎ１のチャージ）。節点ｎ１のチャージは、節点ｎ２のチャージよりも遅れて始まる。節点ｎ１の電位が所定レベルを超えると、トランジスタＴｒ１はオンする。

節点ｎ２の電位が（ＶＤＤ−Ｖｔｈ）まで上昇すると、トランジスタＴｒ３はオフし、節点ｎ２はこれ以降フローティング状態になる。トランジスタＴｒ３がオフした後も、節点ｎ１の電位は上昇し続ける。節点ｎ１の電位が上昇すると、トランジスタＴｒ２のゲート−ソース間およびゲート−チャネル間の容量によって、節点ｎ２の電位は突き上げられて上昇する（節点ｎ２の突き上げ）。節点ｎ２の電位が（ＶＤＤ＋Ｖｔｈ）以上になると、節点ｎ１の電位はハイレベル電位ＶＤＤになる。

時刻ｔ２において、クロック信号ＣＫＢと入力信号ＩＮはローレベルに変化する。これに伴い、トランジスタＴｒ３はオンし、節点ｎ２からクロック端子ＣＫＢに向けてトランジスタＴｒ３を通過する電流が流れ、節点ｎ２の電位は下降してローレベルになる（節点ｎ２のディスチャージ）。節点ｎ２の電位が所定以下になると、トランジスタＴｒ２はオフする。トランジスタＴｒ２がオフした後も、節点ｎ１の電位はハイレベル電位ＶＤＤを保ち、トランジスタＴｒ１はオン状態を保つ。

時刻ｔ３において、クロック信号ＣＫＡはローレベルからハイレベルに変化する。これに伴い、時刻ｔ３以降、クロック信号ＣＫＡのハイレベル電位が出力信号ＯＵＴとして出力される。また、出力信号ＯＵＴの電位が上昇すると、トランジスタＴｒ１のゲート−チャネル間の容量によって、節点ｎ１の電位は突き上げられてαだけ（ただし、αはクロック信号ＣＫＡの振幅にほぼ等しい）上昇する（節点ｎ１の突き上げ）。αは、クロック信号ＣＫＡの振幅を（トランジスタＴｒ１のゲート−チャネル間の容量の容量値）／（節点ｎ１に付随するすべての容量の容量値の合計）倍したものである。このとき節点ｎ１の電位は（ＶＤＤ＋Ｖｔｈ）以上になるので、クロック信号ＣＫＡがトランジスタＴｒ１を通過するときに、クロック信号ＣＫＡのハイレベル電位はトランジスタＴｒ１の閾値電圧分だけ低下しない。したがって、閾値落ちのないハイレベル電位ＶＤＤを出力信号ＯＵＴとして出力することができる。時刻ｔ４において、クロック信号ＣＫＡはローレベルに変化する。これに伴い、出力信号ＯＵＴはローレベルに変化する。また、節点ｎ１の突き上げが終了するので、節点ｎ１の電位はハイレベル電位ＶＤＤに下降する。

時刻ｔ５において、クロック信号ＣＫＢはハイレベルに変化する。これに伴い、節点ｎ２の電位は（ＶＤＤ−Ｖｔｈ）まで上昇し、トランジスタＴｒ２はオンする。このとき入力信号ＩＮはローレベルであるので、節点ｎ１から入力端子ＩＮに向けてトランジスタＴｒ２を通過する電流が流れ、節点ｎ１の電位は下降してローレベルになる（節点ｎ１のディスチャージ）。このように単位回路１１の出力信号ＯＵＴは、入力信号ＩＮがハイレベルになった後のクロック信号ＣＫＡのハイレベル期間でハイレベルになる。このとき出力信号ＯＵＴの電位は、閾値落ちのないハイレベル電位ＶＤＤになる。

図４に示すように、１段目の単位回路１１の出力信号Ｏ１は、スタートパルスＳＴがハイレベルになった後のクロック信号ＣＫ１のハイレベル期間でハイレベルになる。２段目の単位回路１１の出力信号Ｏ２は、出力信号Ｏ１がハイレベルになった後のクロック信号ＣＫ２のハイレベル期間でハイレベルになる。同様に、単位回路１１の出力信号Ｏｉは、前段の単位回路１１の出力信号Ｏｉ−１がハイレベルになった後のクロック信号ＣＫ１またはＣＫ２のハイレベル期間でハイレベルになる。したがって、シフトレジスタ１０の出力信号Ｏ１〜Ｏｎは、クロック信号ＣＫ１の半周期ずつ遅れて昇順に（Ｏ１、Ｏ２、…、Ｏｎの順に）ハイレベルになる。

このように単位回路１１は、第１導通端子がクロック端子ＣＫＡに接続され、第２導通端子が出力端子ＯＵＴに接続された出力トランジスタＴｒ１と、出力トランジスタＴｒ１の制御端子に与えられるオン電位（ハイレベル電位）を出力するオン電位出力部（入力端子ＩＮ）と、第１導通端子にオン電位出力部の出力が与えられ、第２導通端子が出力トランジスタＴｒ１の制御端子に接続されたセットトランジスタＴｒ２と、セットトランジスタＴｒ２の制御端子にオン電位とオフ電位（ローレベル電位）を切り換えて印加するセット制御部とを含んでいる。オン電位出力部は、単位回路１１に対する入力信号ＩＮを出力し、セット制御部は、第１導通端子に第２クロック信号ＣＫＢが与えられ、第２導通端子がセットトランジスタＴｒ２の制御端子に接続され、制御端子にオン電位が固定的に印加されたトランジスタＴｒ３を含んでいる。

入力信号ＩＮと第２クロック信号ＣＫＢの電位がオン電位に変化したとき、セットトランジスタＴｒ２の制御端子の電位が所定レベル（ＶＤＤ−Ｖｔｈ）に到達した後、セットトランジスタＴｒ２の制御端子はフローティング状態になる。その後、出力トランジスタＴｒ１の制御端子の電位がオン電位に向けて変化し続ける（上昇し続ける）と、セットトランジスタＴｒ２の制御端子の電位は十分なオン電位（通常のハイレベル電位よりも高い電位）になり、出力トランジスタＴｒ１の制御端子の電位は閾値落ちのないオン電位ＶＤＤになる。したがって、本実施形態に係るシフトレジスタ１０によれば、オン電位を有するクロック信号を出力するときに、出力トランジスタＴｒ１の電位を十分なオン電位に変化させて、出力信号ＯＵＴのなまりを小さくすることができる。また、トランジスタの閾値電圧が元々高い場合や、温度変化やトランジスタの劣化によって高くなる場合でも、波形なまりの影響を抑えて、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。

（第２の実施形態）
本発明の第２の実施形態に係るシフトレジスタは、図２に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路１１に代えて、図６に示す単位回路１２を備えている。単位回路１２は、単位回路１１（図３）に容量Ｃ１、Ｃ２を追加したものである。容量Ｃ１はトランジスタＴｒ１のゲート−ソース間に設けられ、容量Ｃ２はトランジスタＴｒ２のゲート−ドレイン間に設けられる。なお、容量Ｃ１、Ｃ２のうち一方だけを設けてもよい。

容量Ｃ１を設けることにより、出力信号ＯＵＴがローレベルからハイレベルに変化したときの節点ｎ１の突き上げ効果を大きくすることができる。容量Ｃ２を設けることにより、入力信号ＩＮがローレベルからハイレベルに変化したときの節点ｎ２の突き上げ効果を大きくすることができる。本実施形態に係るシフトレジスタによれば、節点ｎ１、ｎ２の突き上げ効果を大きくすることにより、出力信号ＯＵＴとして閾値落ちのないハイレベル電位ＶＤＤをより確実に出力し、トランジスタの閾値電圧の変動に対する動作マージンをさらに大きくすることができる。

（第３の実施形態）
本発明の第３の実施形態に係るシフトレジスタは、図２に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路１１に代えて、図７に示す単位回路１３を備えている。単位回路１３は、単位回路１２（図６）にＮチャネル型トランジスタＴｒ４〜Ｔｒ７と抵抗Ｒ１を追加したものである。

トランジスタＴｒ４のドレイン端子は、トランジスタＴｒ１のゲート端子に接続される。トランジスタＴｒ５のドレイン端子にはハイレベル電位ＶＤＤが印加され、トランジスタＴｒ５のソース端子は抵抗Ｒ１の一端に接続される。抵抗Ｒ１の他端は、トランジスタＴｒ４のゲート端子とトランジスタＴｒ６、Ｔｒ７のドレイン端子に接続される。トランジスタＴｒ４、Ｔｒ６、Ｔｒ７のソース端子には、ローレベル電位ＶＳＳが印加される。トランジスタＴｒ５〜Ｔｒ７のゲート端子は、それぞれ、クロック端子ＣＫＢ、入力端子ＩＮ、および、出力端子ＯＵＴに接続される。以下、トランジスタＴｒ４のゲート端子が接続された節点をｎ３という。

図８は、本実施形態に係るシフトレジスタの信号波形図である。図８に示す信号波形図は、図５に示す信号波形図に節点ｎ３の電位の変化を追加したものである。時刻ｔ１より前では、節点ｎ３の電位は（ＶＤＤ−Ｖｔｈ）である。時刻ｔ１においてクロック信号ＣＫＢと入力信号ＩＮがハイレベルに変化すると、トランジスタＴｒ５、Ｔｒ６はオンする。このとき抵抗Ｒ１による電流制限によって、節点ｎ３の電位はＶＳＳに近いローレベル電位に下降するので、トランジスタＴｒ４はオフする。時刻ｔ２においてクロック信号ＣＫＢと入力信号ＩＮがローレベルに変化すると、トランジスタＴｒ５、Ｔｒ６はオフする。トランジスタＴｒ５、Ｔｒ６がオフした後も、節点ｎ３の電位はローレベルを保つ。時刻ｔ５においてクロック信号ＣＫＢがハイレベルに変化すると、トランジスタＴｒ５はオンし、節点ｎ３の電位は（ＶＤＤ−Ｖｔｈ）まで上昇するので、トランジスタＴｒ４はオンする。また、時刻ｔ５以降、トランジスタＴｒ２はオン状態になる。したがって、トランジスタＴｒ２、Ｔｒ４の作用により、節点ｎ１の電位は高速にローレベルに変化する。

単位回路１３では、クロック信号ＣＫＢは周期的にハイレベルになり、トランジスタＴｒ５は周期的にオンする。このため、トランジスタＴｒ６、Ｔｒ７のオフリーク電流によって節点ｎ３の電位が下降しても、節点ｎ３の電位は周期的に（ＶＤＤ−Ｖｔｈ）になる。したがって、本実施形態に係るシフトレジスタによれば、トランジスタＴｒ１のオフ期間では節点ｎ３の電位をハイレベルに保つことができる。

また、単位回路１３では、節点ｎ２の電位は周期的にローレベルになり、トランジスタＴｒ２は周期的にオフする。このため、トランジスタＴｒ４を設けなければ、トランジスタＴｒ２がオフ状態のときにクロック信号ＣＫＡがハイレベルになると、節点ｎ１の電位にノイズが発生し、トランジスタＴｒ１が誤ってオンする可能性がある。単位回路１３では、トランジスタＴｒ４を用いて、節点ｎ１の電位はトランジスタＴｒ１のオフ期間ではローレベルに固定される。したがって、本実施形態に係るシフトレジスタによれば、クロック信号ＣＫＡの変化に起因する誤動作を防止することができる。

また、トランジスタＴｒ７を設けなければ、出力信号ＯＵＴのハイレベル期間にトランジスタＴｒ５のオフリーク電流によって節点ｎ３の電位が上昇し、トランジスタＴｒ４がオンして、節点ｎ１の電位が下降する可能性がある。単位回路１３では、トランジスタＴｒ７を用いて、節点ｎ３の電位は出力信号ＯＵＴのハイレベル期間ではローレベルに固定される。したがって、本実施形態に係るシフトレジスタによれば、節点ｎ３の電位の上昇に起因する誤動作を防止することができる。

なお、単位回路１３に代えて、トランジスタＴｒ５と抵抗Ｒ１を逆の順序で接続した単位回路（抵抗Ｒ１の一端にハイレベル電位ＶＤＤを印加し、抵抗Ｒ１の他端をトランジスタＴｒ５のドレイン端子に接続し、トランジスタＴｒ５のソース端子をトランジスタＴｒ４のゲート端子とトランジスタＴｒ６、Ｔｒ７のドレイン端子に接続した回路）を用いてもよい。この単位回路を備えたシフトレジスタによれば、単位回路１３を備えたシフトレジスタと同様の効果が得られる。

（第４の実施形態）
本発明の第４の実施形態に係るシフトレジスタは、図２に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路１１に代えて、図９に示す単位回路１４を備えている。単位回路１４は、単位回路１３（図７）にＮチャネル型トランジスタＴｒ８を追加したものである。トランジスタＴｒ８のドレイン端子は出力端子ＯＵＴに接続され、トランジスタＴｒ８のソース端子にはローレベル電位ＶＳＳが印加され、トランジスタＴｒ８のゲート端子は節点ｎ３に接続される。

出力信号ＯＵＴは、ハイレベルからローレベルに変化した後は、次に入力信号ＩＮがハイレベルになるまでローレベルを保つ必要がある。しかし、トランジスタＴｒ１のオフリーク電流や出力端子ＯＵＴに接続される回路におけるリーク電流などによって、出力信号ＯＵＴがローレベルを保つことができず、シフトレジスタが誤動作することがある。単位回路１４では、トランジスタＴｒ８を用いて、出力信号ＯＵＴはトランジスタＴｒ１のオフ期間ではローレベルに固定される。したがって、本実施形態に係るシフトレジスタによれば、出力信号ＯＵＴの電位上昇に起因する誤動作を防止することができる。

（第５の実施形態）
図１０は、本発明の第５の実施形態に係るシフトレジスタの構成を示すブロック図である。図１０に示すシフトレジスタ２０は、ｎ個の単位回路２１を多段接続して構成されている。単位回路２１は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮ、初期化端子ＩＮＩＴ、および、出力端子ＯＵＴを有する。シフトレジスタ２０には外部から、スタートパルスＳＴ、２相のクロック信号ＣＫ１、ＣＫ２、および、初期化信号ＩＮＩＴが供給される。初期化信号ＩＮＩＴは、ｎ個の単位回路２１の初期化端子ＩＮＩＴに与えられる。それ以外の信号は、第１の実施形態に係るシフトレジスタ（図２）と同様に各端子に与えられる。

図１１は、単位回路２１の回路図である。単位回路２１は、単位回路１４（図９）にＮチャネル型トランジスタＴｒ９を追加したものである。トランジスタＴｒ９のゲート端子とドレイン端子は初期化端子ＩＮＩＴに接続され、トランジスタＴｒ９のソース端子は節点ｎ３に接続される。

初期化信号ＩＮＩＴは、電源オン直後、電源オフ時、シフトレジスタを一旦初期状態に設定するときなどにハイレベルに制御され、それ以外のときにはローレベルに制御される。初期化信号ＩＮＩＴがローレベルのときには、トランジスタＴｒ９はオフし、単位回路２１は単位回路１４と同様に動作する。初期化信号ＩＮＩＴがハイレベルのときには、トランジスタＴｒ９はオンし、節点ｎ３の電位は（ＶＤＤ−Ｖｔｈ）まで上昇する。このため、トランジスタＴｒ８はオンし、出力信号ＯＵＴはローレベルになる。また、トランジスタＴｒ４もオンするので、節点ｎ１の電位はローレベルになり、トランジスタＴｒ１はオフする。したがって、出力信号ＯＵＴは確実にローレベルになる。

本実施形態に係るシフトレジスタ２０によれば、トランジスタＴｒ９を用いて、節点ｎ１の電位と出力信号ＯＵＴをローレベルに初期化し、節点ｎ３の電位をハイレベルに初期化することができる。なお、単位回路２１は、トランジスタＴｒ９に代えて、ゲート端子が初期化端子ＩＮＩＴに接続され、ドレイン端子にハイレベル電位ＶＤＤが印加されたトランジスタを含んでいてもよい。このトランジスタを用いても、同様の初期化を行うことができる。

（第６の実施形態）
本発明の第６の実施形態に係るシフトレジスタは、図１０に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路２１に代えて、図１２に示す単位回路２２を備えている。単位回路２２は、単位回路２１（図１１）にＮチャネル型トランジスタＴｒ１０を追加したものである。トランジスタＴｒ１０のドレイン端子はトランジスタＴｒ２のソース端子に接続され、トランジスタＴｒ１０のソース端子はトランジスタＴｒ１のゲート端子に接続され、トランジスタＴｒ１０のゲート端子にはハイレベル電位ＶＤＤが印加される。トランジスタＴｒ１０は、耐圧用トランジスタとして機能する。以下、トランジスタＴｒ１０のドレイン端子が接続された節点をｎ４、トランジスタＴｒ１０のソース端子が接続された節点をｎ５という。

単位回路２１では、節点ｎ１の電位は、突き上げによって最高で（ＶＤＤ−Ｖｔｈ＋α）になる。このときトランジスタＴｒ２のゲート−ソース間およびソース−ドレイン間には、（ＶＤＤ−Ｖｔｈ＋α−ＶＳＳ）という高電圧が印加される。トランジスタＴｒ４のゲート−ドレイン間およびソース−ドレイン間にも、同じ高電圧が印加される。トランジスタの端子間にこのような高電圧を印加すると、トランジスタの劣化や破壊が起こる可能性がある。この問題を解決するために、単位回路２２はトランジスタＴｒ１０を含んでいる。

図１３は、本実施形態に係るシフトレジスタの信号波形図である。図１３に示す信号波形図は、図８に示す信号波形図から節点ｎ１の電位の変化を削除し、節点ｎ４、ｎ５の電位の変化を追加したものである。時刻ｔ１からしばらく経つと、節点ｎ４の電位は閾値落ちのないハイレベル電位ＶＤＤまで上昇する。このときトランジスタＴｒ１０はオン状態であるので、節点ｎ４の電位がローレベルからハイレベルに変化すると、節点ｎ５の電位も同じように変化する（節点ｎ５のチャージ）。ただし、節点ｎ５の電位が（ＶＤＤ−Ｖｔｈ）まで上昇すると、トランジスタＴｒ１０はオフし、節点ｎ４と節点ｎ５は電気的に切り離される。したがって、節点ｎ５の電位は、この時点では（ＶＤＤ−Ｖｔｈ）までしか上昇しない。

時刻ｔ３においてクロック信号ＣＫＡがハイレベルに変化すると、節点ｎ５の電位は突き上げによって（ＶＤＤ−Ｖｔｈ＋α）まで上昇する（節点ｎ５の突き上げ）。このときトランジスタＴｒ１０はオフ状態であるので、節点ｎ５の電位が上昇しても、節点ｎ４の電位は変化しない。時刻ｔ４においてクロック信号ＣＫＡがローレベルに変化すると、出力信号ＯＵＴはローレベルに変化し、節点ｎ５の電位は（ＶＤＤ−Ｖｔｈ）に下降する。時刻ｔ５においてクロック信号ＣＫＢがハイレベルに変化すると、トランジスタＴｒ２、Ｔｒ４はオンし、節点ｎ４、ｎ５の電位はローレベルになる（節点ｎ５のディスチャージ）。

単位回路２２では、節点ｎ５の電位は、突き上げによって最高で（ＶＤＤ−Ｖｔｈ＋α）になる。このとき節点ｎ４の電位はＶＤＤであるので、トランジスタＴｒ２のゲート−ソース間およびソース−ドレイン間には、トランジスタの駆動電圧よりも低い電圧（ＶＤＤ−ＶＳＳ）が印加される。トランジスタＴｒ４のゲート−ドレイン間およびソース−ドレイン間にも同じ電圧が印加される。また、トランジスタＴｒ１０のゲート−ソース間およびソース−ドレイン間には電圧（α−Ｖｔｈ）が印加される。αは最大でもクロック信号ＣＫＡの振幅にしかならないので、この電圧もトランジスタの駆動電圧よりも低い。このようにトランジスタＴｒ１０を用いて、トランジスタＴｒ２、Ｔｒ４の端子間にトランジスタの駆動電圧よりも低い電圧を与えることにより、トランジスタＴｒ２、Ｔｒ４の劣化や破壊を防止することができる。

また、トランジスタＴｒ３を含まない単位回路に対して上記の耐圧対策を行った場合、トランジスタＴｒ２の出力インピーダンスが高いために、節点ｎ５のチャージに時間がかかる。このため、動作周波数が高い場合には、節点ｎ５の電位が所定時間内に（ＶＤＤ−Ｖｔｈ）に到達しないことがある。これに対して単位回路２２では、トランジスタＴｒ２のゲート電位が高く、トランジスタＴｒ２の出力インピーダンスが低いので、節点ｎ５のチャージを高速に行うことができる。このため、動作周波数が高い場合でも、節点ｎ５の電位は所定時間内に（ＶＤＤ−Ｖｔｈ）に到達する。したがって、本実施形態に係るシフトレジスタによれば、トランジスタＴｒ３を含まないシフトレジスタに耐圧対策を行った場合と比べて、トランジスタの劣化や破壊を防止しながら動作マージンを大きくすることができる。

このように単位回路２２は、第１導通端子がクロック端子ＣＫＡに接続され、第２導通端子が出力端子ＯＵＴに接続された出力トランジスタＴｒ１と、第１導通端子が第１節点（節点ｎ４）に接続され、第２導通端子が出力トランジスタＴｒ１の制御端子に接続され、制御端子にオン電位（ハイレベル電位）が固定的に印加された耐圧用トランジスタＴｒ１０と、第１節点に与えられるオン電位を出力するオン電位出力部（入力端子ＩＮ）と、第１導通端子にオン電位出力部の出力が与えられ、第２導通端子が第１節点に接続されたセットトランジスタＴｒ２と、セットトランジスタＴｒ２の制御端子にオン電位とオフ電位を切り換えて印加するセット制御部（トランジスタＴｒ３）と含んでいる。オン電位出力部は、単位回路２２に対する入力信号ＩＮを出力し、セット制御部は、第１導通端子に第２クロック信号ＣＫＢが与えられ、第２導通端子がセットトランジスタＴｒ２の制御端子に接続され、制御端子にオン電位が固定的に印加されたトランジスタＴｒ３を含んでいる。

入力信号ＩＮと第２クロック信号ＣＫＢの電位がオン電位に変化したとき、セットトランジスタＴｒ２の制御端子の電位が所定レベル（ＶＤＤ−Ｖｔｈ）に到達した後、セットトランジスタＴｒ２の制御端子はフローティング状態になる。その後、第１節点の電位がオン電位に向けて変化し続ける（上昇し続ける）と、セットトランジスタＴｒ２の制御端子の電位は十分なオン電位（通常のハイレベル電位よりも高い電位）になり、第１節点の電位は閾値落ちのないオン電位ＶＤＤになる。したがって、本実施形態に係るシフトレジスタによれば、出力信号ＯＵＴのなまりを小さくし、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。また、耐圧用トランジスタＴｒ１０の作用により、オン電位を有するクロック信号を出力するときに、第１節点の電位はオン電位出力部から出力されたオン電位から変化しない。したがって、第１節点に接続されたトランジスタＴｒ２、Ｔｒ４の端子間に高電圧を印加することを防止することができる。

（第７の実施形態）
図１４は、本発明の第７の実施形態に係るシフトレジスタの構成を示すブロック図である。図１４に示すシフトレジスタ３０は、ｎ個の単位回路３１を多段接続して構成されている。単位回路３１は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮ１、ＩＮ２、初期化端子ＩＮＩＴ、制御端子ＵＤ、ＵＤＢ（図示せず）、および、出力端子ＯＵＴを有する。シフトレジスタ３０には外部から、スタートパルスＳＴ、２相のクロック信号ＣＫ１、ＣＫ２、初期化信号ＩＮＩＴ、および、制御信号ＵＤ、ＵＤＢ（図示せず）が供給される。クロック信号ＣＫ１、ＣＫ２は、第１の実施形態に係るシフトレジスタ１０（図２）と同様に各端子に与えられる。初期化信号ＩＮＩＴと制御信号ＵＤ、ＵＤＢは、それぞれ、ｎ個の単位回路３１の初期化端子ＩＮＩＴと制御端子ＵＤ、ＵＤＢに与えられる。スタートパルスＳＴは、１段目の単位回路３１の入力端子ＩＮ１とｎ段目の単位回路３１の入力端子ＩＮ２に与えられる。単位回路３１の出力信号ＯＵＴは、出力信号Ｏ１〜Ｏｎとして外部に出力されると共に、次段の単位回路３１の入力端子ＩＮ１と前段の単位回路３１の入力端子ＩＮ２に与えられる。

図１５は、単位回路３１の回路図である。単位回路３１は、単位回路２２（図１２）にスキャン切替回路３２を追加したものである。スキャン切替回路３２は、オン電位出力部として機能する。制御信号ＵＤは、順方向スキャンのときにはハイレベルに制御され、逆方向スキャンのときにはローレベルに制御される。制御信号ＵＤＢは、制御信号ＵＤの反転信号である。スキャン切替回路３２は、制御信号ＵＤ、ＵＤＢに従い、順方向スキャンのときには入力信号ＩＮ１を出力し、逆方向スキャンのときには入力信号ＩＮ２を出力する。スキャン切替回路３２の出力信号Ｏｓは、トランジスタＴｒ２のドレイン端子とトランジスタＴｒ６のゲート端子に与えられる。以下、スキャン切替回路３２の出力端子Ｏｓが接続された節点をｎ６という。

順方向スキャンのときには、単位回路３１は、前段の単位回路３１の出力信号ＯＵＴを入力信号として動作する。このときシフトレジスタ３０の出力信号Ｏ１〜Ｏｎは、昇順にハイレベルになる（図４を参照）。逆方向スキャンのときには、単位回路３１は、次段の単位回路３１の出力信号ＯＵＴを入力信号として動作する。このときシフトレジスタ３０の出力信号Ｏ１〜Ｏｎは、降順に（Ｏｎ、Ｏｎ−１、…、Ｏ１の順に）ハイレベルになる（図１６を参照）。

図１７〜図１９は、スキャン切替回路３２の例を示す回路図である。図１７に示すスキャン切替回路３２ｐでは、順方向スキャンのときには、トランジスタＴｒ２１はオンし、トランジスタＴｒ２２はオフする。このときスキャン切替回路３２ｐは、入力端子ＩＮ１に与えられた前段の単位回路３１の出力信号ＯＵＴを節点ｎ６に与える。逆方向スキャンのときには、トランジスタＴｒ２１はオフし、トランジスタＴｒ２２はオンする。このときスキャン切替回路３２ｐは、入力端子ＩＮ２に与えられた次段の単位回路３１の出力信号ＯＵＴを節点ｎ６に与える。スキャン切替回路３２ｐを用いて入力信号を選択することにより、図４および図１６に示すようにスキャン方向を切り替えることができる。

スキャン切替回路３２ｐでは、出力端子Ｏｓから出力されるハイレベル電位は（ＶＤＤ−Ｖｔｈ）であるので、動作マージンが小さい。そこで動作マージンを大きくするために、スキャン切替回路３２ｐに代えて、図１８に示すスキャン切替回路３２ｑ、または、図１９に示すスキャン切替回路３２ｒを用いてもよい。

スキャン切替回路３２ｒにおいて、トランジスタＴｒ３４のゲート端子が接続された節点をｎ７という。スキャン切替回路３２ｒでは、順方向スキャンのときには、トランジスタＴｒ３２の作用により、節点ｎ７の電位は（ＶＤＤ−Ｖｔｈ）になり、節点ｎ７はフローティング状態になる。入力信号ＩＮ１がローレベルからハイレベルに変化すると、トランジスタＴｒ３４のゲート−チャネル間の容量によって、節点ｎ７の電位は突き上げられて上昇する。したがって、出力端子Ｏｓから閾値落ちのないハイレベル電位ＶＤＤを出力することができる。トランジスタＴｒ３３は、このときにトランジスタＴｒ３１に高電圧が印加されることを防止する。逆方向スキャンのときには、トランジスタＴｒ３１、Ｔｒ３３がオンするので、節点ｎ７の電位は制御信号ＵＤと同じくローレベルになり、トランジスタＴｒ３４はオフする。スキャン切替回路３２ｒを用いることにより、動作マージンを大きくしながらスキャン方向を切り替えることができる。

スキャン切替回路３２ｑを用いた場合、順方向スキャンのときには、トランジスタＴｒ２４、Ｔｒ２６のゲート端子には、それぞれ、（ＶＤＤ−Ｖｔｈ）、および、ＶＳＳが与えられる。逆方向スキャンのときには、トランジスタＴｒ２４、Ｔｒ２６のゲート端子には、それぞれ、ＶＳＳ、および、（ＶＤＤ−Ｖｔｈ）が与えられる。したがって、スキャン切替回路３２ｑでも、スキャン切替回路３２ｒと同様の効果が得られる。

本実施形態に係るシフトレジスタによれば、スキャン方向を切り替えるシフトレジスタについて、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。また、図１８および図１９に示すスキャン切替回路３２ｑ、３２ｒを用いることにより、入力信号ＩＮ１、ＩＮ２が通過するトランジスタのゲート端子に閾値落ちのないハイレベル電位ＶＤＤを与え、動作マージンを大きくすることができる。

（第８の実施形態）
本発明の第８の実施形態に係るシフトレジスタは、図１０に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路２１に代えて、図２０に示す単位回路２３を備えている。単位回路２３は、単位回路２２（図１２）について、トランジスタＴｒ３のドレイン端子の接続先を入力端子ＩＮに変更したものである。

図２１は、本実施形態に係るシフトレジスタの信号波形図である。図２１に示す信号波形図は、節点ｎ２の電位が時刻ｔ５以降ローレベルを保つ点を除き、図１３に示す信号波形図と同じである。時刻ｔ１において入力信号ＩＮがハイレベルに変化すると、入力端子ＩＮから節点ｎ２に向けてトランジスタＴｒ３を通過する電流が流れ、節点ｎ２の電位は上昇する（節点ｎ２のチャージ）。その後、節点ｎ５のチャージと節点ｎ２の突き上げが行われる。時刻ｔ２において入力信号ＩＮがローレベルに変化すると、節点ｎ２の電位は下降してローレベルになる（節点ｎ２のディスチャージ）。節点ｎ２の電位は、これ以降ローレベルを保つ。

単位回路２２では、節点ｎ２の電位は、クロック信号ＣＫＢが変化したときに変化する。これに対して単位回路２３では、節点ｎ２の電位は、入力信号ＩＮが変化したときに変化する。入力信号ＩＮが変化する頻度は、クロック信号ＣＫＢが変化する頻度よりも小さい。したがって、本実施形態に係るシフトレジスタによれば、節点ｎ２に付随する寄生容量の充放電を減らし、消費電力を削減することができる。

このように単位回路２３では、オン電位出力部（入力端子ＩＮ）は、単位回路２２に対する入力信号ＩＮを出力し、セット制御部は、第１導通端子に入力信号ＩＮが与えられ、第２導通端子がセットトランジスタＴｒ２の制御端子に接続され、制御端子にオン電位（ハイレベル電位）が固定的に印加されたトランジスタＴｒ３を含んでいる。

入力信号ＩＮの電位がオン電位に変化したとき、セットトランジスタＴｒ２の制御端子の電位が所定レベル（ＶＤＤ−Ｖｔｈ）に到達した後、セットトランジスタＴｒ２の制御端子はフローティング状態になる。その後、第１節点（節点ｎ４）の電位がオン電位に向けて変化し続ける（上昇し続ける）と、セットトランジスタＴｒ２の制御端子の電位は十分なオン電位（通常のハイレベル電位よりも高い電位）になり、第１節点の電位は閾値落ちのないオン電位ＶＤＤになる。したがって、本実施形態に係るシフトレジスタによれば、出力信号ＯＵＴのなまりを小さくし、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。

（第９の実施形態）
本発明の第９の実施形態に係るシフトレジスタは、図１０に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路２１に代えて、図２２に示す単位回路２４を備えている。単位回路２４は、単位回路２３（図２０）から容量Ｃ２を削除し、トランジスタＴｒ２のドレイン端子にハイレベル電位ＶＤＤを印加したものである。ハイレベル電位ＶＤＤを有する端子は、オン電位出力部として機能する。

本実施形態に係るシフトレジスタの信号波形図は、図２１に示す信号波形図と同じである。時刻ｔ１において入力信号ＩＮがハイレベルに変化すると、入力端子ＩＮから節点ｎ２に向けてトランジスタＴｒ３を通過する電流が流れ、節点ｎ２の電位は上昇する（節点ｎ２のチャージ）。節点ｎ２の電位が所定レベルを超えると、トランジスタＴｒ２はオンする。トランジスタＴｒ２のドレイン端子にはハイレベル電位ＶＤＤが印加されるので、トランジスタＴｒ２のドレイン端子から節点ｎ５に向けてトランジスタＴｒ２、Ｔｒ１０を通過する電流が流れ、節点ｎ５の電位は上昇する（節点ｎ５のチャージ）。その後、節点ｎ２の突き上げが行われる。時刻ｔ２において入力信号ＩＮがローレベルに変化すると、節点ｎ２の電位は下降してローレベルになる（節点ｎ２のディスチャージ）。節点ｎ２の電位は、これ以降ローレベルを保つ。本実施形態に係るシフトレジスタによれば、第８の実施形態と同様に、節点ｎ２に付随する寄生容量の充放電を減らし、消費電力を削減することができる。

このように単位回路２４では、オン電位出力部（ハイレベル電位ＶＤＤを有する端子）は、オン電位（ハイレベル電位）を固定的に出力し、セット制御部は、第１導通端子に単位回路２３に対する入力信号ＩＮが与えられ、第２導通端子がセットトランジスタＴｒ２の制御端子に接続され、制御端子にオン電位が固定的に印加されたトランジスタＴｒ３を含んでいる。本実施形態に係るシフトレジスタによれば、第８の実施形態と同様に、出力信号ＯＵＴのなまりを小さくし、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。

（第１０の実施形態）
本発明の第１０の実施形態に係るシフトレジスタは、図２に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路１１に代えて、図２３に示す単位回路１５を備えている。単位回路１５は、単位回路１３（図７）をＰチャネル型トランジスタを用いて構成したものである。単位回路１５は、７個のＰチャネル型トランジスタＴｒｐ１〜Ｔｒｐ７、容量Ｃ１、Ｃ２、および、抵抗Ｒ１を含んでいる。

一般に、Ｎチャネル型トランジスタを用いて構成された回路をＰチャネル型トランジスタを用いて構成するためには、Ｎチャネル型トランジスタをＰチャネル型トランジスタに置換し、電源の極性を入れ替え（ハイレベル電位ＶＤＤとローレベル電位ＶＳＳを逆にする）、入力信号の極性を反転させればよい（ハイレベルとローレベルを逆にする）。図２４は、本実施形態に係るシフトレジスタの信号波形図である。図２４に示す信号波形図は、図８に示す信号波形図について、信号と節点の電位の極性を反転させたものである。

本実施形態に係るシフトレジスタによれば、Ｐチャネル型トランジスタを用いて構成されたシフトレジスタについて、トランジスタの閾値電圧の変化に対する動作マージンを大きくすることができる。なお、ここでは、例として、第３の実施形態に係る単位回路１３をＰチャネル型トランジスタを用いて構成する場合について説明したが、第１、第２、第４〜第９の実施形態、および、後述する第１１〜第２６の実施形態に係る単位回路についても同様の方法を適用することができる。

（第１１の実施形態）
図２５は、本発明の第１１の実施形態に係るシフトレジスタの構成を示すブロック図である。図２５に示すシフトレジスタ４０は、ｎ個の単位回路４１を多段接続して構成されている。単位回路４１は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮａ、ＩＮｂ、および、出力端子ＯＵＴを有する。シフトレジスタ４０には外部から、スタートパルスＳＴａ、ＳＴｂと４相のクロック信号ＣＫ１〜ＣＫ４が供給される。スタートパルスＳＴａは、１段目の単位回路４１の入力端子ＩＮａと２段目の単位回路４１の入力端子ＩＮｂに与えられる。スタートパルスＳＴｂは、１段目の単位回路４１の入力端子ＩＮｂに与えられる。単位回路４１の出力信号ＯＵＴは、出力信号Ｏ１〜Ｏｎとして外部に出力されると共に、次段の単位回路４１の入力端子ＩＮａと２段後の単位回路４１の入力端子ＩＮｂに与えられる。

１以上ｎ／４以下の整数をｋとしたとき、クロック信号ＣＫ１は、（４ｋ−３）段目の単位回路４１のクロック端子ＣＫＡと（４ｋ−１）段目の単位回路４１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ２は、（４ｋ−２）段目の単位回路４１のクロック端子ＣＫＡと４ｋ段目の単位回路４１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ３は、（４ｋ−１）段目の単位回路４１のクロック端子ＣＫＡと（４ｋ−３）段目の単位回路４１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ４は、４ｋ段目の単位回路４１のクロック端子ＣＫＡと（４ｋ−２）段目の単位回路４１のクロック端子ＣＫＢに与えられる。

図２６は、単位回路４１の回路図である。図２６に示す単位回路４１は、５個のＮチャネル型トランジスタＴｒ１、Ｔｒ２、Ｔｒ１１〜Ｔｒ１３を含んでいる。トランジスタＴｒ１のドレイン端子はクロック端子ＣＫＡに接続され、トランジスタＴｒ１のソース端子は出力端子ＯＵＴに接続される。トランジスタＴｒ２のドレイン端子は入力端子ＩＮａに接続され、トランジスタＴｒ２のソース端子はトランジスタＴｒ１のゲート端子とトランジスタＴｒ１３のドレイン端子に接続される。トランジスタＴｒ１１のゲート端子とドレイン端子は入力端子ＩＮｂに接続され、トランジスタＴｒ１１のソース端子はトランジスタＴｒ２のゲート端子とトランジスタＴｒ１２のドレイン端子に接続される。トランジスタＴｒ１２のソース端子にはローレベル電位ＶＳＳが印加され、トランジスタＴｒ１２のゲート端子はクロック端子ＣＫＡに接続される。トランジスタＴｒ１３のソース端子は入力端子ＩＮａに接続され、トランジスタＴｒ１３のゲート端子はクロック端子ＣＫＢに接続される。トランジスタＴｒ１、Ｔｒ２は、それぞれ、出力トランジスタ、および、セットトランジスタとして機能し、入力端子ＩＮａはオン電位出力部として機能する。トランジスタＴｒ１１、Ｔｒ１２は、セット制御部として機能する。

図２７は、シフトレジスタ４０のタイミングチャートである。図２７に示すように、クロック信号ＣＫ１は、所定の周期でハイレベルとローレベルになる。ただし、クロック信号ＣＫ１のハイレベル期間は、クロック信号ＣＫ１のローレベル期間よりも短い。クロック信号ＣＫ２〜ＣＫ４は、それぞれ、クロック信号ＣＫ１を１／４周期、半周期、および、３／４周期遅延させた信号である。スタートパルスＳＴｂは、シフト開始時にクロック信号ＣＫ３のハイレベル期間でハイレベルになる。スタートパルスＳＴａは、スタートパルスＳＴｂをクロック信号ＣＫ１の１／４周期遅延させた信号である。

図２８は、シフトレジスタ４０の信号波形図である。図２８を参照して、単位回路４１の動作を説明する。時刻ｔ１より前では、節点ｎ１、ｎ２の電位と出力信号ＯＵＴはローレベルである。時刻ｔ１において、入力信号ＩＮｂとクロック信号ＣＫＢはローレベルからハイレベルに変化する。これに伴い、トランジスタＴｒ１１はオンし、入力端子ＩＮｂから節点ｎ２に向けてトランジスタＴｒ１１を通過する電流が流れ、節点ｎ２の電位は上昇する（節点ｎ２のチャージ）。節点ｎ２の電位が（ＶＤＤ−Ｖｔｈ）まで上昇すると、トランジスタＴｒ１１はオフし、節点ｎ２はこれ以降フローティング状態になる。節点ｎ２の電位が所定レベルを超えると、トランジスタＴｒ２はオンする。また、時刻ｔ１において、トランジスタＴｒ１３はオンする。このように時刻ｔ１からしばらく経つと、トランジスタＴｒ２、Ｔｒ１３は共にオン状態になる。このとき入力信号ＩＮａはローレベルであるので、トランジスタＴｒ２、Ｔｒ１３がオンした後も節点ｎ１の電位はローレベルを保つ。

時刻ｔ２において、入力信号ＩＮａはローレベルからハイレベルに変化する。このときトランジスタＴｒ２、Ｔｒ１３はオン状態であるので、入力端子ＩＮａから節点ｎ１に向けてトランジスタＴｒ２を通過する電流とトランジスタＴｒ１３を通過する電流が流れ、節点ｎ１の電位は上昇する（節点ｎ１のチャージ）。節点ｎ１の電位が所定レベルを超えると、トランジスタＴｒ１はオンする。また、節点ｎ１の電位が上昇すると、トランジスタＴｒ２のゲート−チャネル間の容量によって、節点ｎ２の電位は突き上げられて上昇する（節点ｎ２の突き上げ）。節点ｎ２の電位が（ＶＤＤ＋Ｖｔｈ）以上になると、節点ｎ１の電位はハイレベル電位ＶＤＤになる。時刻ｔ３において、入力信号ＩＮｂとクロック信号ＣＫＢはローレベルに変化する。これに伴い、トランジスタＴｒ１３はオフする。トランジスタＴｒ１３がオフした後も、節点ｎ１、ｎ２の電位はハイレベルを保ち、トランジスタＴｒ１はオン状態を保つ。

時刻ｔ４において、クロック信号ＣＫＡはローレベルからハイレベルに変化する。これに伴い、時刻ｔ４以降、クロック信号ＣＫＡのハイレベル電位が出力信号ＯＵＴとして出力される。また、出力信号ＯＵＴの電位が上昇すると、トランジスタＴｒ１のゲート−チャネル間の容量によって、節点ｎ１の電位は突き上げられてαだけ（ただし、αはクロック信号ＣＫＡの振幅にほぼ等しい）上昇する（節点ｎ１の突き上げ）。このとき節点ｎ１の電位は（ＶＤＤ＋Ｖｔｈ）以上になるので、閾値落ちのないハイレベル電位ＶＤＤを出力信号ＯＵＴとして出力することができる。また、時刻ｔ４においてトランジスタＴｒ１２はオンするので、節点ｎ２の電位はローレベルになる（節点ｎ２のディスチャージ）。このため、トランジスタＴｒ２はオフする。このように時刻ｔ４からしばらく経つとトランジスタＴｒ２、Ｔｒ１３はオフ状態になるので、節点ｎ１の電位が突き上げによって上昇するときに節点ｎ１から電流が流れない。

時刻ｔ５において、入力信号ＩＮａはローレベルに変化する。このときトランジスタＴｒ２、Ｔｒ１３はオフ状態であるので、節点ｎ１、ｎ２の電位は変化しない。時刻ｔ６において、クロック信号ＣＫＡはローレベルに変化する。これに伴い、出力信号ＯＵＴはローレベルに変化し、トランジスタＴｒ１２はオフする。また、節点ｎ１の突き上げが終了するので、節点ｎ１の電位はハイレベル電位ＶＤＤに下降する。時刻ｔ７において、クロック信号ＣＫＢはハイレベルに変化する。これに伴い、トランジスタＴｒ１３はオンする。このとき入力信号ＩＮａはローレベルであるので、節点ｎ１から入力端子ＩＮａに向けてトランジスタＴｒ１３を通過する電流が流れ、節点ｎ１の電位は下降してローレベルになる（節点ｎ１のディスチャージ）。

図２７に示すように、１段目の単位回路４１の出力信号Ｏ１は、スタートパルスＳＴａがハイレベルになった後のクロック信号ＣＫ１のハイレベル期間でハイレベルになる。２段目の単位回路４１の出力信号Ｏ２は、出力信号Ｏ１がハイレベルになった後のクロック信号ＣＫ２のハイレベル期間でハイレベルになる。３段目の単位回路４１の出力信号Ｏ３は、出力信号Ｏ２がハイレベルになった後のクロック信号ＣＫ３のハイレベル期間でハイレベルになる。４段目の単位回路４１の出力信号Ｏ４は、出力信号Ｏ３がハイレベルになった後のクロック信号ＣＫ４のハイレベル期間でハイレベルになる。同様に、単位回路４１の出力信号Ｏｉは、前段の単位回路４１の出力信号Ｏｉ−１がハイレベルになった後のクロック信号ＣＫ１〜ＣＫ４のいずれかのハイレベル期間でハイレベルになる。したがって、シフトレジスタ４０の出力信号Ｏ１〜Ｏｎは、クロック信号ＣＫ１の１／４周期ずつ遅れて昇順にハイレベルになる。

このように単位回路４１では、オン電位出力部（入力端子ＩＮａ）は、単位回路４１に対する第１入力信号ＩＮａを出力し、セット制御部は、第１導通端子と制御端子に単位回路４１に対する第２入力信号ＩＮｂが与えられ、第２導通端子がセットトランジスタＴｒ２の制御端子に接続されたトランジスタＴｒ１１を含んでいる。

第２入力信号ＩＮｂの電位がオン電位（ハイレベル電位）に変化したとき、セットトランジスタＴｒ２の制御端子の電位が所定レベル（ＶＤＤ−Ｖｔｈ）に到達した後、セットトランジスタＴｒ２の制御端子はフローティング状態になる。その後、第１入力信号ＩＮａの電位がオン電位に変化し、出力トランジスタＴｒ１の制御端子の電位がオン電位に変化すると、セットトランジスタＴｒ２の制御端子の電位は十分なオン電位（通常のハイレベル電位よりも高い電位）になり、出力トランジスタの制御端子の電位は閾値落ちのないオン電位ＶＤＤになる。したがって、本実施形態に係るシフトレジスタによれば、出力信号ＯＵＴのなまりを小さくし、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。

また、第２入力信号ＩＮｂ（２段前の単位回路４１の出力信号ＯＵＴ）に基づきセットトランジスタＴｒ２の制御端子の電位をオン電位に変化させた後に、第１入力信号ＩＮａ（前段の単位回路４１の出力信号ＯＵＴ）に基づき出力トランジスタＴｒ１の制御端子の電位をオン電位に変化させることにより、節点ｎ２のチャージ期間を長くし、節点ｎ２の電位をより確実にハイレベル電位ＶＤＤにして、動作マージンを大きくすることができる。また、クロック信号ＣＫＡがハイレベルになると、トランジスタＴｒ１２はオンし、節点ｎ２の電位はローレベルになる。このように節点ｎ２の電位を周期的にローレベルにすることにより、シフトレジスタ４０の誤動作を防止することができる。

（第１２の実施形態）
本発明の第１２の実施形態に係るシフトレジスタは、図２５に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路４１に代えて、図２９に示す単位回路４２を備えている。単位回路４２は、単位回路４１（図２６）に容量Ｃ１、Ｃ２を追加したものである。容量Ｃ１は、トランジスタＴｒ１のゲート−ソース間に設けられる。容量Ｃ２は、トランジスタＴｒ２のゲート−ドレイン間に設けられる。なお、容量Ｃ１、Ｃ２のうち一方だけを設けてもよい。

容量Ｃ１、Ｃ２を設けることにより、第２の実施形態と同様の効果が得られる。本実施形態に係るシフトレジスタによれば、節点ｎ１、ｎ２の突き上げ効果を大きくすることにより、出力信号ＯＵＴとして閾値落ちのないハイレベル電位ＶＤＤをより確実に出力し、トランジスタの閾値電圧の変動に対する動作マージンをさらに大きくすることができる。

また、単位回路４１では、クロック信号ＣＫＡがローレベルからハイレベルに変化したときに、トランジスタＴｒ１のゲート−ドレイン間の寄生容量によって節点ｎ１の電位が上昇し、トランジスタＴｒ１がオンし、シフトレジスタが誤動作する可能性がある。容量Ｃ１を含む単位回路４２では、節点ｎ１に付随する容量の全体に対するトランジスタＴｒ１の寄生容量の比率が低下するので、クロック信号ＣＫＡのノイズの影響を受けにくい。したがって、本実施形態に係るシフトレジスタによれば、クロック信号の変化に起因する誤動作を防止し、動作マージンを大きくすることができる。

（第１３の実施形態）
本発明の第１３の実施形態に係るシフトレジスタは、図２５に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路４１に代えて、図３０に示す単位回路４３を備えている。単位回路４３は、単位回路４２（図２９）にＮチャネル型トランジスタＴｒ８を追加したものである。トランジスタＴｒ８のドレイン端子は出力端子ＯＵＴに接続され、トランジスタＴｒ８のソース端子にはローレベル電位ＶＳＳが印加され、トランジスタＴｒ８のゲート端子はクロック端子ＣＫＢに接続される。本実施形態に係るシフトレジスタの信号波形図は、図２８に示す信号波形図と同じである。

単位回路４２では、出力信号ＯＵＴがローレベルになる前にトランジスタＴｒ１がオフした場合、出力信号ＯＵＴは完全なローレベルにならずに中間電位になる。これに対して単位回路４３では、トランジスタＴｒ８を用いて、トランジスタＴｒ１がオフした後に出力信号ＯＵＴを確実にローレベルにすることができる。したがって、本実施形態に係るシフトレジスタによれば、動作マージンを大きくすることができる。

また、単位回路４２では、トランジスタＴｒ１のオフリーク電流や出力端子ＯＵＴに接続される回路におけるリーク電流などによって、出力信号ＯＵＴがローレベルを保つことができず、シフトレジスタが誤動作する可能性がある。これに対して単位回路４３では、トランジスタＴｒ８を用いて、出力信号ＯＵＴは定期的にローレベルに設定される。したがって、本実施形態に係るシフトレジスタによれば、出力信号ＯＵＴの電位上昇に起因する誤動作を防止することができる。

また、単位回路４３では、図２８に示す時刻ｔ７においてクロック信号ＣＫＢがハイレベルに変化すると、トランジスタＴｒ１３がオンし、節点ｎ１から入力端子ＩＮａに向けて電流が流れる。この電流は、前段の単位回路４３の出力端子ＯＵＴに流れ込む。このとき、前段の単位回路４３では、クロック信号ＣＫＢはハイレベルで、トランジスタＴｒ８はオン状態である。このため、出力端子ＯＵＴに流れ込んだ電流は、トランジスタＴｒ８を経由してローレベル電位ＶＳＳを有する端子に流れる。したがって、本実施形態に係るシフトレジスタによれば、単位回路の出力端子に電荷が滞留することを防止して、動作マージンを大きくすることができる。

（第１４の実施形態）
本発明の第１４の実施形態に係るシフトレジスタは、図２５に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路４１に代えて、図３１に示す単位回路４４を備えている。単位回路４４は、単位回路４３（図３０）から容量Ｃ１を削除し、Ｎチャネル型トランジスタＴｒ１４を追加したものである。トランジスタＴｒ１４のドレイン端子はトランジスタＴｒ１のゲート端子に接続され、トランジスタＴｒ１４のソース端子は出力端子ＯＵＴに接続され、トランジスタＴｒ１４のゲート端子はクロック端子ＣＫＡに接続される。本実施形態に係るシフトレジスタの信号波形図は、図２８に示す信号波形図と同じである。

単位回路４１（図２６）では、クロック信号ＣＫＡがローレベルからハイレベルに変化したときに、トランジスタＴｒ１のゲート−ドレイン間の寄生容量によって節点ｎ１の電位が上昇し、トランジスタＴｒ１がオンし、シフトレジスタが誤動作する可能性がある。この問題を解決する方法として、第１２の実施形態のように、容量Ｃ１を含む単位回路４２（図２９）を用いる方法がある。しかし、この方法では、容量Ｃ１の分だけ回路のレイアウト面積が大きくなる。この問題を他の方法で解決するために、単位回路４４はトランジスタＴｒ１４を含んでいる。

単位回路４４では、クロック信号ＣＫＡがハイレベルのときには、トランジスタＴｒ１４がオンし、節点ｎ１と出力端子ＯＵＴはトランジスタＴｒ１４を介して電気的に接続される。このため、節点ｎ１および出力端子ＯＵＴに付随する容量の全体に対するトランジスタＴｒ１の寄生容量の比率が低下するので、単位回路４４はクロック信号ＣＫＡからのノイズの影響を受けにくい。したがって、本実施形態に係るシフトレジスタによれば、クロック信号の変化に起因する誤動作を防止することができる。

また、出力信号ＯＵＴがハイレベルのときには、トランジスタＴｒ１４はオフするので、節点ｎ１から出力端子ＯＵＴに向けてトランジスタＴｒ１４を通過する電流は流れない。したがって、節点ｎ１の電位は突き上げによって上昇するので、閾値落ちのないハイレベル電位ＶＤＤを出力信号ＯＵＴとして出力することができる。なお、単位回路４４に代えて、単位回路４３から容量Ｃ１を削除せずに、トランジスタＴｒ１４を追加した単位回路を用いてもよい。

（第１５の実施形態）
図３２は、本発明の第１５の実施形態に係るシフトレジスタの構成を示すブロック図である。図３２に示すシフトレジスタ５０は、ｎ個の単位回路５１を多段接続して構成されている。単位回路５１は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮａ、ＩＮｂ、初期化端子ＩＮＩＴ、および、出力端子ＯＵＴを有する。シフトレジスタ５０には外部から、スタートパルスＳＴａ、ＳＴｂ、４相のクロック信号ＣＫ１〜ＣＫ４、および、初期化信号ＩＮＩＴが供給される。初期化信号ＩＮＩＴは、ｎ個の単位回路５１の初期化端子ＩＮＩＴに与えられる。それ以外の信号は、第１１の実施形態に係るシフトレジスタ４０（図２５）と同様に各端子に与えられる。

図３３は、単位回路５１の回路図である。単位回路５１は、単位回路４４（図３１）にＮチャネル型トランジスタＴｒ１５〜Ｔｒ１７を追加したものである。トランジスタＴｒ１５〜Ｔｒ１７のドレイン端子は、それぞれ、トランジスタＴｒ２のゲート端子、トランジスタＴｒ１のゲート端子、および、出力端子ＯＵＴに接続される。トランジスタＴｒ１５〜Ｔｒ１７のソース端子にはローレベル電位ＶＳＳが印加され、トランジスタＴｒ１５〜Ｔｒ１７のゲート端子は初期化端子ＩＮＩＴに接続される。本実施形態に係るシフトレジスタの動作時の信号波形図は、図２８に示す信号波形図と同じである。

初期化信号ＩＮＩＴは、電源オン直後、電源オフ時、シフトレジスタを一旦初期状態に設定するときなどにハイレベルに制御され、それ以外のときにはローレベルに制御される。初期化信号ＩＮＩＴがローレベルのときには、トランジスタＴｒ１５〜Ｔｒ１７はオフし、単位回路５１は単位回路４４と同様に動作する。初期化信号ＩＮＩＴがハイレベルのときには、トランジスタＴｒ１５〜Ｔｒ１７はオンする。トランジスタＴｒ１５がオンすることにより、節点ｎ２の電位はローレベルに初期化される。トランジスタＴｒ１６がオンすることにより、節点ｎ１の電位はローレベルに初期化される。トランジスタＴｒ１７がオンすることにより、出力信号ＯＵＴはローレベルに初期化される。本実施形態に係るシフトレジスタ５０によれば、トランジスタＴｒ１５〜Ｔｒ１７を用いて、節点ｎ１、ｎ２の電位と出力信号ＯＵＴをローレベルに初期化することができる。

（第１６の実施形態）
本発明の第１６の実施形態に係るシフトレジスタは、図３２に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路５１に代えて、図３４に示す単位回路５２を備えている。単位回路５２は、単位回路５１（図３３）について、トランジスタＴｒ１２、Ｔｒ１５のソース端子の接続先を入力端子ＩＮｂに変更し、トランジスタＴｒ１６のソース端子の接続先を出力端子ＯＵＴに変更したものである。本実施形態に係るシフトレジスタの動作時の信号波形図は、図２８に示す信号波形図と同じである。

初期化信号ＩＮＩＴがローレベルのときには、トランジスタＴｒ１５〜Ｔｒ１７はオフし、単位回路５２は単位回路４４（図３１）と同様に動作する。ただし、図２８に示す時刻ｔ４においてクロック信号ＣＫＡがハイレベルに変化すると、トランジスタＴｒ１２はオンする。このとき、入力信号ＩＮｂはローレベルであるので、節点ｎ２から入力端子ＩＮｂに向けてトランジスタＴｒ１２を通過する電流が流れ、節点ｎ２の電位は下降してローレベルになる（節点ｎ２のディスチャージ）。このため、トランジスタＴｒ２はオフする。

初期化信号ＩＮＩＴがハイレベルのときには、トランジスタＴｒ１５〜Ｔｒ１７はオンする。トランジスタＴｒ１７がオンすることにより、出力信号ＯＵＴはローレベルに初期化される。トランジスタＴｒ１６がオンすることにより、トランジスタＴｒ１のゲート端子はトランジスタＴｒ１６を介して出力端子ＯＵＴに電気的に接続される。このとき出力信号ＯＵＴはローレベルであるので、節点ｎ１の電位はローレベルに初期化される。トランジスタＴｒ１５がオンすることにより、トランジスタＴｒ２のゲート端子はトランジスタＴｒ１５を介して入力端子ＩＮｂに電気的に接続される。このとき３〜ｎ段目の単位回路５２では、入力信号ＩＮｂ（２段前の単位回路５２の出力信号ＯＵＴ）はローレベルであるので、節点ｎ２の電位はローレベルに初期化される。また、初期化時にスタートパルスＳＴａ、ＳＴｂをローレベルに制御することにより、１段目および２段目の単位回路５２についても節点ｎ２の電位をローレベルに初期化することができる。したがって、本実施形態に係るシフトレジスタによれば、第１５の実施形態と同様の初期化を行うことができる。

第６の実施形態で述べたように、トランジスタのソース−ドレイン間に高電圧を印加すると、トランジスタの劣化や破壊が起こる可能性がある。そこで耐圧対策として、直列接続された複数のトランジスタやＬ長の長いトランジスタを用いる方法が従来から知られている。しかし、従来の耐圧対策には回路のレイアウト面積が増大するという問題がある。

単位回路５２では、節点ｎ１、ｎ２の電位は、突き上げによって最高で（ＶＤＤ−Ｖｔｈ＋α）になる。節点ｎ１の突き上げ期間では、出力信号ＯＵＴの電位はＶＤＤであるので、トランジスタＴｒ１６のソース−ドレイン間には電圧（α−Ｖｔｈ）が印加される。また、節点ｎ２の突き上げ期間の多くの部分（図２８に示す時刻ｔ２〜ｔ３）では、入力信号ＩＮｂの電位はＶＤＤであるので、トランジスタＴｒ１２、Ｔｒ１５のソース−ドレイン間には同じ電圧（α−Ｖｔｈ）が印加される。電圧（α−Ｖｔｈ）は、トランジスタの駆動電圧よりも低い。

このように単位回路５２では、トランジスタＴｒ１６のソース−ドレイン間に高電圧は印加されず、トランジスタＴｒ１２、Ｔｒ１５のソース−ドレイン間に高電圧が印加される時間は短い。このため、トランジスタＴｒ１２、Ｔｒ１５、Ｔｒ１６には、従来の耐圧対策を行う必要がない。したがって、本実施形態に係るシフトレジスタによれば、レイアウト面積を増大させずにトランジスタの劣化や破壊を防止することができる。

なお、図２８に示す時刻ｔ３〜ｔ４では、節点ｎ２の電位が（ＶＤＤ−Ｖｔｈ＋α）になり、クロック信号ＣＫＢがローレベルになる。この期間では、トランジスタＴｒ１２、Ｔｒ１５のソース−ドレイン間に高電圧（ＶＤＤ−Ｖｔｈ＋α−ＶＳＳ）が印加される。これを防止するためには、クロック信号ＣＫ１〜ＣＫ４のデューティ比を５０％にし、スタートパルスＳＴａ、ＳＴｂのハイレベル期間をクロック信号ＣＫ１〜ＣＫ４のハイレベル期間と同じ長さにすればよい。

また、トランジスタＴｒ１２、Ｔｒ１５のソース端子を初期化時にローレベルになり、節点ｎ２の突き上げ時にハイレベルになる他の端子（例えば、クロック端子ＣＫＢ）に接続してもよく、トランジスタＴｒ１６のソース端子を初期化時にローレベルになり、節点ｎ１の突き上げ時にハイレベルになる他の端子（例えば、クロック端子ＣＫＡ）に接続してもよい。このような単位回路を用いても、本実施形態と同様の効果が得られる。

（第１７の実施形態）
本発明の第１７の実施形態に係るシフトレジスタは、図３２に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路５１に代えて、図３５に示す単位回路５３を備えている。単位回路５３は、単位回路５２（図３４）にＮチャネル型トランジスタＴｒ１８を追加したものである。トランジスタＴｒ１８のドレイン端子はトランジスタＴｒ２のソース端子に接続され、トランジスタＴｒ１８のソース端子はトランジスタＴｒ１のゲート端子に接続され、トランジスタＴｒ１８のゲート端子にはハイレベル電位ＶＤＤが印加される。トランジスタＴｒ１８は、耐圧用トランジスタとして機能する。以下、トランジスタＴｒ１８のドレイン端子が接続された節点をｎ８、トランジスタＴｒ１８のソース端子が接続された節点をｎ９という。

図３６は、本実施形態に係るシフトレジスタの信号波形図である。図３６に示す信号波形図は、図２８に示す信号波形図から節点ｎ１の電位の変化を削除し、節点ｎ８、ｎ９の電位の変化を追加したものである。

トランジスタＴｒ１０を含む単位回路２２（図１２）と同様に、トランジスタＴｒ１８を含む単位回路５３では、節点ｎ９の突き上げ期間でも、トランジスタＴｒ２、Ｔｒ１３、Ｔｒ１６の端子間にはトランジスタの駆動電圧よりも低い電圧が与えられる。したがって、本実施形態に係るシフトレジスタによれば、トランジスタの劣化や破壊を防止することができる。また、第６の実施形態と同様に、トランジスタＴｒ１１を含まない単位回路に対して耐圧対策を行った場合と比べて、トランジスタの劣化や破壊を防止しながら動作マージンを大きくすることができる。

（第１８の実施形態）
本発明の第１８の実施形態に係るシフトレジスタは、図３２に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路５１に代えて、図３７に示す単位回路５４を備えている。単位回路５４は、単位回路５２（図３４）について、トランジスタＴｒ１２のゲート端子の接続先を出力端子ＯＵＴに変更したものである。

本実施形態に係るシフトレジスタの信号波形図は、図２８に示す信号波形図と同じである。時刻ｔ４より前では、単位回路５４は単位回路５２と同様に動作する。時刻ｔ４においてクロック信号ＣＫＡがローレベルからハイレベルに変化すると、時刻ｔ４以降、クロック信号ＣＫＡのハイレベル電位が出力信号ＯＵＴとして出力される。また、出力信号ＯＵＴがハイレベルになると、トランジスタＴｒ１２はオンする。このとき入力信号ＩＮｂはローレベルであるので、節点ｎ２の電位は下降してローレベルになる（節点ｎ２のディスチャージ）。このため、トランジスタＴｒ２はオフする。

単位回路５２では、トランジスタＴｒ１２のゲート端子はクロック端子ＣＫＡに接続される。これに対して単位回路５４では、トランジスタＴｒ１２のゲート端子は出力端子ＯＵＴに接続される。出力信号ＯＵＴが変化する頻度は、クロック信号ＣＫＡが変化する頻度よりも小さい。したがって、本実施形態に係るシフトレジスタによれば、トランジスタＴｒ１２のゲート端子に付随する寄生容量の充放電を減らし、消費電力を削減することができる。

（第１９の実施形態）
本発明の第１９の実施形態に係るシフトレジスタは、図３２に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路５１に代えて、図３８に示す単位回路５５を備えている。単位回路５５は、単位回路５２（図３４）について、トランジスタＴｒ１１のドレイン端子の接続先をクロック端子ＣＫＢに変更したものである。

本実施形態に係るシフトレジスタの信号波形図は、図２８に示す信号波形図と同じである。時刻ｔ１より前では、節点ｎ１、ｎ２の電位と出力信号ＯＵＴはローレベルである。時刻ｔ１において入力信号ＩＮｂとクロック信号ＣＫＢがハイレベルに変化すると、トランジスタＴｒ１１はオンし、クロック端子ＣＫＢから節点ｎ２に向けてトランジスタＴｒ１１を通過する電流が流れ、節点ｎ２の電位は上昇する（節点ｎ２のチャージ）。時刻ｔ１からしばらく経つと、トランジスタＴｒ１１はオフし、節点ｎ２はフローティング状態になり、トランジスタＴｒ２、Ｔｒ１３はオン状態になる。時刻ｔ２以降、単位回路５５は単位回路４４（図３１）と同様に動作する。本実施形態に係るシフトレジスタによれば、第１６の実施形態に係るシフトレジスタと同様の効果が得られる。

このように単位回路５５では、オン電位出力部（入力端子ＩＮａ）は、単位回路４１に対する第１入力信号ＩＮａを出力し、セット制御部は、第１導通端子に第２クロック信号ＣＫＢが与えられ、第２導通端子がセットトランジスタＴｒ２の制御端子に接続され、制御端子に単位回路５５に対する第２入力信号ＩＮｂが与えられたトランジスタＴｒ１１を含んでいる。

第２入力信号ＩＮｂと第２クロック信号ＣＫＢの電位がオン電位（ハイレベル電位）に変化したとき、セットトランジスタＴｒ２の制御端子の電位が所定レベル（ＶＤＤ−Ｖｔｈ）に到達した後、セットトランジスタＴｒ２の制御端子はフローティング状態になる。その後、第１入力信号ＩＮａの電位がオン電位に変化し、出力トランジスタＴｒ１の制御端子の電位がオン電位に変化すると、セットトランジスタＴｒ２の制御端子の電位は十分なオン電位（通常のハイレベル電位よりも高い電位）になり、出力トランジスタＴｒ１の制御端子の電位は閾値落ちのないオン電位ＶＤＤになる。したがって、本実施形態に係るシフトレジスタによれば、出力信号ＯＵＴのなまりを小さくし、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。また、第２入力信号ＩＮｂと第２クロック信号ＣＫＢに基づきセットトランジスタＴｒ２の制御端子の電位をオン電位に変化させた後に、第１入力信号ＩＮａに基づき出力トランジスタＴｒ１の制御端子の電位をオン電位に変化させることにより、動作マージンを大きくすることができる。

（第２０の実施形態）
本発明の第２０の実施形態に係るシフトレジスタは、図３２に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路５１に代えて、図３９に示す単位回路５６を備えている。単位回路５６は、単位回路５２（図３４）について、トランジスタＴｒ１１のゲート端子の接続先をクロック端子ＣＫＢに変更したものである。

本実施形態に係るシフトレジスタの信号波形図は、図２８に示す信号波形図と同じである。時刻ｔ１より前では、節点ｎ２の電位はローレベルである。時刻ｔ１において入力信号ＩＮｂとクロック信号ＣＫＢがハイレベルに変化すると、トランジスタＴｒ１１はオンし、入力端子ＩＮｂから節点ｎ２に向けてトランジスタＴｒ１１を通過する電流が流れ、節点ｎ２の電位は上昇する（節点ｎ２のチャージ）。時刻ｔ１からしばらく経つと、トランジスタＴｒ１１はオフし、節点ｎ２はフローティング状態になり、トランジスタＴｒ２、Ｔｒ１３はオン状態になる。時刻ｔ２以降、単位回路５６は単位回路４４（図３１）と同様に動作する。ただし、クロック信号ＣＫＢがハイレベルのとき、トランジスタＴｒ１１はオンする。トランジスタＴｒ１１がオンしても、入力信号ＩＮｂがローレベルである間、節点ｎ２の電位はローレベルを保つ。本実施形態に係るシフトレジスタによれば、第１６の実施形態に係るシフトレジスタと同様の効果が得られる。

このように単位回路５６では、オン電位出力部（入力端子ＩＮａ）は、単位回路４１に対する第１入力信号ＩＮａを出力し、セット制御部は、第１導通端子に単位回路５６に対する第２入力信号ＩＮｂが与えられ、第２導通端子がセットトランジスタＴｒ２の制御端子に接続され、制御端子に第２クロック信号ＣＫＢが与えられたトランジスタＴｒ１１を含んでいる。本実施形態に係るシフトレジスタによれば、第１９の実施形態と同様に、出力信号ＯＵＴのなまりを小さくし、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。また、第２入力信号ＩＮｂと第２クロック信号ＣＫＢに基づきセットトランジスタＴｒ２の制御端子の電位をオン電位に変化させた後に、第１入力信号ＩＮａに基づき出力トランジスタＴｒ１の制御端子の電位をオン電位に変化させることにより、動作マージンを大きくすることができる。

（第２１の実施形態）
本発明の第２１の実施形態に係るシフトレジスタは、図３２に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路５１に代えて、図４０に示す単位回路５７を備えている。単位回路５７は、単位回路５２（図３４）からトランジスタＴｒ１２を削除し、トランジスタＴｒ１１のゲート端子にハイレベル電位ＶＤＤを印加したものである。トランジスタＴｒ１、Ｔｒ２、Ｔｒ１１は、それぞれ、出力トランジスタ、セットトランジスタ、および、セット制御部として機能し、入力端子ＩＮａはオン電位出力部として機能する。

図４１は、本実施形態に係るシフトレジスタの信号波形図である。図４１に示す信号波形図は、節点ｎ２の電位の変化を除いて、図２８に示す信号波形図と同じである。時刻ｔ１より前では、節点ｎ１、ｎ２の電位と出力信号ＯＵＴはローレベルである。時刻ｔ１において入力信号ＩＮｂがハイレベルに変化すると、トランジスタＴｒ１１はオンし、入力端子ＩＮｂから節点ｎ２に向けてトランジスタＴｒ１１を通過する電流が流れ、節点ｎ２の電位は上昇する（節点ｎ２のチャージ）。時刻ｔ１からしばらく経つと、トランジスタＴｒ１１はオフし、節点ｎ２はフローティング状態になり、トランジスタＴｒ２、Ｔｒ１３はオン状態になる。

時刻ｔ２において入力信号ＩＮａがハイレベルに変化すると、節点ｎ１のチャージと節点ｎ２の突き上げが行われる。時刻ｔ３においてクロック信号ＣＫＢがローレベルに変化すると、トランジスタＴｒ１３はオフする。また、時刻ｔ３において入力信号ＩＮｂがローレベルに変化すると、トランジスタＴｒ１１はオンし、節点ｎ２から入力端子ＩＮｂに向けてトランジスタＴｒ１１を通過する電流が流れ、節点ｎ２の電位は下降してローレベルになる（節点ｎ２のディスチャージ）。時刻ｔ４以降、単位回路５７は単位回路４４（図３１）と同様に動作する。本実施形態に係るシフトレジスタによれば、第１６の実施形態に係るシフトレジスタと同様の効果が得られる。

このように単位回路５７では、オン電位出力部（入力端子ＩＮａ）は、単位回路４１に対する第１入力信号ＩＮａを出力し、セット制御部は、第１導通端子に単位回路５７に対する第２入力信号ＩＮｂが与えられ、第２導通端子がセットトランジスタＴｒ２の制御端子に接続され、制御端子にオン電位ＶＤＤが固定的に印加されたトランジスタＴｒ１１を含んでいる。本実施形態に係るシフトレジスタによれば、第１１の実施形態と同様に、出力信号ＯＵＴのなまりを小さくし、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。また、第２入力信号ＩＮｂに基づきセットトランジスタＴｒ２の制御端子の電位をオン電位に変化させた後に、第１入力信号ＩＮａに基づき出力トランジスタＴｒ１の制御端子の電位をオン電位に変化させることにより、動作マージンを大きくすることができる。

（第２２の実施形態）
図４２は、本発明の第２２の実施形態に係るシフトレジスタの構成を示すブロック図である。図４２に示すシフトレジスタ６０は、ｎ個の単位回路６１を多段接続して構成されている。単位回路６１は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮａ、初期化端子ＩＮＩＴ、および、出力端子ＯＵＴを有する。シフトレジスタ６０には外部からスタートパルスＳＴａ、４相のクロック信号ＣＫ１〜ＣＫ４、および、初期化信号ＩＮＩＴが供給される。クロック信号ＣＫ１〜ＣＫ４は、第１１の実施形態に係るシフトレジスタ４０（図２５）と同様に各端子に与えられる。初期化信号ＩＮＩＴは、ｎ個の単位回路６１の初期化端子ＩＮＩＴに与えられる。スタートパルスＳＴａは、１段目の単位回路６１の入力端子ＩＮａに与えられる。単位回路６１の出力信号ＯＵＴは、出力信号Ｏ１〜Ｏｎとして外部に出力されると共に、次段の単位回路６１の入力端子ＩＮａに与えられる。

図４３は、単位回路６１の回路図である。単位回路６１は、単位回路５２（図３４）について、トランジスタＴｒ１１のゲート端子およびドレイン端子、並びに、トランジスタＴｒ１２、Ｔｒ１５のソース端子の接続先をクロック端子ＣＫＢに変更したものである。

図４４は、シフトレジスタ６０の信号波形図である。図４４に示す信号波形図は、入力信号ＩＮｂの電位の変化が削除されている点、および、時刻ｔ７以降において節点ｎ２の電位が周期的に所定レベル（ＶＤＤ−Ｖｔｈ）になる点を除き、図２８に示す信号波形図と同じである。時刻ｔ１より前では、節点ｎ１、ｎ２の電位と出力信号ＯＵＴはローレベルである。時刻ｔ１においてクロック信号ＣＫＢがハイレベルに変化すると、トランジスタＴｒ１１はオンし、クロック端子ＣＫＢから節点ｎ２に向けてトランジスタＴｒ１１を通過する電流が流れ、節点ｎ２の電位は上昇する（節点ｎ２のチャージ）。時刻ｔ１からしばらく経つと、トランジスタＴｒ２、Ｔｒ１３は共にオン状態になる。

時刻ｔ２において入力信号ＩＮａがハイレベルに変化すると、節点ｎ１のチャージと節点ｎ２の突き上げが行われる。時刻ｔ３においてクロック信号ＣＫＢがローレベルに変化すると、トランジスタＴｒ１３はオフする。トランジスタＴｒ１３がオフした後も、節点ｎ１、ｎ２の電位は変化せず、トランジスタＴｒ１はオン状態を保つ。時刻ｔ３〜ｔ７では、単位回路６１は単位回路４４（図３１）と同様に動作する。

時刻ｔ７においてクロック信号ＣＫＢがハイレベルに変化すると、トランジスタＴｒ１３はオンし、節点ｎ１のディスチャージが行われる。また、時刻ｔ７において、トランジスタＴｒ１１はオンする。このため、クロック端子ＣＫＢから節点ｎ２に向けてトランジスタＴｒ１１を通過する電流が流れ、節点ｎ２の電位は上昇する。時刻ｔ７以降において、節点ｎ２の電位は、クロック信号ＣＫＢがハイレベルに変化すると（ＶＤＤ−Ｖｔｈ）に変化し、クロック信号ＣＫＡがハイレベルに変化するとローレベルに変化する。

シフトレジスタ６０にはスタートパルスＳＴｂを供給する必要がなく、単位回路６１には２段前の単位回路６１の出力信号ＯＵＴを与える必要がない。したがって、本実施形態に係るシフトレジスタ６０によれば、単位回路間の配線を削減し、回路のレイアウト面積を削減することができる。

このように単位回路６１では、オン電位出力部（入力端子ＩＮａ）は、単位回路４１に対する入力信号ＩＮａを出力し、セット制御部は、第１導通端子と制御端子に第２クロック信号ＣＫＢが与えられ、第２導通端子がセットトランジスタＴｒ２の制御端子に接続されたトランジスタＴｒ１１を含んでいる。

第２クロック信号ＣＫＢの電位がオン電位（ハイレベル電位）に変化したとき、セットトランジスタＴｒ２の制御端子の電位が所定レベル（ＶＤＤ−Ｖｔｈ）に到達した後、セットトランジスタＴｒ２の制御端子はフローティング状態になる。その後、入力信号ＩＮａの電位がオン電位に変化し、出力トランジスタＴｒ１の制御端子の電位がオン電位に変化すると、セットトランジスタＴｒ２の制御端子の電位は十分なオン電位（通常のハイレベル電位よりも高い電位）になり、出力トランジスタＴｒ１の制御端子の電位は閾値落ちのないオン電位ＶＤＤになる。したがって、本実施形態に係るシフトレジスタによれば、出力信号ＯＵＴのなまりを小さくし、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。また、第２クロック信号ＣＫＢに基づきセットトランジスタＴｒ２の制御端子の電位をオン電位に変化させた後に、入力信号ＩＮａに基づき出力トランジスタＴｒ１の制御端子の電位をオン電位に変化させることにより、動作マージンを大きくすることができる。

（第２３の実施形態）
本発明の第２３の実施形態に係るシフトレジスタは、図４２に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路６１に代えて、図４５に示す単位回路６２を備えている。単位回路６２は、単位回路６１（図４３）について、トランジスタＴｒ１２のゲート端子の接続先を出力端子ＯＵＴに変更したものである。

図４６は、本実施形態に係るシフトレジスタの信号波形図である。図４６に示す信号波形図は、節点ｎ２の電位の変化を除いて、図４４に示す信号波形図と同じである。時刻ｔ２より前では、節点ｎ１の電位と出力信号ＯＵＴはローレベル、節点ｎ２の電位は（ＶＤＤ−Ｖｔｈ）であり、節点ｎ２はフローティング状態であり、トランジスタＴｒ２はオン状態である。

時刻ｔ２において入力信号ＩＮａがハイレベルに変化すると、節点ｎ１のチャージと節点ｎ２の突き上げが行われる。時刻ｔ３においてクロック信号ＣＫＢがローレベルに変化すると、トランジスタＴｒ１３はオフする。トランジスタＴｒ１３がオフした後も、節点ｎ１、ｎ２の電位は変化せず、トランジスタＴｒ１、Ｔｒ２はオン状態を保つ。時刻ｔ４においてクロック信号ＣＫＡがローレベルからハイレベルに変化すると、節点ｎ１の突き上げが行われ、閾値落ちのないハイレベル電位ＶＤＤが出力信号ＯＵＴとして出力される。また、出力信号ＯＵＴがハイレベルになると、トランジスタＴｒ１２はオンする。このときクロック信号ＣＫＢはローレベルであるので、節点ｎ２の電位は下降してローレベルになる（節点ｎ２のディスチャージ）。このため、トランジスタＴｒ２はオフする。

時刻ｔ５において、入力信号ＩＮａはローレベルに変化する。このときトランジスタＴｒ２、Ｔｒ１３はオフ状態であるので、節点ｎ１、ｎ２の電位は変化しない。時刻ｔ６においてクロック信号ＣＫＡがローレベルに変化すると、出力信号ＯＵＴはローレベルに変化し、トランジスタＴｒ１２はオフする。また、節点ｎ１の突き上げが終了するので、節点ｎ１の電位はハイレベル電位ＶＤＤに下降する。時刻ｔ７においてクロック信号ＣＫＢがハイレベルに変化すると、節点ｎ１のディスチャージが行われる。また、時刻ｔ７においてトランジスタＴｒ１１はオンするので、節点ｎ２の電位は上昇して（ＶＤＤ−Ｖｔｈ）になる（節点ｎ２のチャージ）。

本実施形態に係るシフトレジスタによれば、第１８の実施形態と同様に、トランジスタＴｒ１２のゲート端子に付随する寄生容量の充放電を減らし、消費電力を削減することができる。また、節点ｎ２のディスチャージは、出力信号ＯＵＴがハイレベルのときにだけ行われる。したがって、本実施形態に係るシフトレジスタによれば、節点ｎ２に付随する寄生容量の充放電を減らし、消費電力を削減することができる。

（第２４の実施形態）
図４７は、本発明の第２４の実施形態に係るシフトレジスタの構成を示すブロック図である。図４７に示すシフトレジスタ７０は、ｎ個の単位回路７１を多段接続し、その前段にダミー単位回路７２を接続したものである。単位回路７１は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮａ、ＩＮｂ、初期化端子ＩＮＩＴ、および、出力端子ＯＵＴを有する。ダミー単位回路７２は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮａ、初期化端子ＩＮＩＴ、および、出力端子ＯＵＴを有する。例えば、単位回路７１には単位回路５２（図３４）が用いられ、ダミー単位回路７２には単位回路６１（図４３）が用いられる。

シフトレジスタ７０には外部から、スタートパルスＳＴａ、４相のクロック信号ＣＫ１〜ＣＫ４、および、初期化信号ＩＮＩＴが供給される。クロック信号ＣＫ１〜ＣＫ４は、第１１の実施形態に係るシフトレジスタ４０（図２５）と同様に各端子に与えられる。これに加えて、クロック信号ＣＫ２はダミー単位回路７２のクロック端子ＣＫＢに与えられ、クロック信号ＣＫ４はダミー単位回路７２のクロック端子ＣＫＡに与えられる。スタートパルスＳＴａは、ダミー単位回路７２の入力端子ＩＮａと１段目の単位回路７１の入力端子ＩＮｂに与えられる。初期化信号ＩＮＩＴは、ｎ個の単位回路７１とダミー単位回路７２の初期化端子ＩＮＩＴに与えられる。ダミー単位回路７２の出力信号ＯＵＴは、外部に出力されることなく、１段目の単位回路７１の入力端子ＩＮａと２段目の単位回路７１の入力端子ＩＮｂに与えられる。単位回路７１の出力信号ＯＵＴは、出力信号Ｏ１〜Ｏｎとして外部に出力されると共に、次段の単位回路７１の入力端子ＩＮａと２段後の単位回路７１の入力端子ＩＮｂに与えられる。

図４８は、シフトレジスタ７０のタイミングチャートである。図４８に示すように、スタートパルスＳＴａとクロック信号ＣＫ１〜ＣＫ４は、第１１の実施形態と同じタイミングで変化する（図２７を参照）。ダミー単位回路７２の出力信号ＯＵＴ（以下、ダミー出力信号Ｏｄｍｙという）は、スタートパルスＳＴａをクロック信号ＣＫ１の１／４周期遅延させた信号となる。スタートパルスＳＴａとダミー出力信号Ｏｄｍｙは、それぞれ、第１１の実施形態に係るシフトレジスタ４０におけるスタートパルスＳＴｂ、ＳＴａと同じ役割を有する。

このようにシフトレジスタ７０は、スタートパルスＳＴａをクロック信号の１／４周期遅延させた信号を出力するダミー単位回路７２を備えている。このため、シフトレジスタ７０に供給するスタートパルスは１本でよい。したがって、本実施形態に係るシフトレジスタ７０によれば、スタートパルスを供給する入力端子とスタートパルスを伝搬する配線の分だけ、レイアウト面積を削減することができる。

（第２５の実施形態）
図４９は、本発明の第２５の実施形態に係るシフトレジスタの構成を示すブロック図である。図４９に示すシフトレジスタ８０は、ｎ個の単位回路８１と２個のダミー単位回路８２、８３を多段接続して構成されている。単位回路８１は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮａ、ＩＮｂ、初期化端子ＩＮＩＴ、リセット端子Ｒ、および、出力端子ＯＵＴを有する。ダミー単位回路８２、８３は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮａ、ＩＮｂ、初期化端子ＩＮＩＴ、および、出力端子ＯＵＴを有する。

シフトレジスタ８０には外部から、スタートパルスＳＴａ、ＳＴｂ、４相のクロック信号ＣＫ１〜ＣＫ４、および、初期化信号ＩＮＩＴが供給される。スタートパルスＳＴａ、ＳＴｂとクロック信号ＣＫ１〜ＣＫ４は、第１１の実施形態に係るシフトレジスタ４０（図２５）と同様に各端子に与えられる。これに加えて、クロック信号ＣＫ１〜ＣＫ４は、それぞれ、ダミー単位回路８２のクロック端子ＣＫＡ、ダミー単位回路８３のクロック端子ＣＫＡ、ダミー単位回路８２のクロック端子ＣＫＢ、および、ダミー単位回路８３のクロック端子ＣＫＢに与えられる。初期化信号ＩＮＩＴは、ｎ個の単位回路８１とダミー単位回路８２、８３の初期化端子ＩＮＩＴに与えられる。単位回路８１の出力信号ＯＵＴは、出力信号Ｏ１〜Ｏｎとして外部に出力されると共に、次段の単位回路８１（または、ダミー単位回路８２）の入力端子ＩＮａ、２段後の単位回路８１（または、ダミー単位回路８２、８３）の入力端子ＩＮｂ、および、２段前の単位回路８１のリセット端子Ｒに与えられる。ダミー単位回路８２の出力信号ＯＵＴ（以下、ダミー出力信号Ｏｄｍｙ１という）は、ダミー単位回路８３の入力端子ＩＮａ、および、（ｎ−１）段目の単位回路８１のリセット端子Ｒに与えられる。ダミー単位回路８３の出力信号ＯＵＴ（以下、ダミー出力信号Ｏｄｍｙ２という）は、ｎ段目の単位回路８１のリセット端子Ｒに与えられる。

図５０は、単位回路８１の回路図である。単位回路８１は、単位回路５４（図３７）について、トランジスタＴｒ１３のゲート端子の接続先をリセット端子Ｒに変更したものである。ダミー単位回路８２、８３には、リセット端子Ｒを有しない単位回路（例えば、単位回路５４）が用いられる。

シフトレジスタ８０では、２段後の単位回路８１の出力信号ＯＵＴがゲート端子に与えられたトランジスタＴｒ１３を用いて、節点ｎ１のディスチャージが行われる。（ｎ−１）段目およびｎ段目の単位回路８１に２段後の単位回路８１の出力信号ＯＵＴを与えるために、シフトレジスタ８０はダミー単位回路８２、８３を備えている。（ｎ−１）段目の単位回路８１のトランジスタＴｒ１３のゲート端子には、ダミー出力信号Ｏｄｍｙ１が与えられる。ｎ段目の単位回路８１のトランジスタＴｒ１３のゲート端子には、ダミー出力信号Ｏｄｍｙ２が与えられる。

図５１は、シフトレジスタ８０の信号波形図である。図５１に示す信号波形図は、図２８に示す信号波形図にリセット信号Ｒの変化を追加したものである。出力信号ＯＵＴは、時刻ｔ４においてハイレベルに変化し、時刻ｔ６においてローレベルに変化する。これよりもクロック信号ＣＫ１の半周期遅れて、リセット信号Ｒは、時刻ｔ７においてハイレベルに変化し、時刻ｔ８においてローレベルに変化する。時刻ｔ６においてクロック信号ＣＫＡがローレベルに変化すると、節点ｎ１の突き上げが終了し、節点ｎ１の電位はハイレベル電位ＶＤＤに下降する。時刻ｔ７においてリセット信号Ｒがハイレベルに変化すると、トランジスタＴｒ１３はオンし、節点ｎ１の電位は下降してローレベルになる（節点ｎ１のディスチャージ）。

単位回路５４では、クロック信号ＣＫＢがハイレベルのときに、トランジスタＴｒ１３がオンし、節点ｎ１のディスチャージが行われる。これに対して単位回路８１では、リセット信号Ｒがハイレベルのときに、トランジスタＴｒ１３がオンし、節点ｎ１のディスチャージが行われる。リセット信号Ｒが変化する頻度は、クロック信号ＣＫＢが変化する頻度よりも小さい。したがって、本実施形態に係るシフトレジスタ８０によれば、トランジスタＴｒ１３のゲート端子に付随する寄生容量の充放電を減らし、消費電力を削減することができる。

本実施形態に係るシフトレジスタ８０については、図５２に示す変形例を構成することができる。図５２に示すシフトレジスタ８４は、（ｎ＋２）個の単位回路８１を多段接続して構成されている。（ｎ＋１）段目および（ｎ＋２）段目の単位回路８１は、ダミー単位回路として機能する。シフトレジスタ８４には外部からスタートパルスＳＴａ、ＳＴｂ、４相のクロック信号ＣＫ１〜ＣＫ４、初期化信号ＩＮＩＴ、および、リセット信号Ｒが供給される。リセット信号Ｒは、（ｎ＋１）段目および（ｎ＋２）段目の単位回路８１のリセット端子Ｒに与えられる。それ以外の信号は、シフトレジスタ８０と同様に各端子に与えられる。

シフトレジスタ８４では、シフトレジスタ８０と同様に、２段後の単位回路８１の出力信号ＯＵＴがゲート端子に与えられたトランジスタＴｒ１３を用いて、節点ｎ１のディスチャージが行われる。（ｎ−１）段目およびｎ段目の単位回路８１に２段後の単位回路８１の出力信号ＯＵＴを与えるために、シフトレジスタ８４は（ｎ＋１）段目およびｎ段目の単位回路８１を備えている。（ｎ−１）段目の単位回路８１のトランジスタＴｒ１３のゲート端子には、（ｎ＋１）段目の単位回路８１の出力信号ＯＵＴ（以下、ダミー出力信号Ｏｄｍｙ１という）が与えられる。ｎ段目の単位回路８１のトランジスタＴｒ１３のゲート端子には、（ｎ＋２）段目の単位回路８１の出力信号ＯＵＴ（以下、ダミー出力信号Ｏｄｍｙ２という）が与えられる。

図５３は、シフトレジスタ８４のタイミングチャートである。図５３に示すように、ダミー出力信号Ｏｄｍｙ１は、ｎ段目の単位回路８１の出力信号ＯＵＴがハイレベルになった後のクロック信号ＣＫ１のハイレベル期間でハイレベルになる。ダミー出力信号Ｏｄｍｙ２は、ダミー出力信号Ｏｄｍｙ１がハイレベルになった後のクロック信号ＣＫ２のハイレベル期間でハイレベルになる。リセット信号Ｒは、ダミー出力信号Ｏｄｍｙ２のハイレベル期間の後にハイレベルになる。リセット信号Ｒがハイレベルになると、（ｎ＋１）段目およびｎ段目の単位回路８１において、トランジスタＴｒ１３はオンし、節点ｎ１の電位はローレベルになる。

シフトレジスタ８４でも、シフトレジスタ８０と同様に、トランジスタＴｒ１３のゲート端子に付随する寄生容量の充放電を減らし、消費電力を削減することができる。なお、シフトレジスタ８４には、初期化信号ＩＮＩＴとリセット信号Ｒに代えて、初期化時とリセット時にハイレベルになる制御信号を供給してもよい。この場合、単位回路８１からトランジスタＴｒ１３、Ｔｒ１６のうち一方を削除してもよい。

（第２６の実施形態）
本発明の第２６の実施形態に係るシフトレジスタは、図４９または図５２に示す構成を有する。本実施形態に係るシフトレジスタは、単位回路８１に代えて、図５４に示す単位回路８５を備えている。単位回路８５は、単位回路８１（図５０）にトランジスタＴｒ１９を追加したものである。トランジスタＴｒ１９のドレイン端子は出力端子ＯＵＴに接続され、トランジスタＴｒ１９のソース端子にはローレベル電位ＶＳＳが印加され、トランジスタＴｒ１９のゲート端子はリセット端子Ｒに接続される。本実施形態に係るシフトレジスタの信号波形図は、第２５の実施形態に係る信号波形図と同じである。

単位回路４１（図２６）では、出力信号ＯＵＴがローレベルになる前にトランジスタＴｒ１がオフした場合、出力信号ＯＵＴはローレベルにならずに中間電位になる。単位回路４３（図３０）は、出力信号ＯＵＴをローレベルにするために、ゲート端子がクロック端子ＣＫＢに接続されたトランジスタＴｒ８を含んでいる。しかし、出力信号ＯＵＴを確実にローレベルにするためにトランジスタＴｒ８のサイズを大きくすると、消費電力が増大する。この問題を解決するために、単位回路８５はゲート端子がリセット端子Ｒに接続されたトランジスタＴｒ１９を含んでいる。

単位回路８５では、リセット信号Ｒがハイレベルになると、トランジスタＴｒ１９がオンするので、出力信号ＯＵＴは確実にローレベルになる。このため、単位回路８５では、トランジスタＴｒ８のサイズを大きくする必要はない。また、出力信号ＯＵＴが変化する頻度は、クロック信号ＣＫＢが変化する頻度よりも小さい。このため、トランジスタＴｒ１９のサイズを大きくしても、トランジスタＴｒ８を大きくしたときほど、消費電力は増大しない。したがって、本実施形態に係るシフトレジスタによれば、消費電力を増大させずに、出力信号ＯＵＴを確実にローレベルにすることができる。

また、トランジスタＴｒ８は、クロック信号ＣＫＢに基づき周期的にオンする。したがって、トランジスタＴｒ１のリーク電流などによって出力信号ＯＵＴの電位が上昇しても、トランジスタＴｒ８を用いて出力信号ＯＵＴの電位を周期的にローレベルにすることができる。なお、単位回路８５はトランジスタＴｒ８、Ｔｒ１９を含むこととしたが、トランジスタＴｒ１９を含めば、必ずしもトランジスタＴｒ８を含む必要はない。

以下、本発明の実施形態に係るシフトレジスタを備えた表示装置の例を説明する。図５５は、本発明の実施形態に係るシフトレジスタを備えた液晶表示装置の第１の構成例を示すブロック図である。図５５に示す液晶表示装置は、ｎ本の走査線ＧＬ１〜ＧＬｎ、ｍ本（ｍは２以上の整数）のデータ線ＳＬ１〜ＳＬｍ、（ｍ×ｎ）個の画素回路１０１、データ線駆動回路１１１、および、シフトレジスタ１２１、１２２を備えている。

走査線ＧＬ１〜ＧＬｎは互いに平行に配置され、データ線ＳＬ１〜ＳＬｍは走査線ＧＬ１〜ＧＬｎと直交するように互いに平行に配置される。（ｍ×ｎ）個の画素回路１０１は、走査線ＧＬ１〜ＧＬｎとデータ線ＳＬ１〜ＳＬｍの交点に対応して配置される。画素回路１０１は、トランジスタＴｗ、液晶容量Ｃｌｃ、および、補助容量Ｃｃｓを含んでいる。トランジスタＴｗのゲート端子は１本の走査線に接続され、トランジスタＴｗのソース端子は１本のデータ線に接続される。以下、画素回路１０１の配置領域を領域Ａという。

データ線駆動回路１１１は、領域Ａの一辺（図５５では上辺）に沿って配置される。データ線駆動回路１１１は、データ線ＳＬ１〜ＳＬｍの一端（図５５では上端）に接続され、データ線ＳＬ１〜ＳＬｍを駆動する。

シフトレジスタ１２１、１２２は、それぞれｎ個の出力端子Ｏ１〜Ｏｎを有し、走査線駆動回路として機能する。シフトレジスタ１２１、１２２には、例えば、第１〜第１０の実施形態に係るシフトレジスタが用いられる。シフトレジスタ１２１、１２２には同じ回路が用いられ、同じ信号が供給される。シフトレジスタ１２１は領域Ａの一辺（図５５では左辺）に沿って配置され、シフトレジスタ１２２は領域Ａの対向する辺（図５５では右辺）に沿って配置される。シフトレジスタ１２１の出力端子Ｏ１〜Ｏｎは、それぞれ、走査線ＧＬ１〜ＧＬｎの一端（図５５では左端）に接続される。シフトレジスタ１２１は、走査線ＧＬ１〜ＧＬｎを一端側から駆動する。シフトレジスタ１２２の出力端子Ｏ１〜Ｏｎは、それぞれ、走査線ＧＬ１〜ＧＬｎの他端（図５５では右端）に接続される。シフトレジスタ１２２は、走査線ＧＬ１〜ＧＬｎを他端側から駆動する。このように図５５に示す液晶表示装置では、走査線ＧＬ１〜ＧＬｎは、２個のシフトレジスタ１２１、１２２を用いて両側から駆動される。

図５６は、本発明の実施形態に係るシフトレジスタを備えた液晶表示装置の第２の構成例を示すブロック図である。図５６に示す液晶表示装置は、図５５に示す液晶表示装置においてシフトレジスタ１２１、１２２を、それぞれ、シフトレジスタ１２３、１２４に置換したものである。シフトレジスタ１２３、１２４は、それぞれｎ個の出力端子Ｏ１〜Ｏｎを有し、走査線駆動回路として機能する。シフトレジスタ１２３、１２４には、例えば、第１１〜第２６の実施形態に係るシフトレジスタが用いられる。

なお、図５５および図５６に示す液晶表示装置は、領域Ａの対向する２辺に沿って配置された２個のシフトレジスタを用いて、走査線ＧＬ１〜ＧＬｎを両側から駆動することとした。これに代えて、本発明の実施形態に係るシフトレジスタを備えた液晶表示装置は、領域Ａの一辺に沿って配置された１個のシフトレジスタを用いて、走査線ＧＬ１〜ＧＬｎを片側から駆動してもよい。

図５７は、本発明の実施形態に係るシフトレジスタを備えた液晶表示装置の第３の構成例を示すブロック図である。図５７に示す液晶表示装置は、２ｎ本の走査線ＧＬ１〜ＧＬ２ｎ、ｍ本のデータ線ＳＬ１〜ＳＬｍ、（ｍ×２ｎ）個の画素回路１０１、データ線駆動回路１１１、および、シフトレジスタ１２１、１２２を備えている。走査線ＧＬ１〜ＧＬ２ｎ、データ線ＳＬ１〜ＳＬｍ、（ｍ×２ｎ）個の画素回路１０１、および、データ線駆動回路１１１は、図５５に示す液晶表示装置と同様に配置される。

シフトレジスタ１２１、１２２には同じ回路が用いられ、初期化信号ＩＮＩＴを除いて異なる信号が与えられる。シフトレジスタ１２１、１２２には、例えば、第１〜第１０の実施形態に係るシフトレジスタが用いられる。シフトレジスタ１２１の出力端子Ｏ１〜Ｏｎは、それぞれ、奇数番目の走査線ＧＬ１、ＧＬ３、…、ＧＬ２ｎ−１の一端（図５７では左端）に接続される。シフトレジスタ１２１は、奇数番目の走査線ＧＬ１、ＧＬ３、…、ＧＬ２ｎ−１を一端側から駆動する。シフトレジスタ１２２の出力端子Ｏ１〜Ｏｎは、それぞれ、偶数番目の走査線ＧＬ２、ＧＬ４、…、ＧＬ２ｎの他端（図５７では右端）に接続される。シフトレジスタ１２２は、偶数番目の走査線ＧＬ２、ＧＬ４、…、ＧＬ２ｎを他端側から駆動する。このように図５７に示す液晶表示装置では、奇数番目の走査線ＧＬ１、ＧＬ３、…、ＧＬ２ｎ−１はシフトレジスタ１２１を用いて一端側から駆動され、偶数番目の走査線ＧＬ２、ＧＬ４、…、ＧＬ２ｎはシフトレジスタ１２２を用いて他端側から駆動される。

図５８は、図５７に示す液晶表示装置のタイミングチャートである。シフトレジスタ１２１に供給されるクロック信号ＣＫ１Ｌは、所定の周期でハイレベルとローレベルになる。ただし、クロック信号ＣＫ１Ｌのハイレベル期間は、クロック信号ＣＫ１Ｌの１／４周期よりも短い。クロック信号ＣＫ２Ｌは、クロック信号ＣＫ１Ｌを半周期遅延させた信号である。シフトレジスタ１２２に供給されるクロック信号ＣＫ１Ｒ、ＣＫ２Ｒは、それぞれ、クロック信号ＣＫ１Ｌを１／４周期、および、３／４周期遅延させた信号である。シフトレジスタ１２１に供給されるスタートパルスＳＴＬは、シフト開始時にクロック信号ＣＫ２Ｒのハイレベル期間でハイレベルになる。シフトレジスタ１２２に供給されるスタートパルスＳＴＲは、スタートパルスＳＴＬをクロック信号ＣＫ１Ｌの１／４周期遅延させた信号である。シフトレジスタ１２１の出力信号Ｏ１のハイレベル期間は、スタートパルスＳＴＬのハイレベル期間からクロック信号の１／４周期遅れる。シフトレジスタ１２１の出力信号Ｏ２〜Ｏｎのハイレベル期間は、それぞれ、シフトレジスタ１２１の出力信号Ｏ１〜Ｏｎ−１のハイレベル期間からクロック信号の半周期遅れる。シフトレジスタ１２２の出力信号Ｏ１のハイレベル期間は、シフトレジスタ１２１の出力信号Ｏ１のハイレベル期間からクロック信号の１／４周期遅れる。シフトレジスタ１２２の出力信号Ｏ２〜Ｏｎのハイレベル期間は、それぞれ、シフトレジスタ１２２の出力信号Ｏ１〜Ｏｎ−１のハイレベル期間からクロック信号の半周期遅れる。したがって、図５８に示すように、走査線ＧＬ１〜ＧＬ２ｎの電位は、クロック信号の１／４周期ずつ遅れて昇順にハイレベルになる。

図５９は、本発明の実施形態に係るシフトレジスタを備えた液晶表示装置の第４の構成例を示すブロック図である。図５９に示す液晶表示装置は、図５７に示す液晶表示装置においてシフトレジスタ１２１、１２２を、それぞれ、シフトレジスタ１２３、１２４に置換したものである。シフトレジスタ１２３、１２４には同じ回路が用いられ、初期化信号ＩＮＩＴを除いて異なる信号が与えられる。シフトレジスタ１２３、１２４には、例えば、第１１〜第２６の実施形態に係るシフトレジスタが用いられる。

図６０は、図５９に示す液晶表示装置のタイミングチャートである。シフトレジスタ１２３に供給されるスタートパルスＳＴａＬ、ＳＴｂＬおよびクロック信号ＣＫ１Ｌ〜ＣＫ４Ｌは、それぞれ、図２７に示すスタートパルスＳＴａ、ＳＴｂおよびクロック信号ＣＫ１〜ＣＫ４と同じタイミングで変化する。シフトレジスタ１２４に供給されるスタートパルスＳＴａＲ、ＳＴｂＲおよびクロック信号ＣＫ１Ｒ〜ＣＫ４Ｒは、シフトレジスタ１２３に供給される信号よりもクロック信号の１／８周期遅れて変化する。シフトレジスタ１２３の出力信号Ｏ１のハイレベル期間は、スタートパルスＳＴａＬのハイレベル期間からクロック信号の１／４周期遅れる。シフトレジスタ１２３の出力信号Ｏ２〜Ｏｎのハイレベル期間は、それぞれ、シフトレジスタ１２３の出力信号Ｏ１〜Ｏｎ−１のハイレベル期間からクロック信号の１／４周期遅れる。シフトレジスタ１２４の出力信号Ｏ１のハイレベル期間は、シフトレジスタ１２３の出力信号Ｏ１のハイレベル期間からクロック信号の１／８周期遅れる。シフトレジスタ１２４の出力信号Ｏ２〜Ｏｎのハイレベル期間は、それぞれ、シフトレジスタ１２４の出力信号Ｏ１〜Ｏｎ−１のハイレベル期間からクロック信号の１／４周期遅れる。したがって、図６０に示すように、走査線ＧＬ１〜ＧＬ２ｎの電位は、クロック信号の１／８周期ずつ遅れて昇順にハイレベルになる。

以上に示す液晶表示装置によれば、第１〜第２６の実施形態に係るシフトレジスタを走査線駆動回路として用いることにより、走査線駆動回路の出力信号のなまりを小さくし、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。また、図５５および図５６に示す液晶表示装置では、走査線１本分の幅に対応した領域にシフトレジスタの単位回路を１個配置する必要がある。これに対して図５７および図５９に示す液晶表示装置では、走査線２本分の幅に対応した領域にシフトレジスタの単位回路を１個配置すればよい。したがって、図５７および図５９に示す液晶表示装置によれば、画素回路の配置領域の外周部分に設けるシフトレジスタのレイアウト領域の幅を小さくすることができる。また、図５５および図５６に示す液晶表示装置によれば、走査線ＧＬ１〜ＧＬｎを両側から駆動することにより、片側から駆動する場合と比べて出力信号のなまりをさらに小さくすることができる。

以上に示すように、本発明のシフトレジスタによれば、出力トランジスタの制御端子にオン電位が与えられる期間の一部において、セットトランジスタの制御端子をフローティング状態に制御することにより、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。

なお、以上に述べたシフトレジスタについては、複数の単位回路の特徴をその性質に反しない限り任意に組み合わせて、各種の変形例に係るシフトレジスタを構成することができる。例えば、耐圧用トランジスタを含む単位回路から耐圧用トランジスタを削除し、得られた単位回路を多段接続してシフトレジスタを構成してもよい。あるいは、耐圧用トランジスタを含まない単位回路に耐圧用トランジスタを追加し、得られた単位回路を多段接続してシフトレジスタを構成してもよい。

本発明のシフトレジスタは、トランジスタの閾値電圧の変動に対して大きな動作マージンを有するという特徴を有するので、表示装置の駆動回路など、各種の回路に利用することができる。

１０、２０、３０、４０、５０、６０、７０、８０、８４、１２１〜１２４…シフトレジスタ
１、１１〜１５、２１〜２４、３１、４１〜４４、５１〜５７、６１〜６２、７１、８１、８５…単位回路
２…オン電位出力部
３…セット制御部
３２…スキャン切替回路
７２、８２、８３…ダミー単位回路
Ｔｒ１〜Ｔｒ１９、Ｔｒ２１〜Ｔｒ２６、Ｔｒ３１〜Ｔｒ３８、Ｔｒｐ１〜Ｔｒｐ７…トランジスタ

本発明の第１の局面は、複数の単位回路を多段接続した構成を有するシフトレジスタであって、
前記単位回路は、
第１導通端子がクロック信号を入力するためのクロック端子に接続され、第２導通端子が前記クロック信号を出力するための出力端子に接続された出力トランジスタと、
前記出力トランジスタの制御端子に与えられるオン電位を出力するオン電位出力部と、
第１導通端子に前記オン電位出力部の出力が与えられ、第２導通端子が前記出力トランジスタの制御端子に接続されたセットトランジスタと、
前記セットトランジスタの制御端子にオン電位とオフ電位を切り換えて印加するセット制御部とを備え、
前記セット制御部は、前記出力トランジスタの制御端子にオン電位が与えられる期間の一部において、前記セットトランジスタの制御端子をフローティング状態に制御し、
前記オン電位出力部は、前記単位回路に対する入力信号を出力し、
前記セット制御部は、第１導通端子に第２クロック信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続されたトランジスタを含むことを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記セット制御部のトランジスタの制御端子にはオン電位が固定的に印加されていることを特徴とする。

本発明の第３の局面は、本発明の第１の局面において、
前記セット制御部のトランジスタの制御端子には前記単位回路に対する第２入力信号が与えられていることを特徴とする。

本発明の第４の局面は、本発明の第１の局面において、
前記セット制御部のトランジスタの制御端子には前記第２クロック信号が与えられていることを特徴とする。

本発明の第５の局面は、本発明の第４の局面において、
前記第１導通端子と前記制御端子とは接続されていることを特徴とする。

本発明の第６の局面は、本発明の第１〜第５のいずれかの局面において、
前記単位回路は、前記セットトランジスタの第２導通端子と前記出力トランジスタの制御端子との間に、制御端子にオン電位が固定的に印加された耐圧用トランジスタをさらに備えることを特徴とする。

本発明の第７の局面は、複数の単位回路を多段接続した構成を有するシフトレジスタであって、
前記単位回路は、
第１導通端子がクロック信号を入力するためのクロック端子に接続され、第２導通端子が前記クロック信号を出力するための出力端子に接続された出力トランジスタと、
前記出力トランジスタの制御端子に与えられるオン電位を出力するオン電位出力部と、
第１導通端子に前記オン電位出力部の出力が与えられ、第２導通端子が前記出力トランジスタの制御端子に接続されたセットトランジスタと、
前記セットトランジスタの制御端子にオン電位とオフ電位を切り換えて印加するセット制御部とを備え、
前記セット制御部は、前記出力トランジスタの制御端子にオン電位が与えられる期間の一部において、前記セットトランジスタの制御端子をフローティング状態に制御し、
前記オン電位出力部は、前記単位回路に対する第１入力信号を出力し、
前記セット制御部は、第１導通端子に前記単位回路に対する第２入力信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続されたトランジスタを含むことを特徴とする。

本発明の第８の局面は、本発明の第７の局面において、
前記セット制御部のトランジスタの制御端子にはオン電位が固定的に印加されていることを特徴とする。

本発明の第９の局面は、本発明の第７の局面において、
前記セット制御部のトランジスタの制御端子には第２クロック信号が与えられていることを特徴とする。

本発明の第１０の局面は、本発明の第７の局面において、
前記セット制御部のトランジスタの制御端子には前記第２入力信号が与えられていることを特徴とする。

本発明の第１１の局面は、本発明の第１０の局面において、
前記第１導通端子と前記制御端子とは接続されていることを特徴とする。

本発明の第１２の局面は、本発明の第７〜第１１のいずれかの局面において、
前記単位回路は、前記セットトランジスタの第２導通端子と前記出力トランジスタの制御端子との間に、制御端子にオン電位が固定的に印加された耐圧用トランジスタをさらに備えることを特徴とする。

本発明の第１または第７の局面によれば、セットトランジスタの制御端子がフローティング状態になった後、セットトランジスタの制御端子の電位は十分なオン電位（オン電位がハイレベル電位の場合には、通常のオン電位よりも高い電位。オン電位がローレベル電位の場合には、通常のオン電位よりも低い電位）になるので、出力トランジスタの制御端子の電位は閾値落ちのないオン電位になる。したがって、オン電位を有するクロック信号を出力するときに、出力トランジスタの制御端子の電位を十分なオン電位に変化させて、出力信号のなまりを小さくすることができる。また、トランジスタの閾値電圧が元々高い場合や、温度変化やトランジスタの劣化によって高くなる場合でも、波形なまりの影響を抑えて、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。

本発明の第２の局面によれば、入力信号と第２クロック信号の電位がオン電位に変化したとき、セットトランジスタの制御端子の電位が所定レベルに到達した後、セットトランジスタの制御端子はフローティング状態になる。その後、出力トランジスタの制御端子の電位がオン電位に向けて変化し続けると、セットトランジスタの制御端子の電位は十分なオン電位になり、出力トランジスタの制御端子の電位は閾値落ちのないオン電位になる。したがって、上記第１の局面と同様の効果を奏することができる。

本発明の第３または第９の局面によれば、第２入力信号と第２クロック信号の電位がオン電位に変化したとき、セットトランジスタの制御端子の電位が所定レベルに到達した後、セットトランジスタの制御端子はフローティング状態になる。その後、第１入力信号の電位がオン電位に変化し、出力トランジスタの制御端子の電位がオン電位に変化すると、セットトランジスタの制御端子の電位は十分なオン電位になり、出力トランジスタの制御端子の電位は閾値落ちのないオン電位になる。したがって、上記第１の局面（または、第７の局面）と同様の効果を奏することができる。また、第２入力信号と第２クロック信号に基づきセットトランジスタの制御端子の電位をオン電位に変化させた後に、第１入力信号に基づき出力トランジスタの制御端子の電位をオン電位に変化させることにより、動作マージンを大きくすることができる。

本発明の第４または第５の局面によれば、第２クロック信号の電位がオン電位に変化したとき、セットトランジスタの制御端子の電位が所定レベルに到達した後、セットトランジスタの制御端子はフローティング状態になる。その後、入力信号の電位がオン電位に変化し、出力トランジスタの制御端子の電位がオン電位に変化すると、セットトランジスタの制御端子の電位は十分なオン電位になり、出力トランジスタの制御端子の電位は閾値落ちのないオン電位になる。したがって、上記第１の局面と同様の効果を奏することができる。また、第２クロック信号に基づきセットトランジスタの制御端子の電位をオン電位に変化させた後に、入力信号に基づき出力トランジスタの制御端子の電位をオン電位に変化させることにより、動作マージンを大きくすることができる。

本発明の第６または第１２の局面によれば、耐圧用トランジスタの作用により、オン電位を有するクロック信号を出力するときに、セットトランジスタの第２導通端子の電位はオン電位出力部から出力されたオン電位から変化しない。したがって、セットトランジスタの第２導通端子に接続されたトランジスタの端子間にトランジスタの駆動電圧よりも高い電圧を印加することを防止することができる。
本発明の第８、第１０または第１１の局面によれば、第２入力信号の電位がオン電位に変化したとき、セットトランジスタの制御端子の電位が所定レベルに到達した後、セットトランジスタの制御端子はフローティング状態になる。その後、第１入力信号の電位がオン電位に変化し、出力トランジスタの制御端子の電位がオン電位に変化すると、セットトランジスタの制御端子の電位は十分なオン電位になり、出力トランジスタの制御端子の電位は閾値落ちのないオン電位になる。したがって、上記第７の局面と同様の効果を奏することができる。また、第２入力信号に基づきセットトランジスタの制御端子の電位をオン電位に変化させた後に、第１入力信号に基づき出力トランジスタの制御端子の電位をオン電位に変化させることにより、動作マージンを大きくすることができる。

入力信号ＩＮと第２クロック信号ＣＫＢの電位がオン電位に変化したとき、セットトランジスタＴｒ２の制御端子の電位が所定レベル（ＶＤＤ−Ｖｔｈ）に到達した後、セットトランジスタＴｒ２の制御端子はフローティング状態になる。その後、出力トランジスタＴｒ１の制御端子の電位がオン電位に向けて変化し続ける（上昇し続ける）と、セットトランジスタＴｒ２の制御端子の電位は十分なオン電位（通常のハイレベル電位よりも高い電位）になり、出力トランジスタＴｒ１の制御端子の電位は閾値落ちのないオン電位ＶＤＤになる。したがって、本実施形態に係るシフトレジスタ１０によれば、オン電位を有するクロック信号を出力するときに、出力トランジスタＴｒ１のゲート電位を十分なオン電位に変化させて、出力信号ＯＵＴのなまりを小さくすることができる。また、トランジスタの閾値電圧が元々高い場合や、温度変化やトランジスタの劣化によって高くなる場合でも、波形なまりの影響を抑えて、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。

このように単位回路２３では、オン電位出力部（入力端子ＩＮ）は、単位回路２３に対する入力信号ＩＮを出力し、セット制御部は、第１導通端子に入力信号ＩＮが与えられ、第２導通端子がセットトランジスタＴｒ２の制御端子に接続され、制御端子にオン電位（ハイレベル電位）が固定的に印加されたトランジスタＴｒ３を含んでいる。

このように単位回路２４では、オン電位出力部（ハイレベル電位ＶＤＤを有する端子）は、オン電位（ハイレベル電位）を固定的に出力し、セット制御部は、第１導通端子に単位回路２４に対する入力信号ＩＮが与えられ、第２導通端子がセットトランジスタＴｒ２の制御端子に接続され、制御端子にオン電位が固定的に印加されたトランジスタＴｒ３を含んでいる。本実施形態に係るシフトレジスタによれば、第８の実施形態と同様に、出力信号ＯＵＴのなまりを小さくし、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。

このように単位回路５５では、オン電位出力部（入力端子ＩＮａ）は、単位回路５５に対する第１入力信号ＩＮａを出力し、セット制御部は、第１導通端子に第２クロック信号ＣＫＢが与えられ、第２導通端子がセットトランジスタＴｒ２の制御端子に接続され、制御端子に単位回路５５に対する第２入力信号ＩＮｂが与えられたトランジスタＴｒ１１を含んでいる。

このように単位回路５６では、オン電位出力部（入力端子ＩＮａ）は、単位回路５６に対する第１入力信号ＩＮａを出力し、セット制御部は、第１導通端子に単位回路５６に対する第２入力信号ＩＮｂが与えられ、第２導通端子がセットトランジスタＴｒ２の制御端子に接続され、制御端子に第２クロック信号ＣＫＢが与えられたトランジスタＴｒ１１を含んでいる。本実施形態に係るシフトレジスタによれば、第１９の実施形態と同様に、出力信号ＯＵＴのなまりを小さくし、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。また、第２入力信号ＩＮｂと第２クロック信号ＣＫＢに基づきセットトランジスタＴｒ２の制御端子の電位をオン電位に変化させた後に、第１入力信号ＩＮａに基づき出力トランジスタＴｒ１の制御端子の電位をオン電位に変化させることにより、動作マージンを大きくすることができる。

このように単位回路５７では、オン電位出力部（入力端子ＩＮａ）は、単位回路５７に対する第１入力信号ＩＮａを出力し、セット制御部は、第１導通端子に単位回路５７に対する第２入力信号ＩＮｂが与えられ、第２導通端子がセットトランジスタＴｒ２の制御端子に接続され、制御端子にオン電位ＶＤＤが固定的に印加されたトランジスタＴｒ１１を含んでいる。本実施形態に係るシフトレジスタによれば、第１１の実施形態と同様に、出力信号ＯＵＴのなまりを小さくし、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。また、第２入力信号ＩＮｂに基づきセットトランジスタＴｒ２の制御端子の電位をオン電位に変化させた後に、第１入力信号ＩＮａに基づき出力トランジスタＴｒ１の制御端子の電位をオン電位に変化させることにより、動作マージンを大きくすることができる。

このように単位回路６１では、オン電位出力部（入力端子ＩＮａ）は、単位回路６１に対する入力信号ＩＮａを出力し、セット制御部は、第１導通端子と制御端子に第２クロック信号ＣＫＢが与えられ、第２導通端子がセットトランジスタＴｒ２の制御端子に接続されたトランジスタＴｒ１１を含んでいる。

シフトレジスタ８４では、シフトレジスタ８０と同様に、２段後の単位回路８１の出力信号ＯＵＴがゲート端子に与えられたトランジスタＴｒ１３を用いて、節点ｎ１のディスチャージが行われる。（ｎ−１）段目およびｎ段目の単位回路８１に２段後の単位回路８１の出力信号ＯＵＴを与えるために、シフトレジスタ８４は（ｎ＋１）段目および（ｎ＋２）段目の単位回路８１を備えている。（ｎ−１）段目の単位回路８１のトランジスタＴｒ１３のゲート端子には、（ｎ＋１）段目の単位回路８１の出力信号ＯＵＴ（以下、ダミー出力信号Ｏｄｍｙ１という）が与えられる。ｎ段目の単位回路８１のトランジスタＴｒ１３のゲート端子には、（ｎ＋２）段目の単位回路８１の出力信号ＯＵＴ（以下、ダミー出力信号Ｏｄｍｙ２という）が与えられる。

図５３は、シフトレジスタ８４のタイミングチャートである。図５３に示すように、ダミー出力信号Ｏｄｍｙ１は、ｎ段目の単位回路８１の出力信号ＯＵＴがハイレベルになった後のクロック信号ＣＫ１のハイレベル期間でハイレベルになる。ダミー出力信号Ｏｄｍｙ２は、ダミー出力信号Ｏｄｍｙ１がハイレベルになった後のクロック信号ＣＫ２のハイレベル期間でハイレベルになる。リセット信号Ｒは、ダミー出力信号Ｏｄｍｙ２のハイレベル期間の後にハイレベルになる。リセット信号Ｒがハイレベルになると、（ｎ＋１）段目および（ｎ＋２）段目の単位回路８１において、トランジスタＴｒ１３はオンし、節点ｎ１の電位はローレベルになる。

Claims (13)

1. 複数の単位回路を多段接続した構成を有するシフトレジスタであって、
   前記単位回路は、
   第１導通端子がクロック信号を入力するためのクロック端子に接続され、第２導通端子が前記クロック信号を出力するための出力端子に接続された出力トランジスタと、
   前記出力トランジスタの制御端子に与えられるオン電位を出力するオン電位出力部と、
   第１導通端子に前記オン電位出力部の出力が与えられ、第２導通端子が前記出力トランジスタの制御端子に接続されたセットトランジスタと、
   前記セットトランジスタの制御端子にオン電位とオフ電位を切り換えて印加するセット制御部とを備え、
   前記セット制御部は、前記出力トランジスタの制御端子にオン電位が与えられる期間の一部において、前記セットトランジスタの制御端子をフローティング状態に制御することを特徴とする、シフトレジスタ。
2. 複数の単位回路を多段接続した構成を有するシフトレジスタであって、
   前記単位回路は、
   第１導通端子がクロック信号を入力するためのクロック端子に接続され、第２導通端子が前記クロック信号を出力するための出力端子に接続された出力トランジスタと、
   第１導通端子が第１節点に接続され、第２導通端子が前記出力トランジスタの制御端子に接続され、制御端子にオン電位が固定的に印加された耐圧用トランジスタと、
   前記第１節点に与えられるオン電位を出力するオン電位出力部と、
   第１導通端子に前記オン電位出力部の出力が与えられ、第２導通端子が前記第１節点に接続されたセットトランジスタと、
   前記セットトランジスタの制御端子にオン電位とオフ電位を切り換えて印加するセット制御部とを備え、
   前記セット制御部は、前記第１節点にオン電位が与えられる期間の一部において、前記セットトランジスタの制御端子をフローティング状態に制御することを特徴とする、シフトレジスタ。
3. 前記オン電位出力部は、前記単位回路に対する入力信号を出力し、
   前記セット制御部は、第１導通端子に第２クロック信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続され、制御端子にオン電位が固定的に印加されたトランジスタを含むことを特徴とする、請求項１または２に記載のシフトレジスタ。
4. 前記オン電位出力部は、前記単位回路に対する入力信号を出力し、
   前記セット制御部は、第１導通端子に前記入力信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続され、制御端子にオン電位が固定的に印加されたトランジスタを含むことを特徴とする、請求項１または２に記載のシフトレジスタ。
5. 前記オン電位出力部は、オン電位を固定的に出力し、
   前記セット制御部は、第１導通端子に前記単位回路に対する入力信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続され、制御端子にオン電位が固定的に印加されたトランジスタを含むことを特徴とする、請求項１または２に記載のシフトレジスタ。
6. 前記オン電位出力部は、前記単位回路に対する第１入力信号を出力し、
   前記セット制御部は、第１導通端子と制御端子に前記単位回路に対する第２入力信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続されたトランジスタを含むことを特徴とする、請求項１または２に記載のシフトレジスタ。
7. 前記オン電位出力部は、前記単位回路に対する第１入力信号を出力し、
   前記セット制御部は、第１導通端子に第２クロック信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続され、制御端子に前記単位回路に対する第２入力信号が与えられたトランジスタを含むことを特徴とする、請求項１または２に記載のシフトレジスタ。
8. 前記オン電位出力部は、前記単位回路に対する第１入力信号を出力し、
   前記セット制御部は、第１導通端子に前記単位回路に対する第２入力信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続され、制御端子に第２クロック信号が与えられたトランジスタを含むことを特徴とする、請求項１または２に記載のシフトレジスタ。
9. 前記オン電位出力部は、前記単位回路に対する第１入力信号を出力し、
   前記セット制御部は、第１導通端子に前記単位回路に対する第２入力信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続され、制御端子にオン電位が固定的に印加されたトランジスタを含むことを特徴とする、請求項１または２に記載のシフトレジスタ。
10. 前記オン電位出力部は、前記単位回路に対する入力信号を出力し、
    前記セット制御部は、第１導通端子と制御端子に第２クロック信号が与えられ、第２導通端子が前記セットトランジスタの制御端子に接続されたトランジスタを含むことを特徴とする、請求項１または２に記載のシフトレジスタ。
11. 互いに平行に配置された複数の走査線と、
    前記走査線と直交するように互いに平行に配置された複数のデータ線と、
    前記走査線および前記データ線の交点に対応して配置された複数の画素回路と、
    前記走査線を駆動する走査線駆動回路として、請求項１または２に記載のシフトレジスタとを備えた、表示装置。
12. 複数の単位回路を多段接続した構成を有するシフトレジスタの制御方法であって、
    前記単位回路が、第１導通端子がクロック信号を入力するためのクロック端子に接続され、第２導通端子が前記クロック信号を出力するための出力端子に接続された出力トランジスタと、第２導通端子が前記出力トランジスタの制御端子に接続されたセットトランジスタとを含む場合に、
    前記セットトランジスタの第１導通端子に対して、前記出力トランジスタの制御端子に与えられるオン電位を出力するステップと、
    前記セットトランジスタの制御端子にオン電位とオフ電位を切り換えて印加するステップとを備え、
    前記セットトランジスタの制御端子の電位を制御するステップは、前記出力トランジスタの制御端子にオン電位が与えられる期間の一部において、前記セットトランジスタの制御端子をフローティング状態に制御することを特徴とする、シフトレジスタの制御方法。
13. 複数の単位回路を多段接続した構成を有するシフトレジスタの制御方法であって、
    前記単位回路が、第１導通端子がクロック信号を入力するためのクロック端子に接続され、第２導通端子が前記クロック信号を出力するための出力端子に接続された出力トランジスタと、第１導通端子が第１節点に接続され、第２導通端子が前記出力トランジスタの制御端子に接続され、制御端子にオン電位が固定的に印加された耐圧用トランジスタと、第２導通端子が前記第１節点に接続されたセットトランジスタとを含む場合に、
    前記セットトランジスタの第１導通端子に対して、前記第１節点に与えられるオン電位を出力するステップと、
    前記セットトランジスタの制御端子にオン電位とオフ電位を切り換えて印加するステップとを備え、
    前記セットトランジスタの制御端子の電位を制御するステップは、前記第１節点にオン電位が与えられる期間の一部において、前記セットトランジスタの制御端子をフローティング状態に制御することを特徴とする、シフトレジスタの制御方法。

Images