KR20130107528A

KR20130107528A - 게이트 구동 회로 및 이를 이용한 표시 장치

Info

Publication number: KR20130107528A
Application number: KR1020120029392A
Authority: KR
Inventors: 김철민; 박상진; 배민석
Original assignee: 삼성디스플레이 주식회사
Priority date: 2012-03-22
Filing date: 2012-03-22
Publication date: 2013-10-02
Also published as: KR102024116B1; US20130249884A1; US8830156B2

Abstract

본 발명은 게이트 구동 회로 및 이를 이용한 표시 장치를 개시한다.
본 발명의 바람직한 일 실시예에 따른 게이트 구동 회로는, 제1 및 제2입력신호와, 제1 내지 제3클럭신호를 입력받아 게이트 신호를 출력하는 다수의 스테이지를 구비하고, 각 스테이지는, 전단 스테이지로부터 입력되는 캐리 신호인 상기 제1입력신호와 후단 스테이지로부터 입력되는 캐리 신호인 상기 제2입력신호에 의해 제1 노드의 전압 레벨을 결정하는 입력부; 상기 제1 노드의 전압 레벨에 따라 입력되는 상기 제1클럭신호와, 상기 제2클럭신호에 의해 입력되는 제1 게이트 오프 전압을 기초로 생성된 캐리 신호를 상기 후단 스테이지로 출력하는 제1구동부; 상기 제1노드의 전압 레벨에 따라 입력되는 상기 제3클럭신호와, 상기 제2클럭신호에 의해 입력되는 제2 게이트 오프 전압을 기초로 생성된 상기 게이트 신호를 출력하는 제2구동부; 및 상기 제1 노드와 적어도 하나의 트랜지스터를 통해 커플링된 제3 노드의 전압 레벨을 유지하여 상기 트랜지스터의 누설 전류를 차단하는 누설 차단부;를 포함할 수 있다.

Description

게이트 구동 회로 및 이를 이용한 표시 장치 {A gate driving circuit and a display apparatus using the same}

본 발명의 실시예들은 표시 장치의 게이트 구동회로 및 이를 이용한 표시 장치에 관한 것이다.

표시 장치는 데이터 구동부에서 입력 데이터를 데이터 신호로 변환하고, 게이트 구동부에서 각 화소의 주사를 제어하여, 각 화소의 휘도를 조절함으로써, 입력 데이터에 대응되는 영상을 표시한다. 데이터 구동부 및 게이트 구동부는 타이밍 제어부의 제어 신호에 의해 결정되는 타이밍에 따라 동작할 수 있다.

한편, 액정 표시 장치의 각 화소는 게이트 라인에 커플링(coupling)되어 영상 데이터 전압이 충전되는 액정 커패시터와, 액정 커패시터와 커플링되어 액정 커패시터에 충전된 전압을 유지시키는 스토리지 커패시터를 포함한다. 액정 커패시터에 충전된 전압에 따라 영상이 표시된다.

본 발명은 트랜지스터의 문턱 전압 변경에 따른 동작 마진을 높이고, 게이트 신호의 폴링 타임을 감소시킬 수 있는 게이트 구동 회로를 제공하는 것을 목적으로 한다.

본 발명의 바람직한 일 실시예에 따른 게이트 구동 회로는, 제1 및 제2입력신호와, 제1 내지 제3클럭신호를 입력받아 게이트 신호를 출력하는 다수의 스테이지를 구비하고, 각 스테이지는, 전단 스테이지로부터 입력되는 캐리 신호인 상기 제1입력신호와 후단 스테이지로부터 입력되는 캐리 신호인 상기 제2입력신호에 의해 제1 노드의 전압 레벨을 결정하는 입력부; 상기 제1 노드의 전압 레벨에 따라 입력되는 상기 제1클럭신호와, 상기 제2클럭신호에 의해 입력되는 제1 게이트 오프 전압을 기초로 생성된 캐리 신호를 상기 후단 스테이지로 출력하는 제1구동부; 상기 제1노드의 전압 레벨에 따라 입력되는 상기 제3클럭신호와, 상기 제2클럭신호에 의해 입력되는 제2 게이트 오프 전압을 기초로 생성된 상기 게이트 신호를 출력하는 제2구동부; 및 상기 제1 노드와 적어도 하나의 트랜지스터를 통해 커플링된 제3 노드의 전압 레벨을 유지하여 상기 트랜지스터의 누설 전류를 차단하는 누설 차단부;를 포함할 수 있다.

상기 제1 게이트 오프 전압이 상기 제2 게이트 오프 전압보다 작다.

상기 제2클럭신호는 상기 제1클럭신호의 반전 신호이고, 상기 제1클럭신호와 상기 제2클럭신호는 넌오버랩 구간을 갖고, 짝수 번째 스테이지들에 입력되는 제3클럭신호는 홀수 번째 스테이지들에 입력되는 제3클럭신호의 반전 신호이고, 홀수 번째 스테이지들에 입력되는 제3클럭신호와 짝수 번째 스테이지들에 입력되는 제3클럭신호는 넌오버랩 구간을 갖는다.

상기 제3클럭신호는 상기 제1클럭신호와 전압 레벨은 상이하고, 위상은 동일하고, 하강 시점은 빠른 신호이다.

상기 제1클럭신호는 게이트 온 전압과 상기 제1 게이트 오프 전압을 스윙하는 신호이고, 상기 제3클럭신호는 게이트 온 전압과 상기 제2 게이트 오프 전압을 스윙하는 신호이다.

상기 입력부는, 상기 제1입력신호가 인가되는 제1입력단자에 연결된 게이트 전극, 제1 스캔방향 제어신호가 인가되는 제1 스캔방향 제어신호 단자에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 구비한 제2트랜지스터; 상기 제1입력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 구비한 제2-1트랜지스터; 상기 제2입력신호가 인가되는 제2입력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 제2 스캔방향 제어신호가 인가되는 제2 스캔방향 제어신호 단자에 연결된 제2 전극을 구비한 제3트랜지스터; 상기 제2입력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 구비한 제3-1트랜지스터; 제2 노드에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1게이트 오프 전압이 인가되는 제2전원단자에 연결된 제2 전극을 구비한 제4트랜지스터; 및 상기 제2 노드에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 구비한 제4-1트랜지스터;를 포함할 수 있다.

상기 제1구동부는, 상기 제1 노드에 연결된 게이트 전극, 상기 제1클럭신호가 인가되는 제1클럭단자에 연결된 제1 전극, 및 상기 후단 스테이지로 캐리 신호를 출력하는 제1출력단자에 연결된 제2 전극을 구비한 제1트랜지스터; 제2 노드에 연결된 게이트 전극, 상기 제1출력단자에 연결된 제1 전극, 및 상기 제1게이트 오프 전압이 인가되는 제2전원단자에 연결된 제2 전극을 구비한 제5트랜지스터; 상기 제2클럭신호가 인가되는 제2클럭단자에 연결된 게이트 전극, 상기 제1출력단자에 연결된 제1 전극, 및 상기 제2전원단자에 연결된 제2 전극을 구비한 제6트랜지스터; 상기 제1 노드에 연결된 게이트 전극, 상기 제2 노드에 연결된 제1 전극, 및 상기 제2전원단자에 연결된 제2 전극을 구비한 제7트랜지스터; 상기 제1 노드와 상기 제1출력단자 사이에 연결된 부스트 커패시터; 및 상기 제1클럭단자와 상기 제2 노드 사이에 연결된 커플링 커패시터;를 포함할 수 있다.

상기 제2구동부는, 상기 제1 노드에 연결된 게이트 전극, 상기 제3클럭신호가 인가되는 제3클럭단자에 연결된 제1 전극, 및 상기 게이트 신호를 출력하는 제2출력단자에 연결된 제2 전극을 구비한 제9트랜지스터; 제2 노드에 연결된 게이트 전극, 상기 제2출력단자에 연결된 제1 전극, 및 상기 제2 게이트 오프 전압이 인가되는 제3전원단자에 연결된 제2 전극을 구비한 제10트랜지스터; 및 상기 제2클럭신호가 인가되는 제2클럭단자에 연결된 게이트 전극, 상기 제2출력단자에 연결된 제1 전극, 및 상기 제3 전원단자에 연결된 제2 전극을 구비한 제11트랜지스터;를 포함할 수 있다.

상기 누설 차단부는, 상기 제1 노드에 연결된 게이트 전극, 게이트 온 전압이 인가되는 제1전원단자에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 구비한 제8트랜지스터;를 포함할 수 있다.

상기 게이트 구동 회로는 액정 표시 장치를 구동하고, 다수의 산화물 박막 트랜지스터로 형성될 수 있다.

본 발명의 바람직한 일 실시예에 따른 표시 장치는, 다수의 데이터 라인 및 다수의 게이트 라인이 서로 교차하여 정의된 다수의 화소를 구비하는 표시패널; 상기 다수의 데이터 라인과 연결되고, 상기 데이터 라인에 데이터 신호를 인가하는 데이터 구동부; 및 상기 다수의 게이트 라인과 연결되고, 제1 및 제2입력신호와, 제1 내지 제3클럭신호를 입력받아 게이트 신호를 출력하는 다수의 스테이지를 구비하는 게이트 구동부;를 포함하며, 상기 게이트 구동부의 각 스테이지는, 전단 스테이지로부터 입력되는 캐리 신호인 상기 제1입력신호와 후단 스테이지로부터 입력되는 캐리 신호인 상기 제2입력신호에 의해 제1노드의 전압 레벨을 결정하는 입력부; 상기 제1노드의 전압 레벨에 따라 입력되는 상기 제1클럭신호와, 상기 제2클럭신호에 의해 입력되는 제1 게이트 오프 전압을 기초로 생성된 캐리 신호를 상기 후단 스테이지로 출력하는 제1구동부; 상기 제1노드의 전압 레벨에 따라 입력되고 상기 제1클럭신호 보다 하강시점이 빠른 상기 제3클럭신호와, 상기 제2클럭신호에 의해 입력되는 제2 게이트 오프 전압을 기초로 생성된 상기 게이트 신호를 출력하는 제2구동부; 및 상기 제1노드와 적어도 하나의 트랜지스터를 통해 커플링된 제3노드의 전압 레벨을 유지하여 상기 트랜지스터의 누설 전류를 차단하는 누설 차단부;를 포함할 수 있다.

본 발명의 게이트 구동 회로는 트랜지스터의 문턱전압 특성 변화시 넓은 동작 마진을 가질 수 있고, 게이트 신호의 폴링 타임을 감소시켜 게이트 구동 회로의 동작 속도를 빠르게 하고, 게이트 출력단의 면적을 감소시켜 슬림 BM이 가능하다.

또한 본 발명은 게이트 신호 출력의 플로팅 구간을 줄여 신뢰성을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치(100)의 개략적인 구조를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 화소(PX)의 구조를 나타낸 도면이다.
도 3은 종래의 게이트 구동 회로의 임의의 스테이지의 구조를 나타낸 회로도이다.
도 4는 도 3의 게이트 구동 회로의 동작을 나타내는 타이밍도이다.
도 5a는 실제 게이트 구동 회로에서 출력되는 게이트 신호를 도시한다.
도 5b는 실제 게이트 구동 회로에서 사용되는 클럭 신호를 도시한다.
도 6은 본 발명의 일 실시예에 따른 게이트 구동 회로의 구조를 나타낸 도면이다.
도 7 및 도 8은 도 6의 게이트 구동 회로의 임의의 스테이지(STi)의 구조를 나타낸 회로도이다.
도 9는 본 발명의 본 발명의 일 실시예에 따른 게이트 구동 회로의 동작을 나타내는 타이밍도이다.
도 10은 도 9의 타이밍도의 D 구간에서 스테이지(STi)의 트랜지스터의 상태 및 각 단자와 노드의 전압 레벨을 나타낸다.
도 11은 도 9의 타이밍도의 E 구간에서 스테이지(STi)의 트랜지스터의 상태 및 각 단자와 노드의 전압 레벨을 나타낸다.
도 12는 도 9의 타이밍도의 F 구간에서 스테이지(STi)의 트랜지스터의 상태 및 각 단자와 노드의 전압 레벨을 나타낸다.
도 13은 본 발명의 실시예와 비교예에 대한 트랜지스터의 문턱전압 변화에 따른 게이트 온 전압의 범위를 나타내는 도면이다.
도 14는 본 발명의 실시예와 비교예에 대한 게이트 신호의 폴링 타임을 나타내는 도면이다.

이하 본 발명의 바람직한 실시예가 첨부된 도면들을 참조하여 설명될 것이다. 도면상의 동일한 부호는 동일한 요소를 지칭한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.

제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들이 이러한 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

도 1은 본 발명의 일 실시예에 따른 표시 장치(100)의 개략적인 구조를 나타낸 도면이다.

본 발명의 실시예들에 따른 표시 장치(100)는 액정표시장치(LCD, liquid crystal display), 유기전계발광표시장치(Organic electro-luminescent display apparatus), 플라스마 디스플레이 패널(Plasma display panel), 전계 방출 디스플레이(field emission display) 등 다양한 종류의 표시 장치로 구현될 수 있다. 이하, 표시 장치(100)가 액정표시장치로 구현된 경우를 중심으로 본 발명의 실시예들을 기술한다. 그러나 본 발명은 이에 의해 한정되지 아니하며, 본 발명의 실시예들에 따른 게이트 구동회로는 다양한 종류의 표시 장치들에 적용될 수 있음은 물론이다.

본 발명의 일 실시예에 따른 표시 장치(100)는 액정 패널(110), 타이밍 제어부(120), 클럭 생성부(130), 게이트 구동부(140) 및 데이터 구동부(150)를 포함한다.

액정 패널(110)은 복수의 게이트 라인들(GL1 내지 GLn), 복수의 데이터 라인들(DL1 내지 DLm), 및 다수의 픽셀(PX)을 포함한다. 다수의 게이트 라인(GL1 내지 GLn)은 일정하게 이격되어 행으로 배열되며 각각 게이트 신호를 전달한다. 다수의 데이터 라인(DL1 내지 DLm)은 일정하게 이격되어 열로 배열되며 각각 데이터 신호를 전달한다. 다수의 게이트 라인(GL1 내지 GLn)과 다수의 데이터 라인(DL1 내지 DLm)은 매트릭스 형태로 배열되며, 그 교차부에는 하나의 픽셀(PX)이 형성된다.

도 2는 본 발명의 일 실시예에 따른 화소(PX)의 구조를 나타낸 도면이다.

도 2를 참조하면, 액정 패널(110)은 제1 기판(210)과 제2 기판(220) 사이에 액정층(미도시)을 구비함으로써 형성된다. 제1 기판(210)에는 다수의 게이트 라인들(GL1 내지 GLn), 다수의 데이터 라인들(DL1 내지 DLm), 픽셀 스위칭 소자(Qp) 및 픽셀 전극(PE)이 형성된다. 제2 기판(220)에는 컬러 필터(CF)와 공통 전극(CE)이 형성된다. 도 2와 달리, 컬러 필터(CF)는 제1 기판(210)의 픽셀 전극(PE)의 위 또는 아래에 구비될 수 있다.

예를 들어, i번째(i는 1 이상 n 이하의 자연수) 게이트 라인(GLi)과 j번째(j는 1 이상 m 이하의 자연수) 데이터 라인(DLj)에 연결된 화소(PX)는, 게이트 라인(GLi)에 연결된 게이트 전극, 데이터 라인(DLj)에 연결된 제1 전극, 및 화소 전극(PE)에 연결된 제2 전극을 구비하는 화소 스위칭 소자(Qp)와, 스위칭 소자(Qp)의 제2 전극에 화소 전극(PE)을 통해 커플링된 액정 커패시터(liquid crystal capacitor, Clc) 및 스토리지 커패시터(storage capacitor, Cst)를 포함한다.

액정 커패시터(Clc)는 제1 기판(210)의 화소 전극(PE)과, 제2 기판(220)의 공통 전극(CE)을 두 전극으로 하여 형성되고, 두 전극 사이에 유전체로 기능하는 액정층을 구비한다. 공통 전극(CE)에는 공통 전압(Vcom)이 인가된다. 화소 전극(PE)에 인가되는 전압에 따라 액정층의 광 투과도가 조절되어, 각 화소(PX)의 휘도가 조절된다.

화소 전극(PE)은 화소 스위칭 소자(Qp)를 통해 데이터 라인(Dj)과 커플링될 수 있다. 화소 스위칭 소자(Qp)는 게이트 라인(GLi)에 그 게이트 전극이 연결되어, 게이트 라인(GLi)에 게이트 온 전압(Von)이 인가되면 데이터 라인(DLj)을 통해 전달된 데이터 신호를 화소 전극(PE)에 인가한다.

스토리지 커패시터(Cst)는 픽셀 전극(PE)과 제1 기판(210)에 게이트 라인(GLi)과 평행하게 형성된 별개의 신호선(미도시), 예를 들어, 스토리지 라인이 절연체를 사이에 두고 중첩되어 이루어진다. 별개의 신호선에는 공통 전압 또는 스토리지 커패시터(Cst)를 위한 소정의 전압이 인가될 수 있다.

화소 스위칭 소자(Qp)는 비정질 실리콘(amorphous silicon)으로 이루어진 박막 트랜지스터(Thin Film Transistor, 이하 'a-Si TFT'라 함)일 수 있다.

제1 기판(210)은 제2 기판(220)보다 더 넓게 형성되어, 영상이 표시되지 않는 비표시부를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 비표시부에 해당하는 제1 기판(210)의 일부 영역에 게이트 구동부(140)가 구성될 수 있다.

타이밍 제어부(120)는 외부의 그래픽 제어기(미도시)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 제어 신호는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 메인 클럭 신호(Mclk), 데이터 인에이블 신호(DE) 등을 포함한다. 타이밍 제어부(120)는 입력 제어 신호를 기초로, 데이터 구동부 제어 신호(CONT1) 및 클럭생성 제어신호(CONT2)를 생성하여 데이터 구동부(150) 및 클럭 생성부(130)로 제공한다. 데이터 구동부 제어 신호(CONT1)는 데이터 구동부(150)의 동작을 제어하는 신호로써, 데이터 구동부(150)의 동작을 개시하는 수평 개시 신호, 데이터 전압의 출력을 지시하는 로드 신호 등을 포함한다. 클럭생성 제어신호(CONT2)는 게이트 온 전압(Von)의 출력 시기를 결정하는 게이트 클럭 신호 및 게이트 온 전압(Von)의 펄스폭을 결정하는 출력 인에이블 신호 등을 포함할 수 있다.

데이터 구동부(150)는 영상 데이터 신호(DATA), 데이터 구동부 제어 신호(CONT1)를 제공받아, 영상 데이터 신호(DATA)에 대응하는 데이터 신호를 각 데이터 라인들(DL1 내지 DLm)에 제공한다. 데이터 구동부(150)는 IC로써 테이프 캐리어 패키지(Tape Carrier Package, TCP) 형태로 액정 패널(110)과 연결되거나, 액정 패널(110)의 비표시부 상에 형성될 수 있다.

또한 타이밍 제어부(120)는 개시 신호(STV) 및 스캔방향 제어신호(DIR, DIRB)를 게이트 구동부(140)에 제공할 수 있다. 스캔방향 제어신호(DIR, DIRB)는 각 게이트 라인들(GL1 내지 GLn)에 게이트 온 전압(Von)이 인가되는 구간, 즉 턴 온 구간의 순서를 제어할 수 있다. 예를 들면, 제1 스캔방향 제어신호(DIR)가 하이 레벨이고 제2 스캔방향 제어신호(DIRB)가 로우 레벨이면, 제1 게이트 라인(GL1)에 턴 온 구간이 먼저 제공되고, 순차적으로 제2 내지 제n 게이트 라인(GL2 내지 GLn)에 턴 온 구간이 제공된다. 이러한 동작 모드를 이하에서 순방향 스캔 모드라 부른다. 또는 제1 스캔방향 제어신호(DIR)가 로우 레벨이고 제2 스캔방향 제어신호(DIRB)가 하이 레벨이면, 제n 게이트 라인(GLn)에 턴 온 구간이 먼저 제공되고, 순차적으로 제(n-1) 내 제1 게이트 라인(GL(n-1) 내지 GL1)에 턴 온 구간이 제공된다. 이러한 동작 모드를 이하에서 역방향 스캔 모드라 부른다.

클럭 생성부(130)는 클럭생성 제어신호(CONT2)를 이용하여 제1 클럭 신호(CK1), 제1 반전 클럭 신호(CKB1), 제2 클럭 신호(CK2), 및 제2 반전 클럭 신호(CKB2)를 출력할 수 있다. 제1 반전 클럭 신호(CKB1)는 제1 클럭 신호(CK1)의 반전 신호일 수 있다. 제2 반전 클럭 신호(CKB2)는 제2 클럭 신호(CK2)의 반전 신호일 수 있다. 제1 클럭 신호(CK1)와 제1 반전 클럭 신호(CKB1)는 넌오버랩 구간을 갖는 넌오버랩 클럭이다. 제2 클럭 신호(CK2)와 제2 반전 클럭 신호(CKB2)는 넌오버랩 구간을 갖는 넌오버랩 클럭이다. 제2 클럭 신호(CK2)는 제1 클럭 신호(CK1)와 동일한 위상으로 하이 레벨과 로우 레벨을 반복하고, 제1 클럭 신호(CK1)보다 하강 시점이 소정 시간 앞선다. 이에 따라 제1 클럭 신호(CK1)와 제2 클럭 신호(CK2) 간에 반전 구간이 일부 존재한다. 제2 반전 클럭 신호(CKB2)는 제1 반전 클럭 신호(CKB1)와 동일한 위상으로 하이 레벨과 로우 레벨을 반복하고, 제1 반전 클럭 신호(CKB1)보다 하강 시점이 소정 시간 앞선다. 이에 따라 제1 반전 클럭 신호(CKB1)와 제2 반전 클럭 신호(CKB2) 간에 반전 구간이 일부 존재한다. 제2 클럭 신호(CK2) 및 제2 반전 클럭 신호(CKB2)의 전압 레벨(전위)은 제1 클럭 신호(CK1) 및 제1 반전 클럭 신호(CKB1)와 상이할 수 있다. 예를 들어, 제1 클럭 신호(CK1) 및 제1 반전 클럭 신호(CKB1)는 게이트 온 전압(Von)과 제1 게이트 오프 전압(Voff1)을 스윙하는 신호일 수 있다. 그리고, 제2 클럭 신호(CK2) 및 제2 반전 클럭 신호(CKB2)는 게이트 온 전압(Von)과 제2 게이트 오프 전압(Voff2)을 스윙하는 신호일 수 있다.

게이트 구동부(140)는 개시 신호(STV), 스캔방향 제어신호(DIR, DIRB), 제1 및 제2 클럭 신호(CKL 및 CKR), 제1 및 제2 반전 클럭 신호(CKBL 및 CKBR), 게이트 온 및 오프 전압(Von 및 Voff)을 이용하여 각 게이트 라인(GL1 내지 GLn)에 각 게이트 신호를 제공한다. 게이트 오프 전압(Voff)은 제1 게이트 오프 전압(Voff1)과 제2 게이트 오프 전압(Voff2)을 포함할 수 있다. 제1 게이트 오프 전압(Voff1)은 제2 게이트 오프 전압(Voff2)보다 작다. 예를 들어, 게이트 온 전압(Von)은 15V, 제1 게이트 오프 전압(Voff1)은 -12V, 제2 게이트 오프 전압(Voff2)은 -10V일 수 있다.

도 1 및 도 2를 참조하여 설명한 표시 장치(100)의 구조는 예시적인 것이며, 본 발명의 실시예들은 다양한 형태로 구현될 수 있고, 도 1 및 도 2에 도시된 실시예로 한정되지 않는다. 예를 들면, 화소(PX)들의 세부 구조들은 다양하게 변경될 수 있다. 또한, 실시예에 따라 타이밍 제어부(120), 클럭 생성부(130), 게이트 구동부(140), 및 데이터 구동부(150)에서 입력받고 출력하는 신호들의 종류가 달라질 수 있다. 타이밍 제어부(120), 클럭 생성부(130), 게이트 구동부(140), 및 데이터 구동부(150)는 두 개 이상이 결합하여 하나의 칩으로 구성될 수도 있다.

도 3은 종래의 게이트 구동 회로의 임의의 스테이지의 구조를 나타낸 회로도이다. 도 4는 도 3의 게이트 구동 회로의 동작을 나타내는 타이밍도이다.

도 3을 참조하면, 게이트 구동 회로는 복수의 스테이지들(ST1 내지 STn)을 포함하는 쉬프트 레지스터로 구현될 수 있다. 임의의 스테이지(STi)는 제1 내지 제8 트랜지스터(T1 내지 T8)를 포함한다.

이하, 제1 스캔방향 제어신호(DIR)가 하이 레벨이고 제2 스캔방향 제어신호(DIRB)가 로우 레벨로 인가되는, 순방향 스캔 모드를 예로서 게이트 구동 회로의 동작을 설명하겠다.

도 4를 참조하면, A구간에서, 제1 입력단자(IN1)에는 전단 스테이지로부터 하이 레벨의 게이트 전압(Gi-1)에 의해 제2 트랜지스터(T2) 및 제2-1 트랜지스터(T2-1)가 턴온되어, 하이 레벨의 제1 스캔방향 제어신호(DIR)가 제1 노드(n1) 및 제3 노드(n3)로 입력된다. 이에 따라 제1 트랜지스터(T1)와 제7 트랜지스터(T7)가 턴온되어, 로우 레벨의 클럭 신호(CK)가 출력단자(OUT)로 입력되고, 로우 레벨의 게이트 오프 전압(Voff)이 제2 노드(n2)로 입력된다. 제2 노드(n2)가 로우 레벨이므로, 제4 트랜지스터(T4), 제4-1 트랜지스터(T4-1), 제5 트랜지스터(T5)는 턴오프 상태가 된다. 한편, 제6 트랜지스터(T6)는 하이 레벨의 반전 클럭 신호(CKB)에 의해 턴온되어, 로우 레벨의 게이트 오프 전압(Voff)이 출력단자(OUT)로 입력된다. 그리고, 제2 입력단자(IN2)에는 후단 스테이지로부터 로우 레벨의 게이트 전압(Gi+1)이 입력되어, 제3 트랜지스터(T3)와 제3-1 트랜지스터(T3-1)는 턴오프된다. 그리고, 출력단자(OUT)의 로우 레벨의 게이트 전압(Gi)에 의해 제8 트랜지스터(T8)는 턴오프된다.

B 구간에서, 전단 스테이지의 게이트 전압(Gi-1)이 하이 레벨에서 로우 레벨로 천이하여, 제2 및 2-1 트랜지스터(T2, T2-1)가 턴오프 상태가 되고, 이에 따라 제3 노드(n3)와 제1 노드(n1)가 플로팅된다. 이에 따라 제3 노드(n3)와 제1 노드(n1)는 하이 레벨을 유지하고, 제1 트랜지스터(T1)와 제7 트랜지스터(T7)는 턴온 상태를 유지하여, 하이 레벨의 클럭 신호(CK)가 출력단자(OUT)로 입력되고, 로우 레벨의 게이트 오프 전압(Voff)이 제2 노드(n2)로 입력된다. 제2 노드(n2)가 로우 레벨이므로, 제4 트랜지스터(T4), 제4-1 트랜지스터(T4-1), 제5 트랜지스터(T5)는 턴오프 상태를 유지한다. 그리고, 제2 입력단자(IN2)에는 후단 스테이지로부터 로우 레벨의 게이트 전압(Gi+1)이 계속 입력되어, 제3 트랜지스터(T3)와 제3-1 트랜지스터(T3-1)는 턴오프를 유지한다. 그리고, 출력단자(OUT)의 하이 레벨의 게이트 전압(Gi)에 의해 제8 트랜지스터(T8)는 턴온되고, 하이 레벨의 게이트 전압(Gi) 제3 노드(n3)로 입력된다. 출력단자(OUT)가 하이 레벨이 되면 제1 노드(n1)에는 부스트 커패시터(Cb)에 의해 A 구간에서보다 더 높은 하이 레벨 전압을 유지한다.

C 구간에서, 제2 입력단자(IN2)에는 후단 스테이지로부터 로우 레벨에서 하이 레벨로 천이된 게이트 전압(Gi+1)이 입력되어, 제3 트랜지스터(T3)와 제3-1 트랜지스터(T3-1)는 턴온된다. 이에 따라 로우 레벨의 제2 스캔방향 제어신호(DIRB)가 제3 노드(n3) 및 제1 노드(n1)로 입력된다. 따라서, 제1 트랜지스터(T1)와 제7 트랜지스터(T7)는 턴오프되고, 하이 레벨의 반전 클럭 신호(CKB)에 의해 턴온된 제6 트랜지스터(T6)를 통해 로우 레벨의 게이트 오프 전압(Voff)이 출력단자(OUT)로 입력된다.

도 5a는 실제 게이트 구동 회로에서 출력되는 게이트 신호를 도시하고, 도 5b는 실제 게이트 구동 회로에서 사용되는 클럭 신호를 도시한다.

실제 구동 회로에서는, 도 5a에 도시된 바와 같이 게이트 신호들 간(Gi-1과 Gi, Gi와 Gi+1,.. 등)에 오버랩되지 않도록, 각 게이트 신호는 최소한의 마진 시간을 갖는다. 또한, 실제 구동 회로에서 사용되는 클럭 신호는, 도 5b에 도시된 바와 같이, 두 개의 클럭 신호(CLK1, CLK2)의 하강 시점과 상승 시점이 상이한 넌오버랩 클럭(non-overlap clock)을 사용한다.

도 4의 타이밍도에 도시된 바와 같이, 도 5a 및 도 5b의 신호 타이밍에 의해, A 구간과 B 구간의 경계 및 B 구간과 C 구간의 경계, 즉, 구간(t1)과 구간(t2)에서 게이트 신호(Gi)가 로우 레벨을 가지게 되어, 제3 노드(n3)가 플로팅된다. 이 경우, 트랜지스터의 문턱전압(Vth)이 마이너스로 변경되면, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제8 트랜지스터(T8)를 통해 누설 전류가 흘러 제3 노드(n3)가 하이 레벨을 유지하지 못하고 오동작을 일으켜 동작 마진이 저하될 수 있다. 동작 마진은 문턱전압(Vth)이 마이너스로 변경되기 쉬운 산화물 박막 트랜지스터에서 중요한 특성이다. 또한, C 구간 이후의 구간(t3)에서는 제1 노드(n1)가 로우 레벨 상태이고, 반전 클럭 신호(CKB) 또한 로우 레벨이므로, 게이트 신호(Gi)의 출력이 플로팅되고, 이로 인해 데이터 라인 커플링 등의 외부 노이즈에 의해 게이트 신호의 출력에 악영향을 줄 수 있다.

도 6은 본 발명의 일 실시예에 따른 게이트 구동 회로의 구조를 나타낸 도면이다.

본 발명의 게이트 구동부(140)는 적어도 하나의 게이트 구동 IC(integrated circuit)를 포함하여 구성되며, 각 게이트 구동 IC는 본 발명의 실시예에 따른 게이트 구동 회로를 포함한다. 본 실시예에 따른 게이트 구동 회로는 복수의 스테이지들(ST1 내지 STn)을 포함하는 쉬프트 레지스터로 구현될 수 있다. 복수의 스테이지들의 개수는 설계자에 의해 선택될 수 있다. 각 스테이지(STi)는 제1 입력 단자(IN1), 제2 입력 단자(IN2), 클럭단자(clk1, clk2, clk3), 전원단자(VDD, VSS1, VSS2), 제1 스캔방향 제어신호 단자(DIRE), 제2 스캔방향 제어신호 단자(DIRBE), 및 출력 단자(OUT1, OUT2)를 구비한다. 도 5에서는 편의상 제1 내지 제3스테이지(ST1 내지 ST3)만을 도시하였다.

본 발명의 실시예는 제1 및 제2 클럭 신호(CK1, CK2)와 제1 및 제2 반전 클럭 신호(CKB1, CKB2)를 이용하는데, 스테이지의 위치에 따라 다른 클럭 신호 및 반전 클럭 신호를 입력받는다. 예를 들어, 홀수 번째 스테이지들(ST1, ST3,...)은 제1 및 제2 클럭 신호(CK1, CK2)와 제1 반전 클럭 신호(CKB1)를 입력받고, 짝수 번째 스테이지들(ST2, ST4, ...)은 제1 클럭 신호(CK1)와 제1 및 제2 반전 클럭 신호(CKB1, CKB2)를 입력받는다.

홀수 번째 스테이지(ST1, ST3,...)의 경우, 제1 클럭단자(clk1)에는 제1 클럭 신호(CK1)가 입력되고, 제2 클럭단자(clk2)에는 제1 반전 클럭 신호(CKB1)가 입력되고, 제3 클럭단자(clk3)에는 제2 클럭 신호(CK2)가 입력된다. 제1 입력단자(IN1)는 전단 스테이지의 제1 출력단자(OUT1)와 연결되고, 제2 입력단자(IN2)는 후단 스테이지의 제1 출력단자(OUT1)와 연결된다. 제1 출력단자(OUT1)는 전단 스테이지의 제2 입력단자(IN2) 및 후단 스테이지의 제1 입력단자(IN1)와 연결되고, 제2 출력단자(OUT2)는 게이트 라인(GL)과 연결된다. 제1 전원단자(VDD)에는 게이트 온 전압(Von)이 입력되고, 제2 전원단자(VSS1)에는 제1 게이트 오프 전압(Voff1)이 입력되고, 제3 전원단자(VSS2)에는 제2 게이트 오프 전압(Voff2)이 입력된다. 제1 스캔방향 제어신호 단자(DIRE)에는 제1 스캔방향 제어신호(DIR)가 입력되고, 제2 스캔방향 제어신호 단자(DIRBE)에는 제2 스캔방향 제어신호(DIRB)가 입력된다.

다만, 전단 스테이지가 없는 제1 스테이지(ST1)의 경우 제1 입력단자(IN1)에 개시 신호(STV)가 입력되고, 제1 출력단자(OUT1)는 후단 스테이지의 제1 입력단자(IN1)에만 연결된다.

짝수 번째 스테이지들(ST2, ST4, ...)의 경우, 제1 클럭단자(clk1)에는 제1 반전 클럭 신호(CKB1)가 입력되고, 제2 클럭단자(clk2)에는 제1 클럭 신호(CK1)가 입력되고, 제3 클럭단자(clk3)에는 제2 반전 클럭 신호(CKB2)가 입력된다. 제1 입력단자(IN1), 제2 입력단자(IN2), 제1 출력단자(OUT1), 제2 출력단자(OUT2), 제1 스캔방향 제어신호 단자(DIRE), 제2 스캔방향 제어신호 단자(DIRBE), 제1 전원단자(VDD) 및 제2 전원단자(VSS)의 연결은 홀수 번째 스테이지의 구성과 동일하므로 설명을 생략하겠다.

그리고, 후단 스테이지가 없는 n번째 스테이지(STn)의 경우 제1 출력단자(OUT1)가 전단 스테이지(STn-1)의 제2 입력단자(IN2)에만 연결되고, 제2 출력단자(OUT2)에 개시 신호(STV)를 인가하여 초기화하도록 구성할 수 있다.

각 스테이지의 제1 출력단자(OUT1)를 통해 출력되는 출력 신호들(C1, C2,...)은 캐리 신호로서, 후단 스테이지의 제1 입력단자(IN1)와 전단 스테이지의 제2 입력단자(IN2)로 입력된다. 그리고, 각 스테이지의 제2 출력단자(OUT2)를 통해 출력되는 출력 신호들(G1, G2,...)은 게이트 신호이고, 게이트 신호는 게이트 라인들(GL1 내지 GLn)을 통해 각 화소들(PX)로 출력될 수 있다.

본 실시예는 클럭 신호(CK)와 반전 클럭 신호(CKB)로 구동하는 시프트 레지스터 구조이나 본 발명의 기술적 사상은 스테이지의 구동부가 전후단 스테이지에 캐리 신호를 출력하는 제1 구동부와 게이트 신호를 출력하는 제2 구동부로 병렬 구성된 것에 있는 것으로, 본 발명의 기술적 사상은 각 스테이지의 구동부를 제1 구동부와 제2 구동부로 병렬 구성할 수 있는 종래의 모든 시프트 레지스터에 적용할 수 있다.

도 7은 도 6의 게이트 구동 회로의 임의의 스테이지(STi)의 구조를 나타낸 회로도이다.

도 7을 참조하면, 게이트 구동 회로의 스테이지(STi)는 제1 내지 제3 노드(n1, n2, n3)를 포함하고, 입력부(410), 제1구동부(430), 제2구동부(450), 및 누설 차단부(470)를 포함한다.

본 발명의 실시예들에 따른 게이트 구동 회로는 n형 트랜지스터, p형 트랜지스터, 또는 CMOS(complementary metal oxide semiconductor)를 이용하여 구현될 수 있다. 이하 n형 트랜지스터를 이용하여 구현된 본 발명의 실시예에 따른 게이트 구동회로를 중심으로 설명한다. 그러나 본 발명은 n형 트랜지스터로 구현된 실시예에 한정되지 않고, p형 트랜지스터 또는 CMOS를 이용하여 구현된 실시예들을 포함한다. 그리고, 게이트 구동 회로의 트랜지스터는 산화물 박막 트랜지스터(oxide Thin Film Transistor)일 수 있다.

입력부(410)는 전단 스테이지로부터 입력되는 캐리 신호와 후단 스테이지로부터 입력되는 캐리 신호에 의해 제1 노드의 전압 레벨을 결정한다. 입력부(410)는 제2 트랜지스터(T2), 제2-1 트랜지스터(T2-1), 제3 트랜지스터(T3), 제3-1 트랜지스터(T3-1), 제4 트랜지스터(T4), 및 제4-1 트랜지스터(T4-1)를 포함한다.

제2 트랜지스터(T2)는 제1 입력 단자(IN1)에 연결된 게이트 전극, 제1 스캔방향 제어신호 단자(DIRE)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 구비한다. 제2-1 트랜지스터(T2-1)는 제1 입력 단자(IN1)에 연결된 게이트 전극, 제3 노드(n3)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 구비한다. 제3 트랜지스터(T3)는 제2 입력 단자(IN2)에 연결된 게이트 전극, 제3 노드(n3)에 연결된 제1 전극, 및 제2 스캔방향 제어신호 단자(DIRBE)에 연결된 제2 전극을 구비한다. 제3-1 트랜지스터(T3-1)는 제2 입력 단자(IN2)에 연결된 게이트 전극, 제3 노드(n3)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 구비한다. 제4 트랜지스터(T4)는 제2 노드(n2)에 연결된 게이트 전극, 제3 노드(n3)에 연결된 제1 전극, 및 제2 전원단자(VSS)에 연결된 제2 전극을 구비한다. 제4-1 트랜지스터(T4-1)는 제2 노드(n2)에 연결된 게이트 전극, 제3 노드(n3)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 구비한다.

제1구동부(430)는 제1 노드의 전압 레벨에 따라 제1 클럭 단자(clk1)로 입력되는 신호와, 제2 클럭 단자(clk2)로 입력되는 신호에 의해 입력되는 제1 게이트 오프 전압(Voff1)을 기초로 캐리 신호를 생성하여 후단 스테이지로 출력한다. 제1구동부(430)는 제1 트랜지스터(T1), 제5 내지 7 트랜지스터(T5, T6, 및 T7), 부스트 커패시터(Cb), 및 커플링 커패시터(Cc)를 포함한다.

제1 트랜지스터(T1)는 제1 노드(n1)에 연결된 게이트 전극, 제1 클럭 단자(clk1)에 연결된 제1 전극, 및 제1 출력단자(OUT1)에 연결된 제2 전극을 구비한다. 부스트 커패시터(Cb)는 제1 노드(n1)와 제1 출력단자(OUT1) 사이에 연결된다. 제5 트랜지스터(T5)는 제2 노드(n2)에 연결된 게이트 전극, 제1 출력단자(OUT1)에 연결된 제1 전극, 및 제2 전원단자(VSS1)에 연결된 제2 전극을 구비한다. 제6 트랜지스터(T6)는 제2 클럭 단자(clk2)에 연결된 게이트 전극, 제1 출력단자(OUT1)에 연결된 제1 전극, 및 제2 전원단자(VSS1)에 연결된 제2 전극을 구비한다. 제7 트랜지스터(T7)는 제1 노드(n1)에 연결된 게이트 전극, 제2 노드(n2)에 연결된 제1 전극, 및 제2 전원단자(VSS1)에 연결된 제2 전극을 구비한다. 커플링 커패시터(Cc)는 제1 클럭단자(clk1)와 제2 노드(n2) 사이에 연결된다. 제1 트랜지스터(T1)는 제1 노드(n1)의 전압에 따라, 출력 신호를 생성하여 제1 출력단자(OUT1)로 출력한다. 부스트 커패시터(Cb)는 출력 신호가 풀 스윙 할 수 있도록, 제1 트랜지스터(T1)의 게이트 전극과 제2 전극 사이의 전압차를 확보한다.

제2구동부(450)는 제1노드의 전압 레벨에 따라 제3 클럭 단자(clk3)로 입력되는 신호와, 제2 클럭 단자(clk2)로 입력되는 신호에 의해 입력되는 제2 게이트 오프 전압을 기초로 게이트 신호를 생성하여 출력한다. 제2구동부(450)는 제9 내지 11 트랜지스터(T9, T10, 및 T11)를 포함한다.

제9 트랜지스터(T9)는 제1 노드(n1)에 연결된 게이트 전극, 제3 클럭 단자(clk3)에 연결된 제1 전극, 및 제2 출력단자(OUT2)에 연결된 제2 전극을 구비한다. 제10 트랜지스터(T10)는 제2 노드(n2)에 연결된 게이트 전극, 제2 출력단자(OUT2)에 연결된 제1 전극, 및 제3 전원단자(VSS2)에 연결된 제2 전극을 구비한다. 제11 트랜지스터(T11)는 제2 클럭 단자(clk2)에 연결된 게이트 전극, 제2 출력단자(OUT2)에 연결된 제1 전극, 및 제3 전원단자(VSS2)에 연결된 제2 전극을 구비한다.

본 발명의 실시예에서, 제1구동부(430)의 제2 전원단자(VSS1)에 입력되는 제1 게이트 오프 전압(Voff1)은 제2구동부(450)의 제3 전원단자(VSS2)에 입력되는 제2 게이트 오프 전압(Voff2)보다 작다. 이에 따라 제10 트랜지스터(T10)와 제11 트랜지스터(T11)의 Vgs가 마이너스 값이 되어, 제10 트랜지스터(T10)와 제11 트랜지스터(T11)의 문턱전압(Vth)이 마이너스 값일 때 제10 트랜지스터(T10)와 제11 트랜지스터(T11)로 흐르는 누설 전류가 감소됨으로써 소비전력을 감소시킬 수 있다.

또한, 본 발명의 실시예에서, 제3 클럭단자(clk3)로 인가되는 클럭 신호는 제1 클럭 단자(clk1)로 인가되는 클럭 신호와 동일한 위상으로 하이 레벨과 로우 레벨을 반복하고, 하강 시점이 소정 시간 앞선다. 이에 따라 제3 클럭단자(clk3)로 인가되는 클럭 신호와 제1 클럭 단자(clk1)로 인가되는 클럭 신호의 하강 시점이 동일한 경우에 비해, 게이트 신호(Gi)의 폴링 타임을 단축시킬 수 있다.

누설 차단부(470)는 제1 노드와 적어도 하나의 트랜지스터를 통해 커플링된 제3 노드의 전압 레벨을 유지하여 트랜지스터의 누설 전류를 차단한다. 누설 차단부(470)는 제8 트랜지스터(T8)를 포함한다.

제8 트랜지스터(T8)는 제1 노드(n1)에 연결된 게이트 전극, 제1 전원단자(VDD)에 연결된 제1 전극 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

본 발명의 실시예에서는 누설 차단부(470)를 하나의 제8 트랜지스터(T8)로 구현하고 있으나, 이에 한정되지 않으며, 두 개 이상의 트랜지스터로 누설 차단부(470A)를 구현할 수 있다. 도 8은 두 개의 제8-1 트랜지스터(T8-1) 및 제8-2 트랜지스터(T8-2)로 누설 차단부(470A)를 구현하는 예를 도시하고 있다. 이 경우, 제8-1 트랜지스터(T8-1)는 제1 노드(n1)에 연결된 게이트 전극, 제1 전원단자(VDD)에 연결된 제1 전극 및 제8-2 트랜지스터(T8-2)의 제1 전극에 연결된 제2 전극을 포함한다. 제8-2 트랜지스터(T8-2)는 제1 노드(n1)에 연결된 게이트 전극, 제8-2 트랜지스터(T8-2)의 제2 전극에 연결된 제1 전극 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

도 9는 본 발명의 본 발명의 일 실시예에 따른 게이트 구동 회로의 동작을 나타내는 타이밍도이다. 도 9의 타이밍도를 이용하여, 도 7의 회로의 동작을 설명한다. 도 9는 임의의 홀수 스테이지(STi)의 각 단자 및 노드의 전압 레벨을 나타낸다. 본 발명의 실시예에서는 제1 스캔방향 제어신호(DIR)가 하이 레벨이고 제2 스캔방향 제어신호(DIRB)가 로우 레벨로 인가되는, 순방향 스캔 모드를 예로서 설명하겠다.

제1 스캔방향 제어신호 단자(DIRE)에 제1 스캔방향 제어신호(DIR)가 입력되고, 제2 스캔방향 제어신호 단자(DIRBE)에 제2 스캔방향 제어신호(DIRB)가 입력된다. 제1 클럭단자(clk1)에 제1 클럭 신호(CK1), 제2 클럭단자(clk2)에 제1 반전 클럭 신호(CKB1), 제3 클럭단자(clk3)에 제2 클럭 신호(CK2)가 입력된다. 제1 전원단자(VDD)에 하이 레벨의 게이트 온 전압(Von)이 입력되고, 제2 전원단자(VSS)에 로우 레벨의 게이트 오프 전압(Voff)이 입력된다. 제1 입력단자(IN1)에 전단 스테이지(STi-1)의 캐리 신호(Ci-1)가 입력되고, 제2 입력단자(IN2)에 후단 스테이지(STi-2)의 캐리 신호(Ci+1)가 입력된다. Vn1 내지 Vn3은 각각 제1 내지 3 노드(n1 내지 n3)의 전압을 나타낸다.

본 발명의 실시예는, 도 9에 도시된 바와 같이, 도 5a 및 도 5b에 도시된 게이트 신호와 클럭 신호를 사용한다.

도 10은 도 9의 타이밍도의 D 구간에서 스테이지(STi)의 트랜지스터의 상태 및 각 단자와 노드의 전압 레벨을 나타낸다.

도 9 및 도 10을 함께 참조하면, D 구간에서, 제1 입력단자(IN1)에 하이 레벨의 캐리 신호(Ci-1)가 입력되고, 제2 클럭단(clk2)에 하이 레벨의 제1 반전 클럭 신호(CKB1)가 입력된다. 이에 따라, 제2 트랜지스터(T2) 및 제2-1 트랜지스터(T2-1)가 턴온되어, 제1 스캔방향 제어신호 단자(DIRE)로 하이 레벨의 제1 스캔방향 제어신호(DIR)가 제3 노드(n3) 및 제1 노드(n1)로 입력되고, 제6 트랜지스터(T6) 및 제11 트랜지스터(T11)가 턴온되어, 제1 출력단자(OUT1) 및 제2 출력단자(OUT2)에 로우 레벨의 게이트 오프 전압(Voff)이 입력되어 로우 레벨을 유지한다.

그리고, 제1 노드(n1)가 하이 레벨 상태이므로 제7 트랜지스터(T7)가 턴온되어 제2 노드(n2)에는 로우 레벨의 게이트 오프 전압(Voff)이 입력되고, 이에 따라 제4 트랜지스터(T4), 제4-1 트랜지스터(T4-1), 제5 트랜지스터(T5), 제10 트랜지스터(T10)는 턴오프 상태를 유지한다. 이와 동시에 제1 노드(n1)가 하이 레벨 상태이므로 제1 트랜지스터(T1) 및 제9 트랜지스터(T9)가 턴온되어 제1 출력단자(OUT1)와 제2 출력단자(OUT2)에 각각 로우 레벨의 제1 클럭 신호(CK1)와 제2 클럭 신호(CK2)가 입력된다. 이때, 제1 클럭 신호(CK1)와 제2 클럭 신호(CK2)는 모두 로우 레벨이므로 턴온된 제6 트랜지스터(T6)와 제11 트랜지스터(T11)를 통해 제1 출력단자(OUT1)와 제2 출력단자(OUT2)에 입력된 게이트 오프 전압(Voff)과 충돌을 일으키지 않게 되며 제1 출력단자(OUT1)와 제2 출력단자(OUT2)는 로우 레벨을 유지한다. 제1 출력단자(OUT1)에서 출력되는 로우 레벨의 캐리 신호(Ci)는 후단 스테이지(STi+1)의 제1 입력단자(IN1)로 입력된다. 그리고, 제2 출력단자(OUT2)는 로우 레벨의 게이트 신호(Gi)를 게이트 라인(GLi)으로 출력한다.

부스트 커패시터(Cb)의 양단에는 하이 레벨과 로우 레벨의 전압이 입력되므로 전압차 만큼의 전하가 충전되며, 커플링 커패시터(Cc)의 양단에는 동일한 로우 레벨의 전압이 인가되므로 전하가 충전되지 않는다.

한편, 제2 입력단자(IN2)에는 로우 레벨의 캐리 신호(Ci+1)가 입력됨에 따라, 제3 트랜지스터(T3) 및 제3-1 트랜지스터(T3-1)는 턴오프 상태를 유지한다.

그리고, 제1 노드(n1)가 하이 레벨 상태이므로 제8 트랜지스터(T8)는 턴온되어 하이 레벨의 게이트 온 전압(Von)이 제3 노드(n3)로 입력된다. 이에 따라, 제3 노드(n3)는 하이 레벨을 계속 유지할 수 있다.

구간(t4) 및 구간(t5)에서, 스테이지(STi)는 제1 노드(n1)가 하이 레벨 상태이므로 제1 트랜지스터(T1) 및 제9 트랜지스터(T9)가 턴온되어 제1 출력단자(OUT1)와 제2 출력단자(OUT2)에 각각 로우 레벨의 제1 클럭 신호(CK1)와 제2 클럭 신호(CK2)가 입력된다. 따라서, 구간(t4) 및 구간(t5)에서, 제2 출력단자(OUT2)의 게이트 신호(Gi)는 플로팅되지 않고 로우 레벨의 게이트 신호를 출력할 수 있다.

도 11은 도 9의 타이밍도의 E 구간에서 스테이지(STi)의 트랜지스터의 상태 및 각 단자와 노드의 전압 레벨을 나타낸다.

도 9 및 도 11을 함께 참조하면, E 구간에서, 캐리 신호(Ci-1)와 제1 반전 클럭 신호(CKB1)는 로우 레벨이다. 이에 따라, 제2 트랜지스터(T2) 및 제2-1 트랜지스터(T2-1), 제6 트랜지스터(T6) 및 제11 트랜지스터(T11)가 턴오프 되고, 이에 따라 제1 노드(n1)는 플로팅 상태가 되며 전하가 충전된 부스트 커패시터(Cb)에 의해 제1 노드(n1)는 하이 레벨 상태를 유지하게 된다. 따라서, 제1 트랜지스터(T1) 및 제9 트랜지스터(T9)도 턴온 상태를 유지하게 된다.

제1 노드(n1)가 지속적으로 하이 레벨을 유지함에 따라 제7 트랜지스터(T7)도 턴온 상태를 유지한다. 이에 따라 제2 노드(n2)는 로우 레벨을 유지하게 되어 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제10 트랜지스터(T10) 모두 턴오프 상태를 유지하게 된다.

즉, 제1 트랜지스터(T1) 및 제9 트랜지스터(T9)는 턴온 상태를 유지하고, 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제10 트랜지스터(T10) 및 제11 트랜지스터(T11)가 턴오프를 상태를 유지한다. 여기서, 제1 클럭 신호(CK1) 및 제2 클럭 신호(CK2)는 하이 레벨이므로, 제1 트랜지스터(T1) 및 제9 트랜지스터(T9)를 통해 하이 레벨의 제1 클럭 신호(CK1) 및 제2 클럭 신호(CK2)가 입력되어, 제1 출력단자(OUT1)와 제2 출력단자(OUT2)는 각각 하이 레벨 신호를 출력하게 된다.

따라서, 제1 출력단자(OUT1)는 하이 레벨의 캐리 신호(Ci)를 후단 스테이지(STi+1)의 제1 입력단자(IN1)로 출력한다. 그리고, 제2 출력단자(OUT2)는 하이 레벨의 게이트 신호(Gi)를 게이트 라인(GLi)으로 출력한다.

한편, 제 1 출력단자(OUT1) 및 제2 출력단자(OUT2)가 하이 레벨이 되면 제1 노드(n1)에는 부스트 커패시터(Cb)에 의해 A 구간에서보다 더 높은 하이 레벨 전압을 유지한다. 커플링 커패시터(Cc)에는 하이 레벨인 제1 클럭 신호(CK1)와 로우 레벨의 제2 노드(n2) 간의 전압차 만큼 전하가 충전된다.

그리고, 제1 노드(n1)가 하이 레벨 상태이므로 제8트랜지스터(T8)는 턴온 상태를 유지하여, 하이 레벨의 게이트 온 전압(Von)이 제3 노드(n3)로 입력된다. 이에 따라, 제3 노드(n3)는 하이 레벨을 계속 유지할 수 있다.

구간(t6)에서, 스테이지(STi)는 제1 노드(n1)가 하이 레벨 상태이므로 제1 트랜지스터(T1) 및 제9 트랜지스터(T9)가 턴온되어 제1 출력단자(OUT1)와 제2 출력단자(OUT2)에 각각 하이 레벨의 제1 클럭 신호(CK1)와 로우 레벨의 제2 클럭 신호(CK2)가 입력된다. 구간(t7)에서, 스테이지(STi)는 제1 노드(n1)가 하이 레벨 상태이므로 제1 트랜지스터(T1) 및 제9 트랜지스터(T9)가 턴온되어 제1 출력단자(OUT1)와 제2 출력단자(OUT2)에 각각 로우 레벨의 제1 클럭 신호(CK1)와 제2 클럭 신호(CK2)가 입력된다. 따라서, 구간(t6) 및 구간(t7)에서, 제2 출력단자(OUT2)의 게이트 신호(Gi)는 플로팅되지 않고 로우 레벨의 게이트 신호를 출력할 수 있다.

도 12는 도 9의 타이밍도의 F 구간에서 스테이지(STi)의 트랜지스터의 상태 및 각 단자와 노드의 전압 레벨을 나타낸다.

도 9 및 도 12를 함께 참조하면, F 구간에서, 후단 스테이지로부터 입력되는 캐리 신호(Ci+1)는 하이 레벨이고, 제2 입력단자(IN2)로 입력된다. 이에 따라, 제3 트랜지스터(T3) 및 제3-1 트랜지스터(T3-1)는 턴온 상태가 되어, 로우 레벨의 제2 스캔방향 제어신호(DIRB)가 제3 노드(n3) 및 제1 노드(n1)로 각각 입력된다. 따라서, 제1 노드(n1) 및 제3 노드(n3)는 로우 레벨로 천이한다.

제1 노드(n1)가 로우 레벨이므로, 제1 트랜지스터(T1), 제7 트랜지스터(T7) 및 제9 트랜지스터(T9)는 턴오프 상태가 되고, 제2 노드(n2)는 로우 레벨 상태로 플로팅된다. 이에 따라, 제4 트랜지스터(T4), 제5 트랜지스터(T5) 및 제10 트랜지스터(T10) 모두 턴오프 상태를 유지하게 된다.

이때, 제1 클럭 신호(CK1)는 로우 레벨이므로 커플링 커패시터 양단에는 동일한 로우 레벨의 전압이 입력되어 제2 노드(n2)는 로우 레벨을 유지한다.

제2 클럭단자(clk2)로 하이 레벨의 제1 반전 클럭 신호(CKB1)가 입력되므로 제6 트랜지스터(T6)와 제11 트랜지스터(T11)가 턴온되어 로우 레벨의 게이트 오프 전압(Voff)이 제1 출력단자(OUT1)와 제2 출력단자(OUT2)에서 각각 출력된다.

따라서, 제1 출력단자(OUT1)는 로우 레벨의 캐리 신호(Ci)를 후단 스테이지(STi+1)의 제1 입력단자(IN1)로 출력한다. 그리고, 제2 출력단자(OUT2)는 로우 레벨의 게이트 신호(Gi)를 게이트 라인(GLi)으로 출력한다.

구간(t8)에서, 스테이지(STi)는 제1 노드(n1)가 로우 레벨 상태이므로 제1 트랜지스터(T1) 및 제9 트랜지스터(T9)가 턴오프되고, 제2 클럭단자(clk2)로 하이 레벨의 제1 반전 클럭 신호(CKB1)가 입력되므로 제6 트랜지스터(T6)와 제11 트랜지스터(T11)가 턴온되어 로우 레벨의 게이트 오프 전압(Voff)이 제1 출력단자(OUT1)와 제2 출력단자(OUT2)에서 각각 출력된다. 따라서, 구간(t8)에서, 제2 출력단자(OUT2)의 게이트 신호(Gi)는 플로팅되지 않고 로우 레벨의 게이트 신호를 출력할 수 있다. 한편, 구간(t9)에서, 스테이지(STi)는 제1 노드(n1)가 로우 레벨 상태이므로 제1 트랜지스터(T1) 및 제9 트랜지스터(T9)가 턴오프되고, 제2 클럭단자(clk2)로 로우 레벨의 제1 반전 클럭 신호(CKB1)가 입력되므로 제6 트랜지스터(T6)와 제11 트랜지스터(T11)가 턴오프된다. 이에 따라, 제1 출력단자(OUT1)와 제2 출력단자(OUT2)는 구간(t8)의 로우 레벨을 유지하며 캐리 신호(Ci)와 게이트 신호(Gi)를 출력한다. 즉, 구간(t9)에서 게이트 신호(Gi)는 플로팅된다.

한편, 도 4의 구간(t1), 구간(t2), 구간(t3)는 각각 도 9의 구간(t4 및 t5), 구간(t6 및 t7), 구간(t8 및 t9)에 대응한다.

도 3의 게이트 구동 회로는 제3 노드(n3)의 전압 레벨이 게이트 신호(Gi)에 의해 제어되고, 이에 따라 도 4의 구간(t1) 및 구간(t2) 동안 게이트 신호(Gi)가 로우 레벨을 가지게 되어, 제3 노드(n3)가 플로팅된다. 본 발명의 실시예는 제1 노드(n1)가 하이 레벨 상태에서 누설 차단부(470)의 제8 트랜지스터(T8)가 턴온되고, 하이 레벨의 게이트 온 전압(Von)이 제3 노드(n3)로 입력된다. 따라서, 도 9의 구간(t4 및 t5), 구간(t6 및 t7) 동안 제3 노드(n3)가 플로팅되지 않아 누설을 차단할 수 있다.

또한, 도 4의 구간(t3)에서는 제1 노드(n1)가 로우 레벨 상태이고, 반전 클럭 신호(CKB) 또한 로우 레벨이므로, 게이트 신호(Gi)의 출력이 플로팅된다. 반면, 본 발명의 실시예는 제3 클럭단자(clk3)로 인가되는 클럭 신호가 제1 클럭 단자(clk1)로 인가되는 클럭 신호에 대해, 위상은 동일하나 하강 시점이 소정 시간 앞선다. 따라서, 도 9의 구간(t8)에서는 게이트 신호(Gi)의 출력이 플로팅되지 않고, 구간(t9)에서만 게이트 신호(Gi)의 출력이 플로팅되므로, 도 4에 비해 게이트 신호(Gi)의 플로팅 시간이 짧아지게 되어 동작 안정성이 높아진다.

이상 홀수 스테이지의 동작을 살펴보았다. 한편, 짝수 스테이지(STi+1)의 경우, 제1 클럭단자(clk1)에 제1 반전 클럭 신호(CKB1), 제2 클럭단자(clk2)에 제1 클럭 신호(CK1), 제3 클럭단자(clk3)에 제2 반전 클럭 신호(CKB2)가 입력되는 점에서 홀수 스테이지와 차이가 있으나, 그 동작은 유사하므로 상세한 설명은 생략하겠다.

도 13은 본 발명의 실시예와 비교예에 대한 트랜지스터의 문턱전압 변화에 따른 게이트 온 전압의 범위를 나타내는 도면이다.

점선은 비교예로서 종래의 게이트 구동 회로(도 3)에 대한 트랜지스터의 문턱전압(Vth) 변화에 따른 게이트 온 전압 변화이고, 실선은 본 발명의 실시예의 게이트 구동 회로(도 7)에 대한 트랜지스터의 문턱전압 변화에 따른 게이트 온 전압 변화를 도시한다.

종래의 게이트 구동 회로의 경우, 트랜지스터의 문턱전압(Vth)이 -2.5V ~ +5.5V의 범위에서만 하이 레벨의 게이트 온 전압이 출력된다.

본 발명의 누설 차단부(470)는 제8트랜지스터(T8)를 통해 하이 레벨의 게이트 온 전압(Von)이 계속 제3 노드(n3)로 입력된다. 이에 따라, 구간(t3)에서 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 문턱전압(Vth)이 마이너스일 경우에도, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 통해 누설 전류가 발생하더라도, 제3 노드(n3)는 누설 차단부(470)를 통한 게이트 온 전압(Von)의 공급에 의해 플로팅되지 않고 하이 레벨을 계속 유지할 수 있다. 따라서, 트랜지스터의 문턱전압(Vth)이 -5.5V ~ +9.5V의 범위까지 변하더라도 하이 레벨의 게이트 온 전압이 출력될 수 있다. 즉, 본 발명의 게이트 구동 회로는 트랜지스터의 문턱전압(Vth) 변경에 따른 동작 마진이 증가한다.

도 14는 본 발명의 실시예와 비교예에 대한 게이트 신호의 폴링 타임을 나타내는 도면이다. 폴링 타임(falling time)은 게이트 신호가 하이 레벨에서 로우 레벨로 하강하는 동안 걸리는 시간으로 정의한다.

도 14를 참조하면, 비교예(도 3)에서 게이트 신호의 폴링 타임(tf1)에 비해, 본 발명의 실시예(도 7)에서 게이트 신호의 폴링 타임(tf2)이 감소함을 알 수 있다.

본 발명의 실시예는 구동부를 제1구동부(430)와 제2구동부(450)로 분리하여 제1구동부(430)의 출력 신호인 캐리 신호(Ci)를 이용하여 쉬프트 레지스터를 동작시키고, 제2구동부(450)의 출력 신호인 게이트 신호(Gi)는 게이트 라인(GLi)으로 출력한다. 또한, 제1구동부(430)로 입력되는 제1 클럭 신호(CK1)와 제2구동부(450)로 입력되는 제2 클럭 신호(CK2)의 하강 시점을 다르게 설정한다. 즉, 제1 클럭 신호(CK1)는 제2 클럭 신호(CK2)가 하강하고 소정 시간(t6)만큼 지연 후 하강한다.

비교예의 경우, t2의 시작 시점에서 제1 노드(n1)는 하이 레벨의 게이트 온 전압(Von)이고, 제1 트랜지스터(T1)를 통해 입력되는 클럭 신호(CK)가 로우 레벨로 하강한다. 로우 레벨의 클럭 신호(CK)는 게이트 오프 전압(Voff)이다. 이에 따라 제1 트랜지스터(T1)의 Vgs는 최대(max) 스윙전압(Vswing)을 갖는다. 여기서 스윙전압(Vswing)은 Vswing=Von-Voff로 정의한다. 예를 들어, 게이트 온 전압(Von)이 15V이고, 게이트 오프 전압(Voff)이 -12V이면, 스윙전압(Vswing)은 27V이다.

반면, 본 발명의 실시예의 경우, t6의 시작 시점에서 제2 클럭 신호(CK2)가 로우 레벨로 하강하고, t7의 시작 시점에서 제1 클럭 신호(CK1)가 로우 레벨로 하강한다. 로우 레벨의 제1 클럭 신호(CK1)는 제1 게이트 오프 전압(Voff1)이고, 로우 레벨의 제2 클럭 신호(CK2)는 제2 게이트 오프 전압(Voff2)이다. 제1 게이트 오프 전압(Voff1)은 제2 게이트 오프 전압(Voff2)보다 작으므로, 스윙전압(Vswing)은 Vswing=Von-Voff1으로 정의한다. t6의 시작 시점에서, 제1 노드(n1)의 전압은 (Von+Vswing)이 되고, 제9 트랜지스터(T9)의 Vgs는 최대(max) 2배의 스윙전압(2Vswing)을 갖는다. 따라서, 제9 트랜지스터(T9)의 Vgs가 커지게 되어 제9 트랜지스터(T9)의 구동 능력이 증가하여 게이트 신호의 폴링 타임이 감소한다. 또한, 제1 클럭단자(clk1)의 입력 신호와 제3 클럭단자(clk3)의 입력 신호가 동일한 경우에 비해서도 본 발명의 실시예는 폴링 타임이 감소한다.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.

100 표시 장치 110 액정 패널
120 타이밍 제어부 130 클럭 생성부
140 게이트 구동부 150 데이터 구동부
210 제1 기판 220 제2 기판
PE 화소 전극 CE 공통 전극
CF 컬러 필터 410 입력부
430 제1구동부 450 제2구동부
470, 470A 누설 차단부

Claims

제1 및 제2입력신호와, 제1 내지 제3클럭신호를 입력받아 게이트 신호를 출력하는 다수의 스테이지를 구비하고, 각 스테이지는,
전단 스테이지로부터 입력되는 캐리 신호인 상기 제1입력신호와 후단 스테이지로부터 입력되는 캐리 신호인 상기 제2입력신호에 의해 제1 노드의 전압 레벨을 결정하는 입력부;
상기 제1 노드의 전압 레벨에 따라 입력되는 상기 제1클럭신호와, 상기 제2클럭신호에 의해 입력되는 제1 게이트 오프 전압을 기초로 생성된 캐리 신호를 상기 후단 스테이지로 출력하는 제1구동부;
상기 제1노드의 전압 레벨에 따라 입력되는 상기 제3클럭신호와, 상기 제2클럭신호에 의해 입력되는 제2 게이트 오프 전압을 기초로 생성된 상기 게이트 신호를 출력하는 제2구동부; 및
상기 제1 노드와 적어도 하나의 트랜지스터를 통해 커플링된 제3 노드의 전압 레벨을 유지하여 상기 트랜지스터의 누설 전류를 차단하는 누설 차단부;를 포함하는 게이트 구동 회로.
제1항에 있어서,
상기 제1 게이트 오프 전압이 상기 제2 게이트 오프 전압보다 작은 게이트 구동 회로.
제1항에 있어서,
상기 제2클럭신호는 상기 제1클럭신호의 반전 신호이고, 상기 제1클럭신호와 상기 제2클럭신호는 넌오버랩 구간을 갖고,
짝수 번째 스테이지들에 입력되는 제3클럭신호는 홀수 번째 스테이지들에 입력되는 제3클럭신호의 반전 신호이고, 홀수 번째 스테이지들에 입력되는 제3클럭신호와 짝수 번째 스테이지들에 입력되는 제3클럭신호는 넌오버랩 구간을 갖는 게이트 구동 회로.
제1항에 있어서,
상기 제3클럭신호는 상기 제1클럭신호와 전압 레벨은 상이하고, 위상은 동일하고, 하강 시점은 빠른 신호인 게이트 구동 회로.
제4항에 있어서,
상기 제1클럭신호는 게이트 온 전압과 상기 제1 게이트 오프 전압을 스윙하는 신호이고,
상기 제3클럭신호는 게이트 온 전압과 상기 제2 게이트 오프 전압을 스윙하는 신호인 게이트 구동 회로.
제1항에 있어서, 상기 입력부는,
상기 제1입력신호가 인가되는 제1입력단자에 연결된 게이트 전극, 제1 스캔방향 제어신호가 인가되는 제1 스캔방향 제어신호 단자에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 구비한 제2트랜지스터;
상기 제1입력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 구비한 제2-1트랜지스터;
상기 제2입력신호가 인가되는 제2입력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 제2 스캔방향 제어신호가 인가되는 제2 스캔방향 제어신호 단자에 연결된 제2 전극을 구비한 제3트랜지스터;
상기 제2입력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 구비한 제3-1트랜지스터;
제2 노드에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1게이트 오프 전압이 인가되는 제2전원단자에 연결된 제2 전극을 구비한 제4트랜지스터; 및
상기 제2 노드에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 구비한 제4-1트랜지스터;를 포함하는 게이트 구동 회로.
제1항에 있어서, 상기 제1구동부는,
상기 제1 노드에 연결된 게이트 전극, 상기 제1클럭신호가 인가되는 제1클럭단자에 연결된 제1 전극, 및 상기 후단 스테이지로 캐리 신호를 출력하는 제1출력단자에 연결된 제2 전극을 구비한 제1트랜지스터;
제2 노드에 연결된 게이트 전극, 상기 제1출력단자에 연결된 제1 전극, 및 상기 제1게이트 오프 전압이 인가되는 제2전원단자에 연결된 제2 전극을 구비한 제5트랜지스터;
상기 제2클럭신호가 인가되는 제2클럭단자에 연결된 게이트 전극, 상기 제1출력단자에 연결된 제1 전극, 및 상기 제2전원단자에 연결된 제2 전극을 구비한 제6트랜지스터;
상기 제1 노드에 연결된 게이트 전극, 상기 제2 노드에 연결된 제1 전극, 및 상기 제2전원단자에 연결된 제2 전극을 구비한 제7트랜지스터;
상기 제1 노드와 상기 제1출력단자 사이에 연결된 부스트 커패시터; 및
상기 제1클럭단자와 상기 제2 노드 사이에 연결된 커플링 커패시터;를 포함하는 게이트 구동 회로.
제1항에 있어서, 상기 제2구동부는,
상기 제1 노드에 연결된 게이트 전극, 상기 제3클럭신호가 인가되는 제3클럭단자에 연결된 제1 전극, 및 상기 게이트 신호를 출력하는 제2출력단자에 연결된 제2 전극을 구비한 제9트랜지스터;
제2 노드에 연결된 게이트 전극, 상기 제2출력단자에 연결된 제1 전극, 및 상기 제2 게이트 오프 전압이 인가되는 제3전원단자에 연결된 제2 전극을 구비한 제10트랜지스터; 및
상기 제2클럭신호가 인가되는 제2클럭단자에 연결된 게이트 전극, 상기 제2출력단자에 연결된 제1 전극, 및 상기 제3 전원단자에 연결된 제2 전극을 구비한 제11트랜지스터;를 포함하는 게이트 구동 회로.
제1항에 있어서, 상기 누설 차단부는,
상기 제1 노드에 연결된 게이트 전극, 게이트 온 전압이 인가되는 제1전원단자에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 구비한 제8트랜지스터;를 포함하는 게이트 구동 회로.
제1항에 있어서,
상기 게이트 구동 회로는 액정 표시 장치를 구동하고, 다수의 산화물 박막 트랜지스터로 형성된 게이트 구동 회로.
다수의 데이터 라인 및 다수의 게이트 라인이 서로 교차하여 정의된 다수의 화소를 구비하는 표시패널;
상기 다수의 데이터 라인과 연결되고, 상기 데이터 라인에 데이터 신호를 인가하는 데이터 구동부; 및
상기 다수의 게이트 라인과 연결되고, 제1 및 제2입력신호와, 제1 내지 제3클럭신호를 입력받아 게이트 신호를 출력하는 다수의 스테이지를 구비하는 게이트 구동부;를 포함하며, 상기 게이트 구동부의 각 스테이지는,
전단 스테이지로부터 입력되는 캐리 신호인 상기 제1입력신호와 후단 스테이지로부터 입력되는 캐리 신호인 상기 제2입력신호에 의해 제1노드의 전압 레벨을 결정하는 입력부;
상기 제1노드의 전압 레벨에 따라 입력되는 상기 제1클럭신호와, 상기 제2클럭신호에 의해 입력되는 제1 게이트 오프 전압을 기초로 생성된 캐리 신호를 상기 후단 스테이지로 출력하는 제1구동부;
상기 제1노드의 전압 레벨에 따라 입력되고 상기 제1클럭신호 보다 하강시점이 빠른 상기 제3클럭신호와, 상기 제2클럭신호에 의해 입력되는 제2 게이트 오프 전압을 기초로 생성된 상기 게이트 신호를 출력하는 제2구동부; 및
상기 제1노드와 적어도 하나의 트랜지스터를 통해 커플링된 제3노드의 전압 레벨을 유지하여 상기 트랜지스터의 누설 전류를 차단하는 누설 차단부;를 포함하는 표시 장치.
제11항에 있어서,
상기 제1 게이트 오프 전압이 상기 제2 게이트 오프 전압보다 작은 게이트 표시 장치.
제11항에 있어서,
상기 제2클럭신호는 상기 제1클럭신호의 반전 신호이고, 상기 제1클럭신호와 상기 제2클럭신호는 넌오버랩 구간을 갖고,
짝수 번째 스테이지들에 입력되는 제3클럭신호는 홀수 번째 스테이지들에 입력되는 제3클럭신호의 반전 신호이고, 홀수 번째 스테이지들에 입력되는 제3클럭신호와 짝수 번째 스테이지들에 입력되는 제3클럭신호는 넌오버랩 구간을 갖는 표시 장치.
제11항에 있어서,
상기 제3클럭신호는 상기 제1클럭신호와 전압 레벨은 상이하고, 위상은 동일하고, 하강 시점은 빠른 신호인 표시 장치.
제4항에 있어서,
상기 제1클럭신호는 게이트 온 전압과 상기 제1 게이트 오프 전압을 스윙하는 신호이고,
상기 제3클럭신호는 게이트 온 전압과 상기 제2 게이트 오프 전압을 스윙하는 신호인 표시 장치.
제11항에 있어서, 상기 입력부는,
상기 제1입력신호가 인가되는 제1입력단자에 연결된 게이트 전극, 제1 스캔방향 제어신호가 인가되는 제1 스캔방향 제어신호 단자에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 구비한 제2트랜지스터;
상기 제1입력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 구비한 제2-1트랜지스터;
상기 제2입력신호가 인가되는 제2입력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 제2 스캔방향 제어신호가 인가되는 제2 스캔방향 제어신호 단자에 연결된 제2 전극을 구비한 제3트랜지스터;
상기 제2입력단자에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 구비한 제3-1트랜지스터;
제2 노드에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1게이트 오프 전압이 인가되는 제2전원단자에 연결된 제2 전극을 구비한 제4트랜지스터; 및
상기 제2 노드에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 구비한 제4-1트랜지스터;를 포함하는 게이트 구동 회로.
제11항에 있어서, 상기 제1구동부는,
상기 제1 노드에 연결된 게이트 전극, 상기 제1클럭신호가 인가되는 제1클럭단자에 연결된 제1 전극, 및 상기 후단 스테이지로 캐리 신호를 출력하는 제1출력단자에 연결된 제2 전극을 구비한 제1트랜지스터;
제2 노드에 연결된 게이트 전극, 상기 제1출력단자에 연결된 제1 전극, 및 상기 제1게이트 오프 전압이 인가되는 제2전원단자에 연결된 제2 전극을 구비한 제5트랜지스터;
상기 제2클럭신호가 인가되는 제2클럭단자에 연결된 게이트 전극, 상기 제1출력단자에 연결된 제1 전극, 및 상기 제2전원단자에 연결된 제2 전극을 구비한 제6트랜지스터;
상기 제1 노드에 연결된 게이트 전극, 상기 제2 노드에 연결된 제1 전극, 및 상기 제2전원단자에 연결된 제2 전극을 구비한 제7트랜지스터;
상기 제1 노드와 상기 제1출력단자 사이에 연결된 부스트 커패시터; 및
상기 제1클럭단자와 상기 제2 노드 사이에 연결된 커플링 커패시터;를 포함하는 표시 장치.
제11항에 있어서, 상기 제2구동부는,
상기 제1 노드에 연결된 게이트 전극, 상기 제3클럭신호가 인가되는 제3클럭단자에 연결된 제1 전극, 및 상기 게이트 신호를 출력하는 제2출력단자에 연결된 제2 전극을 구비한 제9트랜지스터;
제2 노드에 연결된 게이트 전극, 상기 제2출력단자에 연결된 제1 전극, 및 상기 제2 게이트 오프 전압이 인가되는 제3전원단자에 연결된 제2 전극을 구비한 제10트랜지스터; 및
상기 제2클럭신호가 인가되는 제2클럭단자에 연결된 게이트 전극, 상기 제2출력단자에 연결된 제1 전극, 및 상기 제3 전원단자에 연결된 제2 전극을 구비한 제11트랜지스터;를 포함하는 표시 장치.
제1항에 있어서, 상기 누설 차단부는,
상기 제1 노드에 연결된 게이트 전극, 게이트 온 전압이 인가되는 제1전원단자에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 구비한 제8트랜지스터;를 포함하는 표시 장치.
제11항에 있어서,
상기 게이트 구동부는 다수의 산화물 박막 트랜지스터로 형성된 표시 장치.