JPS6267919A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS6267919A JPS6267919A JP60205425A JP20542585A JPS6267919A JP S6267919 A JPS6267919 A JP S6267919A JP 60205425 A JP60205425 A JP 60205425A JP 20542585 A JP20542585 A JP 20542585A JP S6267919 A JPS6267919 A JP S6267919A
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- JP
- Japan
- Prior art keywords
- flip
- flop
- input
- circuit
- output
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、入力のエツジで駆動されるフリップフロップ
回路に関する。
回路に関する。
［従来の技術１
従来、この種のフリップフロップ回路においては、入力
の立トリエツジまたは立下りエツジでトリガ信号を形成
し、そのトリガ信号によりフリップフロップのセットま
たはリセットを駆動していた。
の立トリエツジまたは立下りエツジでトリガ信号を形成
し、そのトリガ信号によりフリップフロップのセットま
たはリセットを駆動していた。
第３図にその構成の回路例を示す。図中、ｌはＲ−Ｓフ
リップフロップである。２および３はそれぞれセラＩ・
およびリセット用トリガ信号発生器であり、第４図に示
すように、セットおよびリセット用の各入力信号Ｒ０お
よびＳｏの立Ｉ−りでそれぞれｌ・リガパルスＳおよび
Ｒを発生させる。これらトリガパルスＳおよびＲをＲ−
Ｓフリップフロップ１の入力とすることにより、Ｒ，Ｓ
同時入力を禁１１−する回路を設けなくとも、このフリ
ップフロップｌはかかる同時入力を禁Ｉにすることがで
きる。すなわち、フリップフロップｌは、信号Ｒ，、Ｓ
ｏからみると、各トリガパルスのＸｒｌ−リエツジで動
作し、従って、セットおよびリセット端子に同時に信号
Ｓ。、 ＲＯが入来しても、両信号の台二上りエツジ
が−・致しない限りフリップフロップ出力は一意的に定
まり、いわゆる禁ＩＩ−人力のないフリップフロップを
構成している。
リップフロップである。２および３はそれぞれセラＩ・
およびリセット用トリガ信号発生器であり、第４図に示
すように、セットおよびリセット用の各入力信号Ｒ０お
よびＳｏの立Ｉ−りでそれぞれｌ・リガパルスＳおよび
Ｒを発生させる。これらトリガパルスＳおよびＲをＲ−
Ｓフリップフロップ１の入力とすることにより、Ｒ，Ｓ
同時入力を禁１１−する回路を設けなくとも、このフリ
ップフロップｌはかかる同時入力を禁Ｉにすることがで
きる。すなわち、フリップフロップｌは、信号Ｒ，、Ｓ
ｏからみると、各トリガパルスのＸｒｌ−リエツジで動
作し、従って、セットおよびリセット端子に同時に信号
Ｓ。、 ＲＯが入来しても、両信号の台二上りエツジ
が−・致しない限りフリップフロップ出力は一意的に定
まり、いわゆる禁ＩＩ−人力のないフリップフロップを
構成している。
この種のトリガパルス発生器２，３としては、コンデン
サを用い、入力信号を微分］７てトリガパルスとする回
路、もしくは特公昭５８−８８１１号や実公昭５７−５
０８２３号に提案されているような回路がある。
サを用い、入力信号を微分］７てトリガパルスとする回
路、もしくは特公昭５８−８８１１号や実公昭５７−５
０８２３号に提案されているような回路がある。
第５図は上述したコンデンサを用いる例を示し、コンデ
ンサ４と抵抗５とで構成した微分回路に人力信号Ｓｏを
供給して、トリガパルスＳを（−Ｉる。
ンサ４と抵抗５とで構成した微分回路に人力信号Ｓｏを
供給して、トリガパルスＳを（−Ｉる。
第６図は特公昭５８−８［ｉ１１号の回路を示し、ここ
で６は Ｉ２ Ｌ インジェクションＰＮＰ ）ランジ
スタ、７〜１２はＮＰＮ ）ランジスタである。
で６は Ｉ２ Ｌ インジェクションＰＮＰ ）ランジ
スタ、７〜１２はＮＰＮ ）ランジスタである。
第７図は実公［￥（５７−５０８２３号の回路を示し、
ここで１３〜１５はＮＰＮ トランジスタ、１６〜２１
は抵抗である。
ここで１３〜１５はＮＰＮ トランジスタ、１６〜２１
は抵抗である。
このようにトリガパルスを用いてフリップフロップを駆
動する方法では、フリップフロップのＳ延時間を考慮に
いれてトリがパルスの幅を広く設計するが、その場合に
バラツキ等を含めてパルス時間を確保する必要があり、
その結果、入力信号Ｓ。＋ＲＯに対してフリップフロッ
プ出力Ｑ、Ｑが得られるまでの全体的な遅延時間が長く
なってしまう。また、多様なデジタルＩＣに組み込んで
一体的に集積化するには、第５図〜第７図の回路構成は
不適当である。
動する方法では、フリップフロップのＳ延時間を考慮に
いれてトリがパルスの幅を広く設計するが、その場合に
バラツキ等を含めてパルス時間を確保する必要があり、
その結果、入力信号Ｓ。＋ＲＯに対してフリップフロッ
プ出力Ｑ、Ｑが得られるまでの全体的な遅延時間が長く
なってしまう。また、多様なデジタルＩＣに組み込んで
一体的に集積化するには、第５図〜第７図の回路構成は
不適当である。
［発明が解決しようとする問題点１
そこで、本発明の１−１的は、に述したようなトリガパ
ルスを用いることなく、セットまたはリセット入力の立
上りまたは立下り時を真値とみなし、かつ禁１１−人力
を有しない論理回路のみで適切に構成したフリップフロ
ップ回路を廉価に提供することにある。
ルスを用いることなく、セットまたはリセット入力の立
上りまたは立下り時を真値とみなし、かつ禁１１−人力
を有しない論理回路のみで適切に構成したフリップフロ
ップ回路を廉価に提供することにある。
［問題点を解決するための手段１
このようなｌ」的を達成するために、本発明は、トリガ
パルス発生器を用いずに、論理回路のみを用いてセット
またはリセット入力の立上りまたは立下りのエツジで駆
動されるＲ−Ｓフリップフロップ回路を構成する。
パルス発生器を用いずに、論理回路のみを用いてセット
またはリセット入力の立上りまたは立下りのエツジで駆
動されるＲ−Ｓフリップフロップ回路を構成する。
すなわち、本発明は、主フリップフロップと、主フリッ
プフロップの第１出力状態を記憶し、かつ主フリップフ
ロップのセット入力を制御する第１従フリツプフロツプ
と、主フリップフロップの第２出力状態を記憶し、かつ
主フリップフロップのリセット入力を制御する第２従フ
リツプフロツプと、主フリップフロップに対するセット
信号と第１従フリツプフロツプの出力とを供給され、当
該セット信号が主フリップフロップに対して有効な場合
にのみ当該セット信号を主フリップフロップのセット入
力端子に供給する第１ゲート回路と、主フリップフロッ
プに対するリセット信号と第２従フリツプフロツプの出
力とを供給され、当該リセット信号が主フリップフロッ
プに対して有効な場合にのみ当該リセット信号を主フリ
ップフロッゾのリセット入力端子に供給する第２ゲート
回路とを具えたことを特徴とする。
プフロップの第１出力状態を記憶し、かつ主フリップフ
ロップのセット入力を制御する第１従フリツプフロツプ
と、主フリップフロップの第２出力状態を記憶し、かつ
主フリップフロップのリセット入力を制御する第２従フ
リツプフロツプと、主フリップフロップに対するセット
信号と第１従フリツプフロツプの出力とを供給され、当
該セット信号が主フリップフロップに対して有効な場合
にのみ当該セット信号を主フリップフロップのセット入
力端子に供給する第１ゲート回路と、主フリップフロッ
プに対するリセット信号と第２従フリツプフロツプの出
力とを供給され、当該リセット信号が主フリップフロッ
プに対して有効な場合にのみ当該リセット信号を主フリ
ップフロッゾのリセット入力端子に供給する第２ゲート
回路とを具えたことを特徴とする。
［作 川１
本発明によれば、主フリップフロップ人力Ｒ，Ｓが互い
に禁１ト入力とならないように構成されている。しかも
、本発明フリップフロップはリアルタイム動作をするの
で従来技術の欠点とされていた遅延時間についてはリア
ルタイム動作となり、しかも、また、すべて論理回路で
構成されるので、多様な論理集積回路に適用できる。
に禁１ト入力とならないように構成されている。しかも
、本発明フリップフロップはリアルタイム動作をするの
で従来技術の欠点とされていた遅延時間についてはリア
ルタイム動作となり、しかも、また、すべて論理回路で
構成されるので、多様な論理集積回路に適用できる。
本発明によれば、論理回路のみで、フリップフロップ回
路が構成されており、アナログ的なトリガパルス発生器
を要することなく禁ＩＬ入力のないエツジトリガ型のフ
リップフロップを構成できる。しかもまた、論理回路の
みの構成であるから、０ＭＯ３，Ｉ２ Ｌ、ＴＴＬ等各
種デジタルＩＣの形態に廉価に集積することができる。
路が構成されており、アナログ的なトリガパルス発生器
を要することなく禁ＩＬ入力のないエツジトリガ型のフ
リップフロップを構成できる。しかもまた、論理回路の
みの構成であるから、０ＭＯ３，Ｉ２ Ｌ、ＴＴＬ等各
種デジタルＩＣの形態に廉価に集積することができる。
［実施例］
以下に、図面を参照して、本発明の詳細な説明する。
本発明フリップフロップ回路の一実施例の構成を第１図
に示す。第１図において、このフリップフロップ回路は
、主フリップフロップ１と従フリップフロップ２２およ
び２３とインバータ２４および２５と入力転送のための
アンドゲート２６および２７とで構成されている。フリ
ップフロップｌ、２２および２３はいずれもＲ−Ｓフリ
ップフロップであり、主フリップフロップｌのＱおよび
Ｑ出力を従フリップフロップ２２および２３のリセット
入力端子Ｒ１およびＲ２にそれぞれ供給する。従フリッ
プフロップ２２および２３の各セット入力端子Ｓｔおよ
びＳ２にはセットおよびリセット信号ＳＯおよびＲＯを
それぞれインバータ２４および２５を介して供給する。
に示す。第１図において、このフリップフロップ回路は
、主フリップフロップ１と従フリップフロップ２２およ
び２３とインバータ２４および２５と入力転送のための
アンドゲート２６および２７とで構成されている。フリ
ップフロップｌ、２２および２３はいずれもＲ−Ｓフリ
ップフロップであり、主フリップフロップｌのＱおよび
Ｑ出力を従フリップフロップ２２および２３のリセット
入力端子Ｒ１およびＲ２にそれぞれ供給する。従フリッ
プフロップ２２および２３の各セット入力端子Ｓｔおよ
びＳ２にはセットおよびリセット信号ＳＯおよびＲＯを
それぞれインバータ２４および２５を介して供給する。
セット信号Ｓ０および従フリップフロップ２２のＱｌ出
力をアンドゲート２６に供給し、そのアンド出力を主フ
リップフロップ１のセット人力子Ｓに供給する。
力をアンドゲート２６に供給し、そのアンド出力を主フ
リップフロップ１のセット人力子Ｓに供給する。
リセット信号Ｒ０および従フリップフロップ２３の０２
出力をアンドゲート２７に供給し、そのアンド出力を主
フリップフロップ１のリセット入力端子Ｈに供給する。
出力をアンドゲート２７に供給し、そのアンド出力を主
フリップフロップ１のリセット入力端子Ｈに供給する。
ここで、従フリップフロップ２２および２３は、入力転
送ゲート２Ｂおよび２７に供給される信号ＳｏおよびＲ
８を主フリップフロップｌの各対応する入力端子Ｓおよ
びＨに供給するか否かを制御する。
送ゲート２Ｂおよび２７に供給される信号ＳｏおよびＲ
８を主フリップフロップｌの各対応する入力端子Ｓおよ
びＨに供給するか否かを制御する。
以上の構成のフリ１．プフロップ回路番こお６、ア、セ
ット信号Ｓ。がＬのとき、Ｓ、 ＝Ｈ，Ｑ、 ＝Ｈであ
る。ここで、Ｑ出力がＨならば、セット信号ＳｏがＨに
なったときにＳ！はり、 ＱｌはＬとなり、アンドゲ
ート２Ｂの出力はＬのままであり、セット入力端子Ｓに
Ｈ信号は発生しない。他方、Ｑ出力がＬならば、セット
信号ＳｏがＬからＨとなった場合にＱｌはＨのままであ
り、アンドゲート２６の出力がＬからＨとなり、主フリ
ップフロップｌがセットされ、その出力ＱはＬからＨと
なる。このようにＱがＨとなることにより、従フリップ
フロップ２２の出力Ｑ＋はＬとなり、アンドゲート２Ｂ
の出力はＬになる。すなわち、セー７ト信号ＳｏがＬか
らＨになったとき、アンドゲート２６の出力はしからＨ
を経てＬになる。以」−の動作はリセット信号Ｒ０側の
入力についても同様にあてはまり、リセット信号Ｒ８が
■、からＨに変化するのに応動してアンドゲート２７の
出Ｊ、ＩはＬからＩＩを経てＬになる。従って、１：フ
リップフロップｌの入力端子Ｒ，Ｓにはパルス状の入力
が供給されるため、信号Ｒｏ ＋ＳＯに対して禁１１−
人力が存在しない。さらにまた、端子Ｒ，Ｓにおける人
力パルスの幅は、回路動作の完結する最小時間であるこ
とがわかる。
ット信号Ｓ。がＬのとき、Ｓ、 ＝Ｈ，Ｑ、 ＝Ｈであ
る。ここで、Ｑ出力がＨならば、セット信号ＳｏがＨに
なったときにＳ！はり、 ＱｌはＬとなり、アンドゲ
ート２Ｂの出力はＬのままであり、セット入力端子Ｓに
Ｈ信号は発生しない。他方、Ｑ出力がＬならば、セット
信号ＳｏがＬからＨとなった場合にＱｌはＨのままであ
り、アンドゲート２６の出力がＬからＨとなり、主フリ
ップフロップｌがセットされ、その出力ＱはＬからＨと
なる。このようにＱがＨとなることにより、従フリップ
フロップ２２の出力Ｑ＋はＬとなり、アンドゲート２Ｂ
の出力はＬになる。すなわち、セー７ト信号ＳｏがＬか
らＨになったとき、アンドゲート２６の出力はしからＨ
を経てＬになる。以」−の動作はリセット信号Ｒ０側の
入力についても同様にあてはまり、リセット信号Ｒ８が
■、からＨに変化するのに応動してアンドゲート２７の
出Ｊ、ＩはＬからＩＩを経てＬになる。従って、１：フ
リップフロップｌの入力端子Ｒ，Ｓにはパルス状の入力
が供給されるため、信号Ｒｏ ＋ＳＯに対して禁１１−
人力が存在しない。さらにまた、端子Ｒ，Ｓにおける人
力パルスの幅は、回路動作の完結する最小時間であるこ
とがわかる。
このように、本発明フリップフロップ回路は論理回路で
構成できるので多様な構成で実施することが可能である
。第２図にその且体的実施例を示す。
構成できるので多様な構成で実施することが可能である
。第２図にその且体的実施例を示す。
本例においても、第１図の場合と同様に主フリップフロ
ップｌと、従フリップフロップ２２および２３と、入力
転送ゲートとしてのナントゲート２８および２８を有す
る。ここで、各フリップフロップ１．２２および２３は
すべてナントゲートで構成されており、したがって、第
１図におけるインバータ２４および２５は省略され、人
力転送ゲートとしては、第１図におけるアンドゲート２
６および２７の代わりにナントゲート２８および２８を
設ける。ここで、従フリップフロップ２２および２３に
は、信号ＳｏおよびＲｏと主フリップフロップｌのＱお
よびＱ出力とが、それぞれ、供給される。
ップｌと、従フリップフロップ２２および２３と、入力
転送ゲートとしてのナントゲート２８および２８を有す
る。ここで、各フリップフロップ１．２２および２３は
すべてナントゲートで構成されており、したがって、第
１図におけるインバータ２４および２５は省略され、人
力転送ゲートとしては、第１図におけるアンドゲート２
６および２７の代わりにナントゲート２８および２８を
設ける。ここで、従フリップフロップ２２および２３に
は、信号ＳｏおよびＲｏと主フリップフロップｌのＱお
よびＱ出力とが、それぞれ、供給される。
［発明の効果１
本発明によれば、論理回路のみで、フリップフロップ回
路が構成されており、アナログ的なトリガパルス発生器
を要することなく禁１１−人力のないエツジトリガ型の
フリップフロップを構成できる。しかもまた、論理回路
のみの構成であるから、０ＭＯ８，Ｉ２Ｌ、ＴＴＬ等各
種デジタルＩＣの形態に廉価に集積することができる。
路が構成されており、アナログ的なトリガパルス発生器
を要することなく禁１１−人力のないエツジトリガ型の
フリップフロップを構成できる。しかもまた、論理回路
のみの構成であるから、０ＭＯ８，Ｉ２Ｌ、ＴＴＬ等各
種デジタルＩＣの形態に廉価に集積することができる。
第１図は本発明フリップフロップ回路の一実施例を示す
論理回路図、 第２図はその具体的回路構成の一実施例を示す論理回路
図、 第３図は従来のフリップフロップ回路の一例を示すブロ
ック図、 第４図はその各部信号波形図、 第５図〜第７図は従来のトリがパルス発生器の３例を示
す回路図である。 １・・・主フリップフロップ・ ２〜３・・・トリガパルス発生器、 Ｓｏ 、Ｒ，、Ｓ、Ｒ，Ｑ、口・・・信吟、４・・・コ
ンデンサ、 ５．１６〜２１・・・抵抗、 ６．１５・・・ＰＮＰ ）ランジスタ、７〜１４・・
・ＮＰＮ トランジスタ、２２．２３・・・従フリッ
プフロップ、２４．２５・・・インバータ、 ２８．２７・・・入力転送用アンドゲート、２８．２９
・・・入力転送用ナントゲート。 本発Ｉ３丹天祉イクリの論ｆ甲回略図 本発日月ツレ１しｕｌ＋の↓命干甲回路（刀へ■ ０
闘 従未イクリの）″ロッフ図 イ疋未イ列の信号づ度形図 第４図 徒イ列の 回 略図 ＠７図
論理回路図、 第２図はその具体的回路構成の一実施例を示す論理回路
図、 第３図は従来のフリップフロップ回路の一例を示すブロ
ック図、 第４図はその各部信号波形図、 第５図〜第７図は従来のトリがパルス発生器の３例を示
す回路図である。 １・・・主フリップフロップ・ ２〜３・・・トリガパルス発生器、 Ｓｏ 、Ｒ，、Ｓ、Ｒ，Ｑ、口・・・信吟、４・・・コ
ンデンサ、 ５．１６〜２１・・・抵抗、 ６．１５・・・ＰＮＰ ）ランジスタ、７〜１４・・
・ＮＰＮ トランジスタ、２２．２３・・・従フリッ
プフロップ、２４．２５・・・インバータ、 ２８．２７・・・入力転送用アンドゲート、２８．２９
・・・入力転送用ナントゲート。 本発Ｉ３丹天祉イクリの論ｆ甲回略図 本発日月ツレ１しｕｌ＋の↓命干甲回路（刀へ■ ０
闘 従未イクリの）″ロッフ図 イ疋未イ列の信号づ度形図 第４図 徒イ列の 回 略図 ＠７図
Claims (1)
- 【特許請求の範囲】 主フリップフロップと、前記主フリップフ ロップの第１出力状態を記憶し、かつ前記主フリップフ
ロップのセット入力を制御する第１従フリップフロップ
と、前記主フリップフロップの第２出力状態を記憶し、
かつ前記主フリップフロップのリセット入力を制御する
第２従フリップフロップと、 前記主フリップフロップに対するセット信号と前記第１
従フリップフロップの出力とを供給され、当該セット信
号が前記主フリップフロップに対して有効な場合にのみ
当該セット信号を前記主フリップフロップのセット入力
端子に供給する第１ゲート回路と、 前記主フリップフロップに対するリセット信号と前記第
２従フリップフロップの出力とを供給され、当該リセッ
ト信号が前記主フリップフロップに対して有効な場合に
のみ当該リセット信号を前記主フリップフロップのリセ
ット入力端子に供給する第２ゲート回路とを具えたこと
を特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205425A JPS6267919A (ja) | 1985-09-19 | 1985-09-19 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205425A JPS6267919A (ja) | 1985-09-19 | 1985-09-19 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6267919A true JPS6267919A (ja) | 1987-03-27 |
Family
ID=16506635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60205425A Pending JPS6267919A (ja) | 1985-09-19 | 1985-09-19 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6267919A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995028037A1 (fr) * | 1994-04-08 | 1995-10-19 | Mars Technology Institute Co., Ltd. | Porte servant a connecter des circuits logiques numeriques |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52144253A (en) * | 1976-05-27 | 1977-12-01 | Mitsubishi Electric Corp | Flip-flop circuit |
-
1985
- 1985-09-19 JP JP60205425A patent/JPS6267919A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52144253A (en) * | 1976-05-27 | 1977-12-01 | Mitsubishi Electric Corp | Flip-flop circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995028037A1 (fr) * | 1994-04-08 | 1995-10-19 | Mars Technology Institute Co., Ltd. | Porte servant a connecter des circuits logiques numeriques |
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