JPS6249650A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6249650A JPS6249650A JP60190704A JP19070485A JPS6249650A JP S6249650 A JPS6249650 A JP S6249650A JP 60190704 A JP60190704 A JP 60190704A JP 19070485 A JP19070485 A JP 19070485A JP S6249650 A JPS6249650 A JP S6249650A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に絶縁ゲート型電界効果
トランジスタを含む半導体装置に関する。
トランジスタを含む半導体装置に関する。
シリコン半導体基板に搭載してなる半導体記憶装置の大
容量化・高密度化は、新規な回路構成の考案、半導体基
板表面の微細加工技術の発展と共に急速な進展をしてい
る。従来、この種の半導体装置は、情報蓄積部が１個の
絶縁ゲート型電界効果トランジスタ（以下ＭＩＳ Ｆ
ＥＴと称す）と１個の情報蓄積容量部で構成され、しか
も情報蓄積容量部が単一のシリコン半導体基板に延在し
てなる溝表面に形成した構造となっている。
容量化・高密度化は、新規な回路構成の考案、半導体基
板表面の微細加工技術の発展と共に急速な進展をしてい
る。従来、この種の半導体装置は、情報蓄積部が１個の
絶縁ゲート型電界効果トランジスタ（以下ＭＩＳ Ｆ
ＥＴと称す）と１個の情報蓄積容量部で構成され、しか
も情報蓄積容量部が単一のシリコン半導体基板に延在し
てなる溝表面に形成した構造となっている。
上述した従来の半導体装置は、溝表面に形成した絶縁膜
を誘■゛体膜とし、この誘電体膜を挾んで溝に埋込んだ
容量電極とシリコン基板とで容量部を形成し、この容量
部の一方の！極となるシリコンンの基板側溝表面に重荷
を蓄積するような構造になっているため、さらに高密窒
化し情報蓄ｆｌｊＦ芥量部間隔が狭くなってくると、情
報蓄積容量部間の腎゛気的干渉が顕著となり、正常な情
報蓄積が不可能となる欠点を有している。これは情報蓄
積の電位によシリコン酸化に空乏層が生じ、蓄えた情報
電荷が隣接した他の情報蓄積容量部に移つてしまうため
であり、更にこのシリコン表面に生じる空乏層はリーク
電流を増加させるため、蓄積した電荷が消失し易くする
。又、α粒子の透過によるソフトエラーが起り易くなる
。このようなことから従来の半導体装置の構造では半導
体記憶装置の素子密度をさらに向上する事はむずかしい
という問題がありた。
を誘■゛体膜とし、この誘電体膜を挾んで溝に埋込んだ
容量電極とシリコン基板とで容量部を形成し、この容量
部の一方の！極となるシリコンンの基板側溝表面に重荷
を蓄積するような構造になっているため、さらに高密窒
化し情報蓄ｆｌｊＦ芥量部間隔が狭くなってくると、情
報蓄積容量部間の腎゛気的干渉が顕著となり、正常な情
報蓄積が不可能となる欠点を有している。これは情報蓄
積の電位によシリコン酸化に空乏層が生じ、蓄えた情報
電荷が隣接した他の情報蓄積容量部に移つてしまうため
であり、更にこのシリコン表面に生じる空乏層はリーク
電流を増加させるため、蓄積した電荷が消失し易くする
。又、α粒子の透過によるソフトエラーが起り易くなる
。このようなことから従来の半導体装置の構造では半導
体記憶装置の素子密度をさらに向上する事はむずかしい
という問題がありた。
本発明の目的は、情報蓄積容量部相互の電気的干渉を減
らし、半導体記憶装置の素子密度をさらに向上させるこ
とが出来る半導体装置を提供することにある。
らし、半導体記憶装置の素子密度をさらに向上させるこ
とが出来る半導体装置を提供することにある。
本発明の半導体装置は、不純物濃度が１０〜１０２１原
子／Ｃｍ３を含有する一導電型半導体基板表面に一導電
型で不純物濃度が１０〜１０ 原子の側壁部に沿って誘
電体膜を設け、該誘電体膜を被覆し前記溝を埋込む姿態
に容量電極を設け、前記半導体基板上に絶縁ゲート型電
、界効果トランジスタを設け、前記容量電極を該絶縁ゲ
ート型電界効果トランジスタのソースに接続されて成る
。
子／Ｃｍ３を含有する一導電型半導体基板表面に一導電
型で不純物濃度が１０〜１０ 原子の側壁部に沿って誘
電体膜を設け、該誘電体膜を被覆し前記溝を埋込む姿態
に容量電極を設け、前記半導体基板上に絶縁ゲート型電
、界効果トランジスタを設け、前記容量電極を該絶縁ゲ
ート型電界効果トランジスタのソースに接続されて成る
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す断面図である。
この実施例は、先ず、比抵抗が０．００１〜０．０１Ω
−ＣｍのＰ″型シリコン基板１０１上に比抵抗が０．１
〜ｌＯΩ−ｃｍで膜厚が１〜５μｍのＰ型シリコン層１
０２を設け、さらにＰ型シリコン層１０２コン層１０２
ｅ面からＰ＋＋型シリコン基板１０１に延在した深さが
２〜１０μｍの溝を形成し、この溝表面にシリコン酸化
膜又はシリコン窒化膜等の誘電体膜１０４を設ける。更
に、この誘電体膜１０４を被覆してＮ型の不純物を含む
多結晶シリコン等で容量電極１０５設け、誘電体膜１０
４を挾んで容量電極１０５とＰ＋“型シリコン基板１０
１並びにＰ型シリコン層１０２との間で情報蓄積部の容
量部を形成する。更に、情報を出し入れする為のＭＩＳ
ＦＥＴ、ＨＮ型シリコン層のドレイン領域１０７及び
ソース領域１０８並びにＰ型シリコン層１０２の上にゲ
ート絶縁膜１０９を介して設けられたゲート電極１０６
とで構成される。そして、ソース領域１０８はＮ型シリ
コン層のコンタクト領域１１０を通して容量電極１０５
に電気的に接続されている。最後に、絶縁膜１１１上に
電極配線１１２を形成し１本発明の第１の実施例である
半導体装置ができる。ここで、ドレイン領域１０７をビ
ット線、ゲート電極１０６をワード線とすれば、本発明
の第１の実施例の半導体装置は半導体記憶装置の情報蓄
積部を構成する。
−ＣｍのＰ″型シリコン基板１０１上に比抵抗が０．１
〜ｌＯΩ−ｃｍで膜厚が１〜５μｍのＰ型シリコン層１
０２を設け、さらにＰ型シリコン層１０２コン層１０２
ｅ面からＰ＋＋型シリコン基板１０１に延在した深さが
２〜１０μｍの溝を形成し、この溝表面にシリコン酸化
膜又はシリコン窒化膜等の誘電体膜１０４を設ける。更
に、この誘電体膜１０４を被覆してＮ型の不純物を含む
多結晶シリコン等で容量電極１０５設け、誘電体膜１０
４を挾んで容量電極１０５とＰ＋“型シリコン基板１０
１並びにＰ型シリコン層１０２との間で情報蓄積部の容
量部を形成する。更に、情報を出し入れする為のＭＩＳ
ＦＥＴ、ＨＮ型シリコン層のドレイン領域１０７及び
ソース領域１０８並びにＰ型シリコン層１０２の上にゲ
ート絶縁膜１０９を介して設けられたゲート電極１０６
とで構成される。そして、ソース領域１０８はＮ型シリ
コン層のコンタクト領域１１０を通して容量電極１０５
に電気的に接続されている。最後に、絶縁膜１１１上に
電極配線１１２を形成し１本発明の第１の実施例である
半導体装置ができる。ここで、ドレイン領域１０７をビ
ット線、ゲート電極１０６をワード線とすれば、本発明
の第１の実施例の半導体装置は半導体記憶装置の情報蓄
積部を構成する。
第２図（ａ）〜（ｈ）は本発明の第１の実施例を製造す
るための工程順に示した断面図である。
るための工程順に示した断面図である。
第２図１（ａ）に示すように、比抵抗が０．００１〜０
．０１Ω−ＣｉｌｉのＰ＋＋型シリコン基板１０１表面
に比抵抗が０．１〜１０Ω−Ｃ１７１，膜厚が１〜５
μｍ ＯＰ型シリコン層１０２をエビタΦシャル成長又
はＣＶＤ法にて堆積した後、このシリコン層１０２を選
択的にシリコン酸化し絶縁膜１０３を形成する。
．０１Ω−ＣｉｌｉのＰ＋＋型シリコン基板１０１表面
に比抵抗が０．１〜１０Ω−Ｃ１７１，膜厚が１〜５
μｍ ＯＰ型シリコン層１０２をエビタΦシャル成長又
はＣＶＤ法にて堆積した後、このシリコン層１０２を選
択的にシリコン酸化し絶縁膜１０３を形成する。
次に、第２図（ｂ）に示すように、パターニングされた
絶縁膜又はホトレジスト膜でエツチング用のマスク材１
１３を形成する。
絶縁膜又はホトレジスト膜でエツチング用のマスク材１
１３を形成する。
神層１０２及びＰ＋“型シリコン基板１０１の所定の領
域をリアクティブ イオン エツチングし、容量溝１１
４を形成する。
域をリアクティブ イオン エツチングし、容量溝１１
４を形成する。
次に、第２図（ｄ）に示すように、容量溝１１４の側壁
及びＰ型シリコン層１０２表面を被覆する姿態に膜厚４
０〜２００人の薄いシリコン酸化−又はシリコン９化膜
を形成し誘電体膜１０４を被覆１１０を設けるべ＃Ｐ型
シリコン層１０２の表面の誘電体膜１０４を除去した後
、容量溝〆を埋込むようにＮ型不純物（例えばリン、砒
素）を含む多結晶シリコンを誘電体膜１０４を被覆する
姿態で形成し、これを容量電極１０５とする。この工程
で、多結晶シリコン膜に含有されたＮ型不純物はコンタ
クト部１１０となるべき領域に拡散しＮ＋型不純物領域
が形成される。
及びＰ型シリコン層１０２表面を被覆する姿態に膜厚４
０〜２００人の薄いシリコン酸化−又はシリコン９化膜
を形成し誘電体膜１０４を被覆１１０を設けるべ＃Ｐ型
シリコン層１０２の表面の誘電体膜１０４を除去した後
、容量溝〆を埋込むようにＮ型不純物（例えばリン、砒
素）を含む多結晶シリコンを誘電体膜１０４を被覆する
姿態で形成し、これを容量電極１０５とする。この工程
で、多結晶シリコン膜に含有されたＮ型不純物はコンタ
クト部１１０となるべき領域に拡散しＮ＋型不純物領域
が形成される。
次に、第２図（ｆ）に示すように、多結晶シリコンより
なる容量電極１０５表面を熱酸化し、絶縁ｇ！１１５を
形成する。
なる容量電極１０５表面を熱酸化し、絶縁ｇ！１１５を
形成する。
更に、第２図（ｇ）に示すように、Ｐ型シリコン層１０
２の上にゲート酸化膜１０９を介して、ゲート電極１０
６を多結晶シリコン又は高融点金属のシリサイド等で形
成し、このゲート電極１０６をマスクとしてＮ型不純物
（例えば砒素原子）をイオン注入法によりＰ型シリコン
層１０２表面にと接するように設けられ、互いに電気的
に接続する。
２の上にゲート酸化膜１０９を介して、ゲート電極１０
６を多結晶シリコン又は高融点金属のシリサイド等で形
成し、このゲート電極１０６をマスクとしてＮ型不純物
（例えば砒素原子）をイオン注入法によりＰ型シリコン
層１０２表面にと接するように設けられ、互いに電気的
に接続する。
最後に、第２図（ｈ）に示すように、絶縁膜１１１をＣ
ＶＤ法により形成し、その上にアルミニウム又は高融点
金属等で電極配線１１２を設ける。
ＶＤ法により形成し、その上にアルミニウム又は高融点
金属等で電極配線１１２を設ける。
以上、第２図（ａ）〜（ｈ）で説明した方法により本発
明の第１の実施例の半導体装置ができる。
明の第１の実施例の半導体装置ができる。
第３図は本発明の第２の実施例の断面図である。
この第２の実施例はＰ＋＋＋＋リコン基板１０１の上に
Ｐ型シリコン層１０２を設け、溝を形成した後、溝を囲
むようＫＰ型シリコン層１０２ヘホウ素をイオン注入し
Ｐ＋＋＋＋濃度不純物領域２０１を設ける。溝表面はシ
リコン酸化膜又はシリコン窒化膜等の誘電体膜１０４を
被覆し、Ｐ型シリコン層１０２及びＰ＋＋型高湯高濃度
不純物領域２０１表面較的厚い絶縁膜２０３（例えばシ
リコン窒化膜、シリコン酸化膜）を形成する。更にその
上部に素子分離絶縁層２０３を介してドレイン領域２０
７、ソース領域２０８及びチャネル領域２０２を設け、
ゲート絶縁膜２０９とゲート電極２０６を形成し、最後
に絶縁膜２１１を被覆すると本発明の第２の実施例であ
る半導体装置ができる。ここで、ドレイン領域２０７を
ビット線、ゲート電極２０６をワード線とすれば、本発
明の第２の実施例の半導体装置は、第１の実施例同様、
半導体記憶装置の情報蓄積部を構成する。
Ｐ型シリコン層１０２を設け、溝を形成した後、溝を囲
むようＫＰ型シリコン層１０２ヘホウ素をイオン注入し
Ｐ＋＋＋＋濃度不純物領域２０１を設ける。溝表面はシ
リコン酸化膜又はシリコン窒化膜等の誘電体膜１０４を
被覆し、Ｐ型シリコン層１０２及びＰ＋＋型高湯高濃度
不純物領域２０１表面較的厚い絶縁膜２０３（例えばシ
リコン窒化膜、シリコン酸化膜）を形成する。更にその
上部に素子分離絶縁層２０３を介してドレイン領域２０
７、ソース領域２０８及びチャネル領域２０２を設け、
ゲート絶縁膜２０９とゲート電極２０６を形成し、最後
に絶縁膜２１１を被覆すると本発明の第２の実施例であ
る半導体装置ができる。ここで、ドレイン領域２０７を
ビット線、ゲート電極２０６をワード線とすれば、本発
明の第２の実施例の半導体装置は、第１の実施例同様、
半導体記憶装置の情報蓄積部を構成する。
第４図は本発明の第３の実施例の断面図である。
この第３の実施例は基本的には第２の実施例と共通する
部分が多いので、同一のところの説明は省略し異なった
ところだけ説明をする。
部分が多いので、同一のところの説明は省略し異なった
ところだけ説明をする。
この第３の実施例が第２の実施例と異るところは、第２
の実施例のソース領域２０８の内部に第２の溝を形成し
、その表面にシリコン酸化膜又はシリコン窒化膜で誘電
体膜３０４を設け、この誘電体膜３０４を介して電極３
０１が形成されている。従って、この第３の実施例では
ソース領域３０８を挾んで両側に情報蓄積容量部が出来
るので、蓄積容量を上述の第１及び第２の実施例の場合
よりも大きくすることが可能である。
の実施例のソース領域２０８の内部に第２の溝を形成し
、その表面にシリコン酸化膜又はシリコン窒化膜で誘電
体膜３０４を設け、この誘電体膜３０４を介して電極３
０１が形成されている。従って、この第３の実施例では
ソース領域３０８を挾んで両側に情報蓄積容量部が出来
るので、蓄積容量を上述の第１及び第２の実施例の場合
よりも大きくすることが可能である。
ゲート電極２０６をワード線とすれば、半導体記憶装置
の情報蓄積部を構成する半導体装置となる。
の情報蓄積部を構成する半導体装置となる。
トランジスタを通して容量部のソース領域と接続してい
る上部容量電極側で行なわれるので、誘電体膜を介した
反対側に高濃度の不純物を有する半導体基板を用いるこ
とにより誘電体膜に接する半導体基板表面の反転を抑え
容量値が低下することを防ぐことができる。
る上部容量電極側で行なわれるので、誘電体膜を介した
反対側に高濃度の不純物を有する半導体基板を用いるこ
とにより誘電体膜に接する半導体基板表面の反転を抑え
容量値が低下することを防ぐことができる。
以上説明したように本発明は、高濃度不純物を含む半導
体基板上に同−導雷、型の低濃度不純物を含む半導体層
を設け、その半導体層表面から半導体基板に到る溝を設
け、溝の表面に誘電体膜を介して容量電極を設け、この
容量電極を半導体基板上に設けたＭＩ８ ＦＥＴのソ
ース電極と接続した構造となっているので、従来構造に
比べて情報蓄積部の間の電気的干渉がなくなり情報蓄積
容量部をせばめることが可能となると共に情報電荷が絶
縁物である誘電体股上に形成した容量電極に蓄わ見られ
るため、リーク電流が減少し情報の保持時間を長くでき
るという効果がある。
体基板上に同−導雷、型の低濃度不純物を含む半導体層
を設け、その半導体層表面から半導体基板に到る溝を設
け、溝の表面に誘電体膜を介して容量電極を設け、この
容量電極を半導体基板上に設けたＭＩ８ ＦＥＴのソ
ース電極と接続した構造となっているので、従来構造に
比べて情報蓄積部の間の電気的干渉がなくなり情報蓄積
容量部をせばめることが可能となると共に情報電荷が絶
縁物である誘電体股上に形成した容量電極に蓄わ見られ
るため、リーク電流が減少し情報の保持時間を長くでき
るという効果がある。
更に、本発明では、α粒子の透過によるソフトエラーを
減少させるという効果もある。
減少させるという効果もある。
第１図は本発明の第１の実施例を示す断面図、第２図（
ａ）〜（ｈ）は本発明の第１の実施例を説明するための
工程順に示した断面図、第３図及び第４図はそれぞれ本
発明の第２及び第３の実施例を示す断面図である。 １０１・・・・・・Ｐ＋＋＋＋リコン基板、１０２・・
・・・・Ｐ型シリコン層、１０３・・・・・・絶縁膜、
１０４・・・・・・誘電体膜、１０５・・・・・・容量
電極、１０６・・・・・・ゲート絶縁膜、１ｏ７・・・
・・・ドレイン領域、１０８・・・・・・ソース領域、
１ｏ９・・・・・・ゲート絶縁膜、１１０・・・・・・
コンタクト領域、１１１・・・・・・絶縁膜、１１２・
・・１０．電極配線、１１３・・・・・・マスク材、１
１４・・・・・・容量溝、１１５・・・・・・絶縁膜、
２０１・・・・・・Ｐ＋＋型高湯高濃度不純物領域０２
・・・・・・チャネル領域、２ｏ３・・・・・・素子分
離絶縁層、２０６・・・・・・ゲート電極、２０７・・
・・・・ドレイン領域、２０８・・・・・・ソース領域
、２０９・・・・・・ゲート絶縁膜、２１１・・・・・
・絶縁膜、３０１・・・・・・電極、３０４・・・・・
・誘電体膜、３０８・・・・・・ソース領域、３１１・
・・・・・絶縁膜。 ＼、Ｉ ′ ｖ１侶 （（Ａ〕
（ｅ）（ｂ）
（ｔ）茅２頂
ａ）〜（ｈ）は本発明の第１の実施例を説明するための
工程順に示した断面図、第３図及び第４図はそれぞれ本
発明の第２及び第３の実施例を示す断面図である。 １０１・・・・・・Ｐ＋＋＋＋リコン基板、１０２・・
・・・・Ｐ型シリコン層、１０３・・・・・・絶縁膜、
１０４・・・・・・誘電体膜、１０５・・・・・・容量
電極、１０６・・・・・・ゲート絶縁膜、１ｏ７・・・
・・・ドレイン領域、１０８・・・・・・ソース領域、
１ｏ９・・・・・・ゲート絶縁膜、１１０・・・・・・
コンタクト領域、１１１・・・・・・絶縁膜、１１２・
・・１０．電極配線、１１３・・・・・・マスク材、１
１４・・・・・・容量溝、１１５・・・・・・絶縁膜、
２０１・・・・・・Ｐ＋＋型高湯高濃度不純物領域０２
・・・・・・チャネル領域、２ｏ３・・・・・・素子分
離絶縁層、２０６・・・・・・ゲート電極、２０７・・
・・・・ドレイン領域、２０８・・・・・・ソース領域
、２０９・・・・・・ゲート絶縁膜、２１１・・・・・
・絶縁膜、３０１・・・・・・電極、３０４・・・・・
・誘電体膜、３０８・・・・・・ソース領域、３１１・
・・・・・絶縁膜。 ＼、Ｉ ′ ｖ１侶 （（Ａ〕
（ｅ）（ｂ）
（ｔ）茅２頂
Claims (1)
- 不純物濃度が１０＾１＾８〜１０＾２＾１原子／ｃｍ＾
３を含有する一導電型半導体基板表面に一導電型で不純
物濃度が１０＾１＾４〜１０＾１＾７原子／ｃｍ＾３を
含有する半導体層を設け、該半導体層表面から前記一導
電型半導体基板内部に延在して溝を設け、該溝の側壁部
に沿って誘電体膜を設け、該誘電体膜を被覆し前記溝を
埋込む姿態に容量電極を設け、前記半導体基板上に絶縁
ゲート型電界効果トランジスタを設け、前記容量電極を
該絶縁ゲート型電界効果トランジスタのソースに接続し
たことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190704A JPH0650765B2 (ja) | 1985-08-28 | 1985-08-28 | 半導体装置の製造方法 |
| EP86104427A EP0201706B1 (en) | 1985-04-01 | 1986-04-01 | Dynamic random access memory device having a plurality of improved one-transistor type memory cells |
| DE8686104427T DE3681490D1 (de) | 1985-04-01 | 1986-04-01 | Dynamische speicheranordnung mit wahlfreiem zugriff mit einer vielzahl von eintransistorspeicherzellen. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60190704A JPH0650765B2 (ja) | 1985-08-28 | 1985-08-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6249650A true JPS6249650A (ja) | 1987-03-04 |
| JPH0650765B2 JPH0650765B2 (ja) | 1994-06-29 |
Family
ID=16262452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60190704A Expired - Lifetime JPH0650765B2 (ja) | 1985-04-01 | 1985-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650765B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258061A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | 半導体記憶装置およびその製造方法 |
| JPH0233721A (ja) * | 1988-07-22 | 1990-02-02 | Mitsubishi Electric Corp | 磁気ヘッド |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065559A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Ltd | 半導体メモリ |
| JPS60126861A (ja) * | 1983-12-13 | 1985-07-06 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60128657A (ja) * | 1983-12-15 | 1985-07-09 | Toshiba Corp | 半導体記憶装置 |
| JPS60136367A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60152058A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
| JPS6184053A (ja) * | 1984-10-01 | 1986-04-28 | Hitachi Ltd | 半導体装置 |
-
1985
- 1985-08-28 JP JP60190704A patent/JPH0650765B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065559A (ja) * | 1983-09-21 | 1985-04-15 | Hitachi Ltd | 半導体メモリ |
| JPS60126861A (ja) * | 1983-12-13 | 1985-07-06 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60128657A (ja) * | 1983-12-15 | 1985-07-09 | Toshiba Corp | 半導体記憶装置 |
| JPS60136367A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60152058A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
| JPS6184053A (ja) * | 1984-10-01 | 1986-04-28 | Hitachi Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258061A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | 半導体記憶装置およびその製造方法 |
| JPH0233721A (ja) * | 1988-07-22 | 1990-02-02 | Mitsubishi Electric Corp | 磁気ヘッド |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0650765B2 (ja) | 1994-06-29 |
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