KR100272655B1 - 반도체 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 에스.오 아이(이하 SOI) 기판에 형성되는 디램 소자 및 그 제조방법에 관한 것이다.
본 발명의 반도체 메모리소자는 핸들링용 실리콘 웨이퍼; 상기 실리콘 웨이퍼 상부에 형성된 베리드 절연층; 상기 베리드 절연층 상부에 형성된 전도층; 전도층 상부에 형성된 스토리지 캐패시터; 상기 스토리지 캐패시터를 포함한 전도층상에 형성되고, 상기 스토리지 캐패시터를 노출시키는 제1홀을 구비한 평탄화막과; 상기 제1홀을 포함한 평탄화막상에 형성되는 접속노드와; 상기 평탄화막 상부에 형성되는 디바이스층; 디바이스층의 소정 부분에 형성된 게이트 전극; 상기 게이트 전극 양측의 디바이스층에 형성되는 소오스, 드레인영역을 포함하며, 상기 스토리지 캐패시터는, 상기 전도층과 콘택되며 한 쌍의 스페이서가 대칭된 형태로 된 플레이트 전극과, 상기 플레이트전극과 전도층을 피복하는 유전체 막과, 상기 유전체막상에 형성되어 상기 접속노드를 통해 상기 소오스 영역과 콘택되는 스토리지 전극을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 에스.오 아이(이하 SOI : silicon on insulator) 기판내에 캐패시터가 형성되는 디램 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자 중에서, 디램은 임의의 정보를 입력하거나 또는 이미 저장되어 있는 정보를 출력할 수 있는 메모리로서 알려져 있으며, 일반적인 디램은 저장 영역으로서의 다량의 정보가 저장된 메모리 셀 어레이 부분과 외부의 시그날을 입력하거나 출력하기 위한 주변 회로 부분을 포함한다.
이러한 디램 소자는 제1도에 도시된 바와 같이, 셀 영역(C) 및 주변 영역(P)이 구분된 반도체 기판(1)상에 공지의 방식에 의하여 필드 산화막(2)이 형성된다. 이어, 반도체 기판(1) 상부에 게이트 전극(3)이 형성되고, 게이트 전극(3) 양측에 소오스, 드레인 영역(4A,4B)이 형성되어, 트랜지스터가 형성된다.
이어서, 트랜지스터가 형성된 반도체 기판(1) 상부에 제1층간 절연막(5)이 형성되고, 드레인 영역(4B)이 노출되도록 제1층간 절연막(5)이 소정부분 식각되어, 비트 라인 콘택홀(도시되지 않음)이 형성된다. 그리고 나서, 노출된 드레인 영역(4B)과 콘택되도록 비트 라인(6)이 형성된다. 비트 라인(6)이 형성된 반도체 기판(1) 상부에는 제2층간 절연막(7)이 소정 두께로 형성되고, 셀 영역의 소오스 영역(4A)만이 노출되도록 식각되어, 스토리지 노드 콘택홀(도시되지 않음)이 형성된다. 이어서, 스토리지 노드 콘택홀을 통하여, 노출된 소오스 영역(4A)과 콘택되도록 스토리지 캐패시터(8)가 형성된다. 여기서, 스토리지 캐패시터(8)은 소오스 영역(4A)과 콘택되는 스토리지 전극(8A)과 스토리지 전극(8A)의 표면을 덮는 유전체막(8B) 및 유전체막(8B) 상부에 형성되는 플레이트 전극(8C)으로 이루어진다.
이때, 주변 영역(P)에는 트랜지스터(4, 4A, 4B) 및 비트 라인(6)이 셀 영역(C)과 동시에 형성되고, 스토리지 전극(8)은 형성되지 않는다.
그러나, 상기한 종래의 디램 소자는 다음과 같은 문제점을 지닌다.
먼저, 디램 소자의 용량을 결정하는 스토리지 캐패시터(8)가 셀 영역(C)에만 형성됨에 따라, 셀 영역(C)과 주변 영역(P)간에 심한 단차가 발생된다.
부가하자면, 스토리지 캐패시터(8)의 표면적은 디램의 용량과 비례하므로, 이를 증대시키기 위한 노력이 계속되고 있다. 이에 따라, 스토리지 캐패시터의 높이가 계속적으로 증대됨으로써, 주변 영역(P)과의 단차가 크게 발생된다.
이와같이, 표면 단차가 심하게 되면, 이후에 진행되어질 금속 배선을 형성시, 소망하는 형태로 패턴을 디자인하기 어렵게 된다.
또한, 고집적 디램 소자를 형성하기 위하여는, 비트 라인 콘택홀 및 스토리지 노드 콘택홀의 직경이 미세하여야 한다. 이와같이, 미세한 콘택홀을 형성하기 위한 층간 절연막의 오버 에칭(over etching)이 수반되어야 한다.
그러나, 이러한 오버 에칭 공정으로, 소오스, 드레인 영역이 일 부분 제거되어, 디램 소자의 누설 전류를 증대시키게 된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위하여, 디램 디바이스에서 셀 영역과 주변 영역간의 단차를 제거할 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은, 반도체 메모리 소자의 접합 누설 전류 발생이 적은 반도체 메모리 소자를 제공하는 것이다.
본 발명의 또 다른 목적은, 상기와 같은 반도체 메모리 소자의 제조방법을 제공하는 것이다.
제1도는 종래의 반도체 디램 디바이스를 나타낸 단면도.
제2도는 본 발명에 따른 에스.오.아이 기판에 형성된 디램 소자를 나타낸 단면도.
제3(a)도 내지 제3(i)도는 본 발명의 에스.오.아이 기판에 디램 소자를 제조하는 방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 핸들링용 실리콘 웨이퍼 11 : 베리드 절연막
12 : 전도층 14 : 플레이트 전극
15 : 유전체막 16 : 스토리지 노드 전극
17 : 평탄화막 18 : 접속 노드
19 : 디바이스층 20 : 게이트 절연막
21 : 게이트 전극 22 : 소오스 영역
23 : 드레인 영역 24 : 층간 절연막
25 : 보조 전극
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 핸들링용 실리콘 웨이퍼; 상기 실리콘 웨이퍼 상부에 형성된 베리드 절연층; 상기 베리드 절연층 상부에 형성된 전도층; 전도층 상부에 형성된 스토리지 캐패시터; 상기 스토리지 캐패시터를 포함한 전도층상에 형성되고, 상기 스토리지 캐패시터를 노출시키는 제1홀을 구비한 평탄화막과; 상기 제1홀을 포함한 평탄화막상에 형성되는 접속노드와; 상기 평탄화막 상부에 형성되는 디바이스층; 디바이스층의 소정 부분에 형성된 게이트 전극; 상기 게이트 전극 양측의 디바이스층에 형성되는 소오스, 드레인영역을 포함하며, 상기 스토리지 캐패시터는, 상기 전도층과 콘택되며 한 쌍의 스페이서가 대칭된 형태로 된 플레이트 전극과, 상기 플레이트전극과 전도층을 피복하는 유전체막과, 상기 유전체막상에 형성되어 상기 접속노드를 통해 상기 소오스 영역과 콘택되는 스토리지 전극을 포함하는 반도체 메모리 소자를 제공하는 것을 특징으로 한다.
또한, 본 발명은 핸들링용 실리콘 웨이퍼 상에 베리드 절연막을 형성하는 단계; 상기 베리드 절연막 상에 전도층을 형성하는 단계; 상기 전도층 상의 소정 부분에 1쌍의 스페이서가 대칭된 구조를 갖는 플레이트 전극을 형성하는 단계; 상기 플레이트 전극 및 전도층 상부에 유전체막을 형성하는 단계; 상기 유전체막 상에 스토리지 노드 전극을 형성하는 단계; 상기 스토리지 노드 전극이 충분히 매립되도록 평탄화막을 형성하는 단계; 상기 스토리지 노드 전극의 소정 부분이 노출되도록 제1홀을 형성하는 단계; 상기 노출된 스토리지 노드 전극과 콘택되도록, 상기 제1홀을 포함한 평탄화막상에 접속 노드를 형성하는 단계; 전체 구조물 상부에 디바이스층을 형성하는 단계; 상기 디바이스층의 소정 부분에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양측 디바이스층에 소오스, 드레인 영역을 형성하는데, 상기 소오스 영역은 상기 접속 노드와 콘택되도록 형성하는 단계를 포함하는 반도체 메모리 소자의 제조방법을 제공하는 것을 특징으로 한다.
본 발명에 의하면, 반도체 디램 디바이스의 스토리지 캐패시터를 SOI 기판내에 형성하여, 기판 상부에서 셀 영역과 주변 영역간의 단차를 줄인다.
또한, 소오스, 드레인 영역이 노출되도록 하는 콘택홀 형성 공정이 배제되므로, 소오스, 드레인 영역이 식각됨에 의한 접합 누설 전류가 발생되지 않는다.
[실시예]
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 제2도는 본 발명에 따른 디램 디바이스를 설명하기 위한 단면도이고, 제3(a)도 내지 제3(i)도는 본 발명의 SOI 기판에서의 디램 디바이스의 제조방법을 설명하기 위한 것이다.
본 발명에서는 디램 소자를, 완벽한 소자 분리를 이루며 펀치 스루(punch-through) 특성이 우수한 SOI 기판에 형성한다. 더불어, 디램 소자의 스토리지 캐패시터를 SOI 기판내에 형성하여, 셀 영역와 주변 영역의 단차를 줄이도록 한다.
먼저, 제2도를 참조하여, 본 발명에 따른 디램 소자의 구성을 설명한다.
도면을 참조하여, 핸들링용 실리콘 웨이퍼(10) 상부에 베리드 절연층(11)이 형성되어 있고, 베리드 절연층(11) 상부에는 전도층(12)이 형성되어 있다. 이때, 전도층(12)은 P(인) 원자가 도핑된 폴리실리콘막이다.
이 전도층(12) 상부에는 평탄화막(17)이 형성되어 있으며, 평탄화막(17) 상부에 형성되는 디바이스층(19)이 형성되어 있다. 이때, 평탄화막(17)은 BPSG막으로 형성함이 바람직하고, 디바이스층은 P 타입의 불순물이 도핑된 폴리실리콘막이다.
디바이스층(19) 상부의 소정 부분에는 게이트 전극(21)이 형성되어 있고, 게이트 전극(21) 양측의 디바이스층(19)에는 N타입의 소오스, 드레인 영역(22, 23)이 형성되어 있다.
이때, 평탄화막(17)내 전도층(12)과 콘택되는 스페이서 형태로 된 플레이트 전극(14)과, 플레이트 전극(14) 및 전도층(12)을 덮는 유전체막(15) 및 유전체막(15)의 소정 부분을 덮으며, 소오스 영역(22)과 접속노드(18)를 통해 콘택되는 스토리지 노드 전극(16)을 포함하는 스토리지 노드 캐패시터가 형성되어 있다.
디바이스층(19) 상부에는 층간 절연막(24)이 형성되어 있으며, 캐패시터의 용량을 개선시키기 위한 보조 전극(25)는 층간 절연막(24), 디바이스층(19) 및 평탄화막(17)을 통하여 전도층(12)과 콘택된다. 이때, 보조 전극(25)은 디바이스층(19)과 전기적으로 절연되도록 한다.
이하, 본 발명의 제조방법에 대하여 자세히 설명하도록 한다.
제3(a)도를 참조하여, 핸들링용 실리콘 웨이퍼(10) 상부에 베리드 절연층(11)이 공지된 산화막 증착방식에 의하여 형성되고, 베리드 절연층(11) 상부에, 전도층(12)이 소정 두께로 증착된다. 이때, 전도층(12)은 P(인) 원자가 도핑된 폴리실리콘막이거나, 폴리실리콘막에 불순물이 이온 주입된 막이다. 그후, 전도층(12) 표면에 P2O5막 또는 P2O5-실리콘 글래스 물질이 형성될 수 있으므로, 디글래이즈(deglaze) 공정을 실시한다.
그리고나서, 제3(b)도에 도시된 바와 같이, 전도층(12)상부에 PSG(phosphorus silica glass)막(13)이 증착되고, 소정의 온도에서 플로우시킨다. 그후, PSG막(13)은 전도층(12)의 소정 부분이 노출되도록 패터닝된후, 결과물 상부에는 불순물이 도정된 폴리실리콘막이 증착된다. 이어, 이 도핑된 폴리실리콘막은 패터닝된 PSG막(13) 표면이 노출될때까지 블랭킷 식각하여, 패터닝된 PSG막(13) 양측벽이 스페이서(14)가 형성된다. 여기서, 이 스페이서(14)는 본 발명의 디램에서 상기 전도층(12)과 함께 스토리지 캐패시터의 플레이트 전극이 된다.
그런다음, 제3(c)도에서와 같이, PSG막(13)은 이방성 블랭킷 식각 또는 습식 식각 방식에 의하여 제거되어, 전도층(12) 상부에는 스페이서들(14)만이 남게 된다.
그리고나서, 제3(d)도에서와 같이, 전도층(12) 및 스페이서(14) 표면에는 유전체막(15) 예를들어, ONO(oxide-nitride-oxide)막, BaTiO3등의 유전체막이 피복된다. 이어, 유전체막(15) 상부에는 도핑된 폴리실리콘막이 증착되고, 소정 부분 패터닝되어, 스토리지 노드 전극(16)이 형성된다. 따라서, 베리드 절연층(11) 상부에는 플레이트전극(14), 유전체막(15) 및 스토리지노드 전극(16)으로 이루어진 캐패시터가 형성된다.
제3(e)도를 참조하여, 스토리지 캐패시터가 형성된 전도층(12) 상부에 평탄화막(17) 예를들어, BPSG(boro-phosphorus silicate glass)이 소정 두께로 증착된 다음, 소정 온도에서 열처리되어 평탄한 표면을 갖도록 플로우된다. 이때, 열처리에 의한 플로우 공정대신, 상기 스토리지 캐패시터가 충분히 매립되도록 증착된후, 화학적 기계적 연마 공정에 의하여, 결과물이 평탄한 표면을 갖도록 한다. 그런다음, 평탄화막(17)은 스토리지 캐패시터의 스토리지 노드 전극(16)의 소정 부분이 노출되도록 식각되어, 제1홀(H1)이 형성된다.
그리고 나서, 제3(f)도에 도시된 바와 같이, 노출된 스토리지 노드 전극(16)과 콘택되도록 도핑된 폴리실리콘막이 증착되고, 스토리지 캐패시터 상부 영역에만 존재하도록 패터닝되어, 접속 노드(18)가 형성된다. 여기서, 접속 노드(18)는 스토리지 노드 전극(16)과, 이후에 형성될 모스 트랜지스터의 접합영역을 연결시키는 접속 경로이다. 그후, 평탄화막(17) 상부에 모스 트랜지스터가 형성될 디바이스층(19) 예를들어, 불순물이 도핑되지 않은 폴리실리콘막이 형성된다.
이어서, 제3(g)도에 도시된 바와 같이, 접속 노드(18) 상부의 디바이스층(19)만이 가려지도록 마스크 패턴(도시되지 않음)이 형성되고, 노출된 디바이스층(19)에 P타입의 불순물 예를들어, 보론 이온이 이온 주입된다. 이때, 디바이스층(19)에 P타입의 불순물이 주입되는 것은, 이후 디바이스층(19)에 N 모스 트랜지스터를 형성하기 위함이다. 그리고 나서, 마스크 패턴은 공지의 방식으로 제거되고, 반도체층(19) 표면에는 게이트 산화막(20)이 공지의 열산화 방식으로 형성된다. 그후, 게이트 산화막(20) 상부에 도핑된 폴리실리콘막이 증착된다음, 도핑된 폴리실리콘막과 게이트 산화막이 소정 부분 패터닝되어, 게이트 전극(21)이 형성된다. 이때, 게이트 전극(21)은 그것의 일측 하단에 접속노드(18)가 위치되도록 패터닝됨이 바람직하다. 그후, 게이트 전극(21) 양측부분이 노출되도록 마스크 패턴(도시되지 않음)이 형성되고, 노출된 부분에 N타입의 불순물이 이온 주입되어, 소오스, 드레인 영역(22,23)이 형성된다. 이때, 소오스 영역(22)은 접속 노드(18) 상에 위치되도록 형성된다.
그후, 제3(h)도에 도시된 바와 같이, 디바이스층(19) 상부에 층간 절연막(24)이 형성된다. 이때, 층간 절연막(24)은 BPSG막과 같은 평탄화막일 수 있다. 그리고나서, 전도층(12)의 소정 부분이 노출되도록 패터닝되어, 제2홀(H2)을 형성한다.
그다음으로, 제3(i)도에서와 같이, 노출된 전도층(12)과 콘택되도록 도핑된 폴리실리콘으로 된 보조 전극(25)이 형성된다. 이때, 디바이스층(19)과 보조 전극(25)과의 완전한 절연을 도모하기 위하여, 제2홀(H2) 내측벽에 산화막 스페이서를 형성한다음, 보조 전극(25)을 형성할 수 있다. 여기서, 보조 전극(25)은 디바이스층(19) 하부의 캐패시터의 저장 능력을 향상시키기 위하여, 포지티브 전압을 인가하기 위하여 형성된다.
그후, 공정에 대하여는 도시되지 않았지만, 공지의 디램 형성방식과 같이, 비트 라인을 형성하는 공정, 금속 배선을 형성하는 공정을 진행하여, 디램 디바이스를 완성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 반도체 디램 디바이스를 SOI 기판에 형성하고, 디램의 스토리지 노드 캐패시터를 디바이스층과 베리드 절연층 사이에 형성하여, 표면 상부로 돌출되는 부분을 제거한다.
따라서, 스토리지 노드 캐패시터로 인한 셀 영역과 주변 영역간의 단차를 줄일 수 있다.
또한, 소오스, 드레인 영역이 노출되도록 하는 콘택홀 형성 공정이 배제되므로, 소오스, 드레인 영역이 식각됨에 의한 접합 누설 전류가 발생되지 않는다.
따라서, 디램 소자의 누설 전류가 발생되지 않는다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (18)
- 핸들링용 실리콘 웨이퍼; 상기 실리콘 웨이퍼 상부에 형성된 베리드 절연층; 상기 베리드 절연층 상부에 형성된 전도층; 전도층 상부에 형성된 스토리지 캐패시터; 상기 스토리지 캐패시터를 포함한 전도층상에 형성되고, 상기 스토리지 캐패시터를 노출시키는 제1홀을 구비한 평탄화막과; 상기 제1홀을 포함한 평탄화막상에 형성되는 접속노드와; 상기 평탄화막 상부에 형성되는 디바이스층; 디바이스층의 소정 부분에 형성된 게이트 전극; 상기 게이트 전극 양측의 디바이스층에 형성되는 소오스, 드레인영역을 포함하며, 상기 스토리지 캐패시터는, 상기 전도층과 콘택되며 한 쌍의 스페이서가 대칭된 형태로 된 플레이트 전극과, 상기 플레이트전극과 전도층을 피복하는 유전체 막과, 상기 유전체막상에 형성되어 상기 접속노드를 통해 상기 소오스 영역과 콘택되는 스토리지 전극을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 상기 디바이스층 상부에 형성되는 층간 절연막과; 층간 절연막, 반도체층 및 상기 평탄화막 내에 형성되는 제2홀과; 상기 제2홀을 포함한 층간 절연막상에 상기 전도층과 콘택되도록 형성되어 상기 캐패시터의 캐패시턴스를 증가시키기 위한 보조 전극을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
- 제2항에 있어서, 상기 층간 절연막은 BPSG막인 것을 특징으로 하는 반도체 메모리 소자.
- 제2항에 있어서, 상기 보조 전극은 전도성을 띠는 폴리실리콘 막으로 된 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 상기 접속 노드는 전도성을 띠는 폴리실리콘막으로 된 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 상기 전도층은, 전도성을 띠는 폴리실리콘막인 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 상기 디바이스층은 P타입 불순물이 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체 메모리 소자.
- 제7항에 있어서, 상기 소오스 드레인영역은, N타입 불순물 영역인 것을 특징으로 하는 반도체 메모리 소자.
- 제1항에 있어서, 상기 스토리지 노드 전극과 플레이트 전극은 전도성을 띠는 폴리실리콘막인 것을 특징으로 하는 반도체 메모리 소자.
- 핸들링용 실리콘 웨이퍼 상에 베리드 절연막을 형성하는 단계; 상기 베리드 절연막 상에 전도층을 형성하는 단계; 상기 전도층 상의 소정 부분에 1쌍의 스페이서가 대칭된 구조를 갖는 플레이트 전극을 형성하는 단계; 상기 플레이트 전극 및 전도층 상부에 유전체 막을 형성하는 단계; 상기 유전체막 상에 스토리지 노드 전극을 형성하는 단계; 상기 스토리지 노드 전극이 충분히 매립되도록 평탄화막을 형성하는 단계; 상기 스토리지 노드 전극의 소정 부분이 노출되도록 제1홀을 형성하는 단계; 상기 노출된 스토리지 노드 전극과 콘택되도록, 상기 제1홀을 포함한 평탄화막상에 접속 노드를 형성하는 단계; 전체 구조물 상부에 디바이스층을 형성하는 단계; 상기 디바이스층의 소정 부분에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양측 디바이스층에 소오스, 드레인 영역을 형성하는데, 상기 소오스 영역은 상기 접속 노드와 콘택되도록 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제10항에 있어서, 상기 소오스, 드레인 영역을 형성하는 단계 이후에, 상기 디바이스층 상에 층간 절연막을 형성하는 단계; 상기 전도층의 소정부분이 노출되도록 층간 절연막, 상기 디바이스층, 평탄화막 및 유전체 막을 식각하여, 제2홀을 형성하는 단계; 상기 제2홀을 포함한 층간 절연막상에 상기 전도층과 콘택되는 보조 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제10항에 있어서, 상기 전도층은, 전도성을 띠는 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 메모리 디바이스의 제조방법.
- 제10항에 있어서, 상기 플레이트 전극을 형성하는 단계는, 전도층 상부에 소정 패턴을 형성하는 단계; 상기 패턴 양측에 전도성 스페이서를 형성하는 단계; 상기 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제13항에 있어서, 상기 스페이서는 전도성을 띠는 폴리실리콘막으로 된 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제10항에 있어서, 상기 디바이스층은 P타입 불순물이 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제15항에 있어서, 상기 소오스, 드레인 영역은, N타입 불순물을 이온 주입하여 형성된 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제10항에 있어서, 상기 평탄화막을 형성하는 단계는, BPSG막을 증착하는 단계; 상기 BPSG막을 소정 온도에서 플로우시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제11항에 있어서, 상기 층간 절연막을 형성하는 단계는, BPSG막을 증착하는 단계; 상기 BPSG막을 소정 온도에서 플로우시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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| KR1019970027395A KR100272655B1 (ko) | 1997-06-25 | 1997-06-25 | 반도체 메모리 소자 및 그 제조방법 |
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Citations (1)
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-
1997
- 1997-06-25 KR KR1019970027395A patent/KR100272655B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04237166A (ja) * | 1991-01-21 | 1992-08-25 | Sony Corp | 半導体集積回路装置 |
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| Publication number | Publication date |
|---|---|
| KR19990003514A (ko) | 1999-01-15 |
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