JPS60113461A

JPS60113461A - 半導体装置の製造方法

Info

Publication number: JPS60113461A
Application number: JP58220520A
Authority: JP
Inventors: Akio Kita; 北　明夫
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1983-11-25
Filing date: 1983-11-25
Publication date: 1985-06-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）この発明は半導体装置の製造方法、特に、高集積化が可
能な１トランジスタ・１キヤパシタ型のＭＯＳダイナミ
ックメモリ素子の製造方法に関するものである。

（従来技術）従来、１トランジスタＩ＋１キヤパシタ型のダイナミッ
クメモリは、高集積化が可能なため、ダイナミックメモ
リとして広く用いられているが、さらに高集積化を図る
上で次のような問題点があった。

■　高集積化に伴いセル面積が減少しキャパシタ面積も
減少するため、充分なノイズマージンを得るには、キャ
パシタ容量が減少しないようにキャパシタ酸化膜を薄く
する必要がおるが、薄くすると製造歩留りが低下する。

■　キャパシタを導体電極−誘電体一半導体基板で構成
されるＭＯＳキャ／ＩＰシタで形成しているため、基板
中に入射したα線により発生した電荷でメモリセルの内
容が変化してしまういわゆるンフトエラーと呼はれる現
象がめり、素子の信頼性に対して問題がある。

（発明の目的）この発明は上記の点に鑑みなされたもので、その目的は
、単位面積当りのキャパシタ容ｔを増大させ、かつ耐α
線量の大きなダイナミックメモリ素子を得ることのでき
る半導体装置の製造方法を提供することにある。

（発明の概要）この発明の要点は、半導体基板中に埋め込まれた素子間
分離用絶縁体中に溝を堀り、その側面および底面を利用
して導体電極−誘電体−導体電極から構成されるキャパ
シタを製造することにある。

（実施例）以下この発明の一実施例を図面を参照して説明するが、
その前に、この発明の一実施例によシ製造されたダイナ
ミックメモリ素子の構造について第１図および第２図を
参照して説明しておく。第１図はダイナミックメモリ素
子の平面図、第２図は第１図の■−■線における断面図
である。これらの図において、１は半導体基板としての
Ｐ型シリコン基板で、その表面側には、第１の溝２を堀
って累子間分離用絶縁体としての酸化膜３が埋め込まれ
る。また、この酸化膜３下の基板部には、反転防止用の
Ｐ型チャンネルストップ層４が形成される。前記酸化膜
３中には第２の溝５が形成される。そして、この第２の
溝５の内部には、その溝５の底面および側面にポリシリ
コンからなる第１の電極６全形成した後、この第１の電
極６上に窒化シリコン膜からなる誘電体７全形成し、さ
らにこの誘電体７土にポリシリコンからなる第２の電極
８會形成することにより、キャパシタが埋め込まれる。

このキャパシタの前記第１の電極６は、酸化膜３と隣接
する基板表面上に延出される。そして、前記隣接部の基
板部分に形成されたＮ拡散層９に第１の電極６が接続さ
れる。Ｐ型シリコン基板１には、前記Ｎ＋拡散層９の外
、この拡散層９から酸化膜３と反対方向に所定距離離間
して！拡散層１０が形成される。また、これら一対の！
拡散層９，１０相互間の基板表面上には、ゲート酸化膜
１１とゲート電極１２が積層形成される。

すなわち、シリコン基板１には、前記ゲート酸化膜１１
とゲート電極１２を有し、かつ前記Ｎ＋拡散層９．１０
’にソース・ドレインとするトランスファゲートトラン
ジスタ（ＭＯＳ）ランジスタ）が形成される。また、シ
リコン基板１上には、前記キャノ９シタ部においてはそ
のキャパシタの第２の電極８上に位置して酸化膜１３お
よびアドレス線１４が積層形成される。このアドレス線
１４は、前記トランスファゲートトランジスタのゲート
電極１２と共にポリシリコンで形成される。そして、ゲ
ート電＠１１２にアドレス線１４が接続される。

これらアドレス線１４およびゲート電極１２などを覆う
ようにシリコン基板１上の全面には絶縁膜１５が形成さ
れる。そして、この絶縁膜１５上にはアルミからなるビ
ット線１６が形成され、さら罠保護膜１７が形成される
。なお、ビット線１６は、前記絶縁膜１５に形成された
コンタクトホール１８を介して１拡散層１０に接続され
る。また、前記キャノ９シタの第２の電極８は接地電位
に接続される。

第３図は上記のようなダイナミックメモリ素子１個につ
いての電気的な等何回路であり、ＣＩはキャパシタ、Ｔ
ｌハトランスファゲートトランジスタである。

次に、上述したダイナミックメモリ素子の製造方法（こ
の発明の一実施例）について第４図を参照して説明する
。

まず、例えば不純物濃度１×１０〜１×１０ｃｒｎのＰ
型シリコン基板１上に、その基板の素子間分離領域とな
るべき場所に開口部を有するレジストパターンを形成す
る。次に、そのレジストをマスクとして、例えばＣＢｒ
Ｆ５ガスを用いた反応性イオンエツチング装置によυシ
リコン基板１のエツチングを行うことにより、このシリ
コン基板１の素子間分離領域に深さ２μｍの第１の溝２
を形成する。さらに、レジストをマスクとしてボロン（
Ｂ）をドーズｔ５Ｘ１０１２ないし５　Ｘ　１０”’ｔ
ｏｎｓ／ｍ２でイオン打込みすることにより、第１の溝
２底部の基板部にＰ型チャンネルトップ層４を形成する
。

（第４図（Ａ）参照）次に、前記レジスト全除去した後、スパッタ法により酸
化膜（ＳｉＯａ）３を全面に被着させ第１の溝２を埋め
る。その上にポリイミド系の樹脂２１を２〜１０μｍ塗
布する。この際、樹脂の粘性のため、表面はほぼ平坦と
なる。（第４図（Ｂ）参照）しかる後、酸素を混入した
フレオン系ガスを用いた反応性イオンエツチング装置に
より樹脂２１および酸化膜３をエツチングすることによ
り、酸化膜３を素子間分離用絶縁体として第１の溝２中
にのみ残し、基板表面を平坦化する（第４図（Ｃ）参照
）。

次に、残存酸化膜３中にキャパシタを埋め込ｔｒ第２の
溝を形成するため、その溝形成部において開口部を有す
るレジストパターンを基板１および酸化膜３上に形成す
る。そして、そのレジストパターンとして、フロン系ガ
スを用いた反応性イオンエツチング装置によりエツチン
グを行うことによυ、酸化膜３に深き１．５μｍの第２
の溝５全堀る。（第４図（Ｄ）参照）しかる後、熱酸化により、露出しているシリコン基板１
表面に１００ないし５００Ａの酸化膜２２を形成する。

この酸化膜２２は、後の工程で形成する第１層ポリシリ
コンから基板１への不純物の拡散をマスクする。（第４
図（Ｅ）参照）次に、酸化膜２２の一部、すなわち、酸
化膜２２の、素子間分離用絶縁体としての酸化膜３と隣
接する部分を除去する（第４図（Ｆ）参照）次に、全面
に、例えばリン（Ｐ）、ヒ素（Ａｓ）のような不純物を
高濃度に含む第１層ポリシリコンを減圧ＣＶＤ法（化学
的気相成長法）により堆積させ、そのポリシリコンをホ
トリソグラフィ技術により、−ｅターニングし、マスク
に用いていた酸化膜２２を除去する。これにより、第１
層ポリシリコンからなるキャノ９シタの第１の霜；極６
が、第２の溝５の側面および底面さらには酸化膜３と隣
接する基板表面上に延出して形成される。また、勿論、
酸化膜２２が除去される。（第４図（Ｇ）〕しかる後、
キャパシタの誘電体となる窒化シリコン膜を減圧ＣＶＤ
法によす２００ないし３００Ａ厚に堆積させる。そして
、窒化膜のリーク電流を減らす目的で、８５０ないし９
５０℃のウェット酸素雰囲気において、窒化膜の表面に
２０ないし４０Ａ厚の酸化膜をつける。続いて、例えば
リンＣＰ）やヒ素（Ａ８）ｋ高濃度に含んだ第２層ポリ
シリコンを減圧ＣＶＤ法により全面に堆積させるこの際
、第２の＃５が完全に埋まるように膜厚を設定すること
により平坦な表面が得られる。しかる後、ホトリソグラ
フィ技術によジ、第２層ポリシリコンをノ９ターニング
し、さらにその残存ポリシリコン全マスクとして窒化シ
リコン膜をエツチングする。これにより、キャパシタの
第１の電極６上に、窒化シリコン膜からなる同キャパシ
タの誘電体７が形成され、さらにこの誘電体７上に、第
２励ポリシリコンからなる同キャパシタの第２の電極８
が形成される。（第４図（Ｈ）参照）その後、９５０℃
の酸素雰囲気で酸化を行うことにより、全面に酸化膜を
形成する。この酸化膜は、単結晶のシリコン基板１上で
３００ないし５００Ｘ厚とする。続いて、全面にモリブ
テンシリサイドをスパッタ法によジ３０００Ａ厚に被着
させる。そして、そのモリブデンシリサイドをホトリソ
グラフィ技術によＦ）　ｉ＋ターニングすることにより
、そのモリブデンシリサイドからなるトランスファゲー
トトランジスタ（ＭＯＳ）ランジスタ）のゲート電極１
２とアドレス線１４をそれぞれ所定位置に形成する。さ
らに、それらゲート電極１２とアドレス線１４をマスク
として前記酸化膜をパターニングすることにより、その
酸化膜からなる前記トランスファゲートトランジスタの
ゲート酸化膜１１とアドレス線１４下の絶縁用酸化膜１
３を形成する。なお、前記アドレス線１４は、前記ゲー
ト電極１２に接続されるようにｔ９ターニングされる。

（第４図（Ｉ）参照）しかる後、ゲート電極１２をマスクとして自己整合的に
ヒ素（Ａｓ）’に基板１にイオン打込みすることにより
、この基板１に、トランスファゲートトランジスタのン
ース・ドレインとしての？拡散層９．１０’ｅ形成する
。ここで、素子間分離用絶縁体としての酸化膜３側に位
置する一方の１“拡散層９は、前記キャパシタの第１の
電極６に接続される。（第４図（Ｉ）参照）次に、例えばＰＳＧ（リンシリカガラス）をＣＶＤ法に
より被着して絶縁膜１５を全面に形成し、この絶縁膜１
５には１−拡散層１０上においてコンタクトホール１８
をホトリングラフィ技術により形成する。しかる後、シ
リコンを１ないし２％含有したアルミニウムのスノ千ツ
タトノヤターニング全行うことにより、前記コンタクト
ホール１８を介して前記１−拡散層１０に接続されるビ
ット線１６を前記アルミニウムにより前記絶縁膜１５上
に形成する。（第４図（Ｊ）参照）最後に、保護膜を全面に形成する。以上により、第１図
および第２図に示したダイナミックメモリ素子が完成す
る。

なお、す、上は、Ｐ型シリコン基板１を用いたＮチャン
ネルプロセスであるが、Ｎ型基板あるいは絶縁基板中に
設けられたＰウェル中にメモリ素子を形成することも可
能であり、さらには、不純物の極性および電源極性をす
べて反転させることにより、素子’ｋＰチャンネルプロ
セスで構成することもできる。

また、アドレス線１４としてモリブデンシリサイドを用
いているが、他の高融点メタルシリサイドや、シリサイ
ドの下にポリシリコンを敷くいわゆるポリサイド構造で
もよく、アドレス線の抵抗を下げる工夫をすればポリシ
リコンでもよい。

さらに、誘電体７としては、窒化シリコンの他に二酸化
シリコンや、リーク電流の小さな高誘電体を使用しても
よい。

（発明の効果）以上説明したようにこの発明の牛導体装置の製造方法に
おいては、素子間分離用絶縁体中に洛を堀って、その溝
の側面および底面全利用してキャパシタを製造する。し
たがって、キャパシタの単位面積当ジの容量を、平面構
造に比べ犬きくとれ、キャノ母シタ面積全減少できる。

また、キャパシタはＭＯ８型構造ではなく、導体電極−
銹電体一導体電極構造を使用しているため、ＭＯＳ型で
問題となる界面準位など全考慮する必要がなく、高誘電
体である窒化シリコンなどを用いることができる。それ
ゆえ、キヤ・ぐシタの単位面積当りの容量がより増大し
、一層キャノクシタ面積を減少できる。

さらに、キャパシタが厚い酸化膜中に形成されるため、
α線によって生じたキャリアが基板からキャパシタに流
入しなくなり、耐α線強度が向上する。

【図面の簡単な説明】

第１図および第２図はこの発明の一実施例により製造さ
れたダイナミックメモリ素子を示し、第１図は平面図、
第２図は第１図の■−１１線における断面図、第３図は
上記ダイナミック／モリ素子１個についての電気的な等
価回路図、第４図はこの発明の牛導体装置の製造方法の
一実施例を示す断面図である。１・・・Ｐ型シリコン基板、２・・・第１の溝、３・・
・酸化膜、５・・・第２の溝、６・・・第１の電極、７
・・・導電体、８・・・第２の電極、９，１０・・・Ｎ
十拡散層、１１・・・ゲート酸化膜、１２・・・ゲート
電極、ＣＩ・・・キャノ（シタ、　Ｔ＋・・・トランス
ファゲートトランジスタ。特許出願人　沖電気工業株式会社１、．１．ｊ（Ａ）第３図（Ｃ） □ 第４図（（

Claims

【特許請求の範囲】

半導体基板表面に第１の溝を掘る工程と、その第１の溝
に素子間分離用絶縁体を埋め込み基板表面を平坦にする
工程と、前記絶縁体中に第２の溝を掘る工程と、そのｍ
２の溝中に第１の電極および誘電体および第２の電極を
順次埋め込む工程と、前記基板にＭＯＳ）ランジスタを
形成する工程とを具備することを特徴とする半導体装置
の製造方法。