JP3932443B2 - 半導体素子 - Google Patents
半導体素子 Download PDFInfo
- Publication number
- JP3932443B2 JP3932443B2 JP24042899A JP24042899A JP3932443B2 JP 3932443 B2 JP3932443 B2 JP 3932443B2 JP 24042899 A JP24042899 A JP 24042899A JP 24042899 A JP24042899 A JP 24042899A JP 3932443 B2 JP3932443 B2 JP 3932443B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate electrode
- oxide film
- source
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 76
- 239000010410 layer Substances 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 description 11
- 230000010354 integration Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子に関し、特に低電圧の特性を持つと同時に、集積度の面でも優れる半導体素子に関する。
【０００２】
【従来の技術】
近年、半導体素子の高集積化、高速化及び低電圧化の進行に伴い、バルクシリコンからなるシリコン基板の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体素子が注目されている。前記ＳＯＩ基板は、支持手段のベース層、前記ベース層の上に配置された埋め込み酸化膜、及び前記埋め込み酸化膜の上に配置されて活性領域を提供する半導体層の積層構造からなる。
【０００３】
かかるＳＯＩ基板に集積された半導体素子（以下、ＳＯＩ素子という）は、シリコン基板に集積された通常の半導体素子に比べて、小さな接合容量（Ｊｕｎｃｔｉｏｎ Ｃａｐａｃｉｔａｎｃｅ）による高速化、低いしきい電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）による低電圧化、及び完全な素子分離によるラッチ−アップ（ｌａｔｃｈ−ｕｐ）の除去などの利点を持つ。
【０００４】
一方、携帯用電子製品の需要の急増に伴い、素子の大きさと共に供給電圧の減少も要求されている。現在、低電圧素子を得るために広く利用される方法は、トランジスタのしきい電圧を下げるものである。前記しきい電圧を下げるための一例として、一つの素子に二つのトランジスタを備えた構造が挙げられる。ここで、二つのトランジスタは主トランジスタと前記主トランジスタに連結した補助トランジスタとからなる。
【０００５】
ところで、シリコン基板に前記構造で低電圧素子を実現する場合、しきい電圧の減少は得ることができるが、リーク電流の増加を招くという問題点がある。よって、シリコン基板に低電圧素子を具現するのには限界がある。
【０００６】
しかし、ＳＯＩ基板に前記構造で低電圧素子を実現する場合、前述したように、ＳＯＩ基板に集積されたＳＯＩ素子は、基本的に低いしきい電圧及び少ないリーク電流の特性を有するため、小型及び低電圧を要求する携帯用電子製品の製造に適している。
【０００７】
【発明が解決しようとする課題】
しかしながら、前述したように、二つのトランジスタを備えた半導体素子は、二つのトランジスタに対するそれぞれの活性領域を必要とすることから、集積度の面で問題がある。
【０００８】
よって、本発明の目的は、低電圧特性を有すると同時に、集積度の面でも優れる半導体素子を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、本発明の半導体素子は、支持手段のベース層、埋め込み酸化膜及び活性領域を提供する半導体層の積層構造からなるＳＯＩ基板と、前記埋め込み酸化膜上に形成された第１及び第２トランジスタを含む半導体素子において、前記第１及び第２トランジスタは積層構造で形成され、一つのゲート電極を共有し、前記第２トランジスタのドレイン領域は前記ゲート電極と電気的に連結し、前記第２トランジスタのソース領域は、前記第１トランジスタの活性領域と電気的に連結することを特徴とする。
【００１０】
また、前記他の目的を達成するために、本発明の半導体素子は、支持手段のベース層、埋め込み酸化膜及び活性領域を提供する半導体層の積層構造からなるＳＯＩ基板、前記半導体層の活性領域上に形成された第１ゲート酸化膜と、前記第１ゲート酸化膜上に形成されたゲート電極と、前記ゲート電極両側の前記半導体層内にそれぞれ形成されたソース及びドレイン領域とを含む第１トランジスタ、前記第１トランジスタとゲート電極を共有し、前記ゲート電極の上に形成された第２ゲート酸化膜と、前記第２ゲート酸化膜の上に形成された半導体膜パターンと、前記ゲート電極両側の前記半導体膜パターン内にそれぞれ形成されたソース及びドレイン領域とを含む第２トランジスタ、 前記第１及び第２トランジスタを覆うように、前記ＳＯＩ基板の上に形成された層間絶縁膜、前記第１トランジスタのソース及びドレイン領域とそれぞれコンタクトされるソース及びドレイン電極、前記ゲート電極と前記第２トランジスタのドレイン領域を電気的に連結させる第１金属配線、及び、前記第１トランジスタの活性領域と前記第２トランジスタのソース領域を電気的に連結させる第２金属配線を含むことを特徴とする。
【００１１】
本発明の前記目的と新規な特徴を、本明細書の記述及び添付図面から明らかにする。
【００１２】
【発明の実施の形態】
以下、添付図面に基づき、本発明の好適実施例を詳細に説明する。図１は本発明にかかる半導体素子のレイアウト図である。図において、１１は活性領域、１４ａは第１及び第２トランジスタに共有されるゲート電極、１６、１８は第１トランジスタのソース及びドレイン領域、２６は第２トランジスタのソース領域、３２ａ、３４ａは第１トランジスタのソース及びドレイン領域のコンタクト、４０ａはゲート電極のコンタクト、４２ａは第２トランジスタのソース領域のコンタクト、４２ｂは活性領域のコンタクトである。
【００１３】
同図に示すように、本発明の半導体素子は一つの活性領域１１上に積層された第１及び第２トランジスタを含む。前記第１及び第２トランジスタは一つのゲート電極１４ａを共有する。そして、前記ゲート電極１４ａは第１トランジスタのソース及びドレイン領域１６、１８と直交するように配置される。
【００１４】
図２は本発明にかかる半導体素子の斜視図である。同図に示すように、本発明の半導体素子は、支持手段のベース層１、埋め込み酸化膜２及び活性領域を提供する半導体層３の積層構造からなるＳＯＩ基板１０と、前記半導体層３の活性領域１１上に形成された第１及び第２トランジスタ１００、２００とを含む。ここで、前記半導体層３の活性領域１１はフィールド酸化膜（図示せず）により限定される。
【００１５】
前記第１及び第２トランジスタ１００、２００は一つの活性領域１１上に積層構造で形成される。前記第１及び第２トランジスタ１００、２００は一つのゲート電極１４ａを共有する。前記第１トランジスタ１００は、前記ゲート電極１４ａと、前記ゲート電極１４ａの下に形成された第１ゲート酸化膜１２ａと、前記ゲート電極１２ａ両側の半導体層３部分内に形成された第１のソース及びドレイン領域１６、１８とを含んでなり、前記第２トランジスタ２００は、前記ゲート電極１４ａと、前記ゲート電極１４ａの上に形成された第２ゲート酸化膜２２ａと、前記第２ゲート酸化膜２２ａの上に形成された第２のソース及びドレイン領域２６、２８とを含んでなる。
【００１６】
ソース及びドレイン電極１７、１９は第１トランジスタ１００の第１のソース及びドレイン領域１６、１８とそれぞれコンタクトされる。第１金属配線４０は第１及び第２トランジスタ１００、２００に共有されるゲート電極１４ａと前記第２トランジスタのドレイン領域２８が電気的に連結するように形成される。第２金属配線４２は活性領域１１と第２トランジスタ２００のソース領域２６の間が電気的に連結するように形成される。
【００１７】
図３は前述した本発明の半導体素子の回路図である。同図に示すように、本発明にかかる半導体素子は、主トランジスタの第１トランジスタ１００と補助トランジスタとしての第２トランジスタ２００とを含み、一つの活性領域を共有する。前記第１及び第２トランジスタ１００、２００のゲート電極Ｇ１、Ｇ２は互いに連結し、第２トランジスタ２００のゲート電極Ｇ２とドレイン領域Ｄ２は互いに連結する。従って、前記第１及び第２トランジスタ１００、２００のゲート電極Ｇ１、Ｇ２及びドレイン電極Ｄ２には同一電圧が印加される。また、前記第２トランジスタ２００のソース電極Ｓ２は第１トランジスタ１００のボディとコンタクトされる。
【００１８】
かかる本発明の半導体素子において、主トランジスタの第１トランジスタ１００のチャンネル領域でのボディ電荷（Ｂｏｄｙ Ｃｈａｒｇｅ）は補助トランジスタの第２トランジスタ２００の正バイアスによって減少される。前記ボディ電荷の減少は活性領域の表面にチャンネル領域を発生させるためにゲート電極に加わる電圧が減少することを意味する。このため、主トランジスタの第１トランジスタ１００のしきい電圧は減少することになる。
【００１９】
また、本発明の半導体素子において、第２トランジスタ２００によって第１トランジスタ１００のボディに印加された正バイアスは、前記第１トランジスタ１００のゲート電極Ｇ１に印加されるべき電界が一般のトランジスタ構造でより減少されるように誘導するため、前記第１トランジスタ１００での移動度は増加することになる。
【００２０】
しかも、本発明の半導体素子において、第２トランジスタ２００のターン−オン（Ｔｕｒｎ−Ｏｎ）前には第１トランジスタ１００のボディに正バイアスが印加されないため、一般のトランジスタ構造に比べて少ないリーク電流特性を持つことになる。
【００２１】
従って、本発明の半導体素子は、低いしきい電圧及び少ないリーク電流の特性を有し、特に、二つのトランジスタが一つの活性領域の上に形成されるため、集積度の面でも従来のものに比べて非常に優れる。
【００２２】
図４乃至図１１は本発明の半導体素子を製造する方法を説明するための各工程別断面図である。尚、図４乃至図８及び図１０は図１のＡ−Ａ′線に沿って切断して示す工程断面図で、図９及び図１１は図８及び図１０の段階で図１のＢ−Ｂ′線に沿って切断して示す工程断面図である。
【００２３】
図４を参照すれば、支持手段のベース層１、埋め込み酸化膜２及び活性領域を提供する半導体層３の積層構造からなるＳＯＩ基板１０を備える。前記半導体層３内にその活性領域を限定するフィールド酸化膜（図示せず）が形成される。第１酸化膜１２、第１導電膜１４、第２酸化膜２２及び半導体膜２４が前記ＳＯＩ基板１０の半導体層３の上に順次形成される。前記第１導電膜１４は第１及び第２トランジスタに共有されるゲート電極となるべき層で、ドープしたポリシリコン膜からなる。前記半導体膜２４は第２トランジスタのソース及びドレイン領域とチャンネル領域が形成されるべき層で、ドープしないポリシリコン膜からなる。
【００２４】
図５を参照すれば、半導体膜、第２酸化膜， 第１導電膜及び第１酸化膜はパターニングされ、その結果、第２トランジスタのソース及びドレイン領域とチャンネル領域が形成されるべき半導体膜パターン２４ａと、第２トランジスタの第２ゲート酸化膜２２ａ、第１及び第２トランジスタに共有されるゲート電極１４ａ及び第１トランジスタのゲート酸化膜１２ａとが得られる。次に、所定導電型の不純物、例えばＮ型の不純物が露出したゲート電極１４ａ両側の半導体層部分と半導体膜パターン２４ａの両側端部のそれぞれに高濃度でイオン注入され、続いて、Ｎ型の不純物がイオン注入された前記結果物をアニールすることにより、第１トランジスタの第１のソース及びドレイン領域１６、１８と第２トランジスタの第２のソース及びドレイン領域（図示せず）が形成される。
【００２５】
尚、半導体膜パターン２４ａは第２トランジスタの第２のソース及びドレイン領域間に配置されるチャンネル領域を示す。従って、以下図面符号２４ａは第２トランジスタのチャンネル領域である。
【００２６】
図６を参照すれば、層間絶縁膜３０は前記結果物の上に蒸着される。ここで、前記層間絶縁膜３０はＴＥＯＳ酸化膜３０ａとＢＰＳＧ膜３０ｂとからなる２層構造である。前記ＢＰＳＧ膜３０ｂは、その蒸着後に、表面平坦化が得られるように６００〜８００℃でフローされる。
【００２７】
図７を参照すれば、層間絶縁膜３０は第２トランジスタの第２のソース及びドレイン領域（図示せず）を含むチャンネル領域２４ａが露出するまでエッチバックされる。
【００２８】
図８及び図９を参照すれば、層間絶縁膜３０は、前記層間絶縁膜３０の上に感光膜パターンを形成する工程と、前記感光膜パターンをエッチングバリアとするエッチング工程とによって、その所定部分が選択的にエッチングされる。結果、図８に示すように、前記層間絶縁膜３０に第１トランジスタのソース及びドレイン領域１６、１８をそれぞれ露出させる第１及び第２コンタクト孔３２、３３が形成される。また、図９に示すように、前記層間絶縁膜３０にゲート電極１４ａを露出させる第３コンタクト孔３４と、半導体層３の活性領域１１を露出させる第４コンタクト孔３５とが形成される。
【００２９】
図９において、４は活性領域を限定するフィールド酸化膜、２６、２８は図５の段階で形成された第２トランジスタの第２のソース及びドレイン領域である。
【００３０】
図１０及び図１１を参照すれば、前記結果物の上に金属膜が前記第１乃至第４コンタクト孔３２、３３、３４、３５を完全に埋め込まれる程度の充分な厚さで蒸着される。次に、前記金属膜は所定形態でパターニングされる。これにより、図１０に示すように、前記層間絶縁膜３０の上に第１トランジスタのソース及びドレイン領域１６、１８とそれぞれコンタクトされるソース及びドレイン電極１７、１９が形成される。また、図１１に示すように、前記層間絶縁膜３０の上に第１及び第２トランジスタに共有されるゲート電極１４ａと第２トランジスタのドレイン領域２８を電気的に連結させる第１金属配線４０、並びに前記第１及び第２トランジスタが一つの活性領域を共有するように、前記半導体層３の活性領域１１と第２トランジスタのソース領域２６を電気的に連結する第２金属配線４２が形成される。
【００３１】
【発明の効果】
以上のように、本発明の半導体素子は、二つのトランジスタが一つの活性領域上に形成されるため、集積度の面で非常に優れる。また、本発明の半導体素子は低いしきい電圧と少ないリーク電流を持つため、小型及び低電圧の特性が要求される携帯用電子製品の製造に非常に適している。
【００３２】
尚、本発明は本実施例に限られるものではなく、本発明の趣旨から逸脱しない範囲内で多様に変形・実施することが可能である。
【図面の簡単な説明】
【図１】本発明の実施例による半導体素子のレイアウト図である。
【図２】本発明の実施例による半導体素子の斜視図である。
【図３】本発明の実施例による半導体素子の回路図である。
【図４】本発明の半導体素子を製造する方法を説明するための各工程別断面図である。
【図５】本発明の半導体素子を製造する方法を説明するための各工程別断面図である。
【図６】本発明の半導体素子を製造する方法を説明するための各工程別断面図である。
【図７】本発明の半導体素子を製造する方法を説明するための各工程別断面図である。
【図８】本発明の半導体素子を製造する方法を説明するための各工程別断面図である。
【図９】本発明の半導体素子を製造する方法を説明するための各工程別断面図である。
【図１０】本発明の半導体素子を製造する方法を説明するための各工程別断面図である。
【図１１】本発明の半導体素子を製造する方法を説明するための各工程別断面図である。
【符号の説明】
１ ベース層
２ 埋め込み酸化膜
３ 半導体層
１０ ＳＯＩ基板
１１ 活性領域
１２ａ、２２ａ ゲート酸化膜
１４ａ ゲート電極
１６、２６ ソース領域
１７ ソース電極
１８、２８ ドレイン領域
１９ ドレイン電極
３０ 層間絶縁膜
３２、３３、３４、３５ コンタクト孔
４０ 第１金属配線
４２ 第２金属配線
１００ 第１トランジスタ
２００ 第２トランジスタ
【発明の属する技術分野】
本発明は、半導体素子に関し、特に低電圧の特性を持つと同時に、集積度の面でも優れる半導体素子に関する。
【０００２】
【従来の技術】
近年、半導体素子の高集積化、高速化及び低電圧化の進行に伴い、バルクシリコンからなるシリコン基板の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体素子が注目されている。前記ＳＯＩ基板は、支持手段のベース層、前記ベース層の上に配置された埋め込み酸化膜、及び前記埋め込み酸化膜の上に配置されて活性領域を提供する半導体層の積層構造からなる。
【０００３】
かかるＳＯＩ基板に集積された半導体素子（以下、ＳＯＩ素子という）は、シリコン基板に集積された通常の半導体素子に比べて、小さな接合容量（Ｊｕｎｃｔｉｏｎ Ｃａｐａｃｉｔａｎｃｅ）による高速化、低いしきい電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ）による低電圧化、及び完全な素子分離によるラッチ−アップ（ｌａｔｃｈ−ｕｐ）の除去などの利点を持つ。
【０００４】
一方、携帯用電子製品の需要の急増に伴い、素子の大きさと共に供給電圧の減少も要求されている。現在、低電圧素子を得るために広く利用される方法は、トランジスタのしきい電圧を下げるものである。前記しきい電圧を下げるための一例として、一つの素子に二つのトランジスタを備えた構造が挙げられる。ここで、二つのトランジスタは主トランジスタと前記主トランジスタに連結した補助トランジスタとからなる。
【０００５】
ところで、シリコン基板に前記構造で低電圧素子を実現する場合、しきい電圧の減少は得ることができるが、リーク電流の増加を招くという問題点がある。よって、シリコン基板に低電圧素子を具現するのには限界がある。
【０００６】
しかし、ＳＯＩ基板に前記構造で低電圧素子を実現する場合、前述したように、ＳＯＩ基板に集積されたＳＯＩ素子は、基本的に低いしきい電圧及び少ないリーク電流の特性を有するため、小型及び低電圧を要求する携帯用電子製品の製造に適している。
【０００７】
【発明が解決しようとする課題】
しかしながら、前述したように、二つのトランジスタを備えた半導体素子は、二つのトランジスタに対するそれぞれの活性領域を必要とすることから、集積度の面で問題がある。
【０００８】
よって、本発明の目的は、低電圧特性を有すると同時に、集積度の面でも優れる半導体素子を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成するために、本発明の半導体素子は、支持手段のベース層、埋め込み酸化膜及び活性領域を提供する半導体層の積層構造からなるＳＯＩ基板と、前記埋め込み酸化膜上に形成された第１及び第２トランジスタを含む半導体素子において、前記第１及び第２トランジスタは積層構造で形成され、一つのゲート電極を共有し、前記第２トランジスタのドレイン領域は前記ゲート電極と電気的に連結し、前記第２トランジスタのソース領域は、前記第１トランジスタの活性領域と電気的に連結することを特徴とする。
【００１０】
また、前記他の目的を達成するために、本発明の半導体素子は、支持手段のベース層、埋め込み酸化膜及び活性領域を提供する半導体層の積層構造からなるＳＯＩ基板、前記半導体層の活性領域上に形成された第１ゲート酸化膜と、前記第１ゲート酸化膜上に形成されたゲート電極と、前記ゲート電極両側の前記半導体層内にそれぞれ形成されたソース及びドレイン領域とを含む第１トランジスタ、前記第１トランジスタとゲート電極を共有し、前記ゲート電極の上に形成された第２ゲート酸化膜と、前記第２ゲート酸化膜の上に形成された半導体膜パターンと、前記ゲート電極両側の前記半導体膜パターン内にそれぞれ形成されたソース及びドレイン領域とを含む第２トランジスタ、 前記第１及び第２トランジスタを覆うように、前記ＳＯＩ基板の上に形成された層間絶縁膜、前記第１トランジスタのソース及びドレイン領域とそれぞれコンタクトされるソース及びドレイン電極、前記ゲート電極と前記第２トランジスタのドレイン領域を電気的に連結させる第１金属配線、及び、前記第１トランジスタの活性領域と前記第２トランジスタのソース領域を電気的に連結させる第２金属配線を含むことを特徴とする。
【００１１】
本発明の前記目的と新規な特徴を、本明細書の記述及び添付図面から明らかにする。
【００１２】
【発明の実施の形態】
以下、添付図面に基づき、本発明の好適実施例を詳細に説明する。図１は本発明にかかる半導体素子のレイアウト図である。図において、１１は活性領域、１４ａは第１及び第２トランジスタに共有されるゲート電極、１６、１８は第１トランジスタのソース及びドレイン領域、２６は第２トランジスタのソース領域、３２ａ、３４ａは第１トランジスタのソース及びドレイン領域のコンタクト、４０ａはゲート電極のコンタクト、４２ａは第２トランジスタのソース領域のコンタクト、４２ｂは活性領域のコンタクトである。
【００１３】
同図に示すように、本発明の半導体素子は一つの活性領域１１上に積層された第１及び第２トランジスタを含む。前記第１及び第２トランジスタは一つのゲート電極１４ａを共有する。そして、前記ゲート電極１４ａは第１トランジスタのソース及びドレイン領域１６、１８と直交するように配置される。
【００１４】
図２は本発明にかかる半導体素子の斜視図である。同図に示すように、本発明の半導体素子は、支持手段のベース層１、埋め込み酸化膜２及び活性領域を提供する半導体層３の積層構造からなるＳＯＩ基板１０と、前記半導体層３の活性領域１１上に形成された第１及び第２トランジスタ１００、２００とを含む。ここで、前記半導体層３の活性領域１１はフィールド酸化膜（図示せず）により限定される。
【００１５】
前記第１及び第２トランジスタ１００、２００は一つの活性領域１１上に積層構造で形成される。前記第１及び第２トランジスタ１００、２００は一つのゲート電極１４ａを共有する。前記第１トランジスタ１００は、前記ゲート電極１４ａと、前記ゲート電極１４ａの下に形成された第１ゲート酸化膜１２ａと、前記ゲート電極１２ａ両側の半導体層３部分内に形成された第１のソース及びドレイン領域１６、１８とを含んでなり、前記第２トランジスタ２００は、前記ゲート電極１４ａと、前記ゲート電極１４ａの上に形成された第２ゲート酸化膜２２ａと、前記第２ゲート酸化膜２２ａの上に形成された第２のソース及びドレイン領域２６、２８とを含んでなる。
【００１６】
ソース及びドレイン電極１７、１９は第１トランジスタ１００の第１のソース及びドレイン領域１６、１８とそれぞれコンタクトされる。第１金属配線４０は第１及び第２トランジスタ１００、２００に共有されるゲート電極１４ａと前記第２トランジスタのドレイン領域２８が電気的に連結するように形成される。第２金属配線４２は活性領域１１と第２トランジスタ２００のソース領域２６の間が電気的に連結するように形成される。
【００１７】
図３は前述した本発明の半導体素子の回路図である。同図に示すように、本発明にかかる半導体素子は、主トランジスタの第１トランジスタ１００と補助トランジスタとしての第２トランジスタ２００とを含み、一つの活性領域を共有する。前記第１及び第２トランジスタ１００、２００のゲート電極Ｇ１、Ｇ２は互いに連結し、第２トランジスタ２００のゲート電極Ｇ２とドレイン領域Ｄ２は互いに連結する。従って、前記第１及び第２トランジスタ１００、２００のゲート電極Ｇ１、Ｇ２及びドレイン電極Ｄ２には同一電圧が印加される。また、前記第２トランジスタ２００のソース電極Ｓ２は第１トランジスタ１００のボディとコンタクトされる。
【００１８】
かかる本発明の半導体素子において、主トランジスタの第１トランジスタ１００のチャンネル領域でのボディ電荷（Ｂｏｄｙ Ｃｈａｒｇｅ）は補助トランジスタの第２トランジスタ２００の正バイアスによって減少される。前記ボディ電荷の減少は活性領域の表面にチャンネル領域を発生させるためにゲート電極に加わる電圧が減少することを意味する。このため、主トランジスタの第１トランジスタ１００のしきい電圧は減少することになる。
【００１９】
また、本発明の半導体素子において、第２トランジスタ２００によって第１トランジスタ１００のボディに印加された正バイアスは、前記第１トランジスタ１００のゲート電極Ｇ１に印加されるべき電界が一般のトランジスタ構造でより減少されるように誘導するため、前記第１トランジスタ１００での移動度は増加することになる。
【００２０】
しかも、本発明の半導体素子において、第２トランジスタ２００のターン−オン（Ｔｕｒｎ−Ｏｎ）前には第１トランジスタ１００のボディに正バイアスが印加されないため、一般のトランジスタ構造に比べて少ないリーク電流特性を持つことになる。
【００２１】
従って、本発明の半導体素子は、低いしきい電圧及び少ないリーク電流の特性を有し、特に、二つのトランジスタが一つの活性領域の上に形成されるため、集積度の面でも従来のものに比べて非常に優れる。
【００２２】
図４乃至図１１は本発明の半導体素子を製造する方法を説明するための各工程別断面図である。尚、図４乃至図８及び図１０は図１のＡ−Ａ′線に沿って切断して示す工程断面図で、図９及び図１１は図８及び図１０の段階で図１のＢ−Ｂ′線に沿って切断して示す工程断面図である。
【００２３】
図４を参照すれば、支持手段のベース層１、埋め込み酸化膜２及び活性領域を提供する半導体層３の積層構造からなるＳＯＩ基板１０を備える。前記半導体層３内にその活性領域を限定するフィールド酸化膜（図示せず）が形成される。第１酸化膜１２、第１導電膜１４、第２酸化膜２２及び半導体膜２４が前記ＳＯＩ基板１０の半導体層３の上に順次形成される。前記第１導電膜１４は第１及び第２トランジスタに共有されるゲート電極となるべき層で、ドープしたポリシリコン膜からなる。前記半導体膜２４は第２トランジスタのソース及びドレイン領域とチャンネル領域が形成されるべき層で、ドープしないポリシリコン膜からなる。
【００２４】
図５を参照すれば、半導体膜、第２酸化膜， 第１導電膜及び第１酸化膜はパターニングされ、その結果、第２トランジスタのソース及びドレイン領域とチャンネル領域が形成されるべき半導体膜パターン２４ａと、第２トランジスタの第２ゲート酸化膜２２ａ、第１及び第２トランジスタに共有されるゲート電極１４ａ及び第１トランジスタのゲート酸化膜１２ａとが得られる。次に、所定導電型の不純物、例えばＮ型の不純物が露出したゲート電極１４ａ両側の半導体層部分と半導体膜パターン２４ａの両側端部のそれぞれに高濃度でイオン注入され、続いて、Ｎ型の不純物がイオン注入された前記結果物をアニールすることにより、第１トランジスタの第１のソース及びドレイン領域１６、１８と第２トランジスタの第２のソース及びドレイン領域（図示せず）が形成される。
【００２５】
尚、半導体膜パターン２４ａは第２トランジスタの第２のソース及びドレイン領域間に配置されるチャンネル領域を示す。従って、以下図面符号２４ａは第２トランジスタのチャンネル領域である。
【００２６】
図６を参照すれば、層間絶縁膜３０は前記結果物の上に蒸着される。ここで、前記層間絶縁膜３０はＴＥＯＳ酸化膜３０ａとＢＰＳＧ膜３０ｂとからなる２層構造である。前記ＢＰＳＧ膜３０ｂは、その蒸着後に、表面平坦化が得られるように６００〜８００℃でフローされる。
【００２７】
図７を参照すれば、層間絶縁膜３０は第２トランジスタの第２のソース及びドレイン領域（図示せず）を含むチャンネル領域２４ａが露出するまでエッチバックされる。
【００２８】
図８及び図９を参照すれば、層間絶縁膜３０は、前記層間絶縁膜３０の上に感光膜パターンを形成する工程と、前記感光膜パターンをエッチングバリアとするエッチング工程とによって、その所定部分が選択的にエッチングされる。結果、図８に示すように、前記層間絶縁膜３０に第１トランジスタのソース及びドレイン領域１６、１８をそれぞれ露出させる第１及び第２コンタクト孔３２、３３が形成される。また、図９に示すように、前記層間絶縁膜３０にゲート電極１４ａを露出させる第３コンタクト孔３４と、半導体層３の活性領域１１を露出させる第４コンタクト孔３５とが形成される。
【００２９】
図９において、４は活性領域を限定するフィールド酸化膜、２６、２８は図５の段階で形成された第２トランジスタの第２のソース及びドレイン領域である。
【００３０】
図１０及び図１１を参照すれば、前記結果物の上に金属膜が前記第１乃至第４コンタクト孔３２、３３、３４、３５を完全に埋め込まれる程度の充分な厚さで蒸着される。次に、前記金属膜は所定形態でパターニングされる。これにより、図１０に示すように、前記層間絶縁膜３０の上に第１トランジスタのソース及びドレイン領域１６、１８とそれぞれコンタクトされるソース及びドレイン電極１７、１９が形成される。また、図１１に示すように、前記層間絶縁膜３０の上に第１及び第２トランジスタに共有されるゲート電極１４ａと第２トランジスタのドレイン領域２８を電気的に連結させる第１金属配線４０、並びに前記第１及び第２トランジスタが一つの活性領域を共有するように、前記半導体層３の活性領域１１と第２トランジスタのソース領域２６を電気的に連結する第２金属配線４２が形成される。
【００３１】
【発明の効果】
以上のように、本発明の半導体素子は、二つのトランジスタが一つの活性領域上に形成されるため、集積度の面で非常に優れる。また、本発明の半導体素子は低いしきい電圧と少ないリーク電流を持つため、小型及び低電圧の特性が要求される携帯用電子製品の製造に非常に適している。
【００３２】
尚、本発明は本実施例に限られるものではなく、本発明の趣旨から逸脱しない範囲内で多様に変形・実施することが可能である。
【図面の簡単な説明】
【図１】本発明の実施例による半導体素子のレイアウト図である。
【図２】本発明の実施例による半導体素子の斜視図である。
【図３】本発明の実施例による半導体素子の回路図である。
【図４】本発明の半導体素子を製造する方法を説明するための各工程別断面図である。
【図５】本発明の半導体素子を製造する方法を説明するための各工程別断面図である。
【図６】本発明の半導体素子を製造する方法を説明するための各工程別断面図である。
【図７】本発明の半導体素子を製造する方法を説明するための各工程別断面図である。
【図８】本発明の半導体素子を製造する方法を説明するための各工程別断面図である。
【図９】本発明の半導体素子を製造する方法を説明するための各工程別断面図である。
【図１０】本発明の半導体素子を製造する方法を説明するための各工程別断面図である。
【図１１】本発明の半導体素子を製造する方法を説明するための各工程別断面図である。
【符号の説明】
１ ベース層
２ 埋め込み酸化膜
３ 半導体層
１０ ＳＯＩ基板
１１ 活性領域
１２ａ、２２ａ ゲート酸化膜
１４ａ ゲート電極
１６、２６ ソース領域
１７ ソース電極
１８、２８ ドレイン領域
１９ ドレイン電極
３０ 層間絶縁膜
３２、３３、３４、３５ コンタクト孔
４０ 第１金属配線
４２ 第２金属配線
１００ 第１トランジスタ
２００ 第２トランジスタ
Claims (6)
- 支持手段のベース層、埋め込み酸化膜及び活性領域を提供する半導体層の積層構造からなるＳＯＩ基板と、前記埋め込み酸化膜上に形成された第１及び第２トランジスタを含む半導体素子において、
前記第１及び第２トランジスタは積層構造で形成され、一つのゲート電極を共有し、
前記第２トランジスタのドレイン領域は前記ゲート電極と電気的に連結し、前記第２トランジスタのソース領域は、前記第１トランジスタの活性領域と電気的に連結することを特徴とする半導体素子。 - 前記第１トランジスタは、前記半導体層内の活性領域上に形成された第１ゲート酸化膜と、前記第１ゲート酸化膜上に形成された前記ゲート電極と、前記ゲート電極両側の前記半導体層内に形成されたソース及びドレイン領域とを含むことを特徴とする請求項１記載の半導体素子。
- 前記第２トランジスタは、前記ゲート電極と、前記ゲート電極の上に形成された第２ゲート酸化膜と、前記第２ゲート酸化膜上に形成された半導体膜パターンと、前記ゲート電極両側の前記半導体膜パターン内に形成されたソース及びドレイン領域とを含むことを特徴とする請求項１記載の半導体素子。
- 前記第１トランジスタのソース及びドレイン領域のそれぞれにコンタクトされたソース及びドレイン電極をさらに含んでなることを特徴とする請求項２記載の半導体素子。
- 支持手段のベース層、埋め込み酸化膜及び活性領域を提供する半導体層の積層構造からなるＳＯＩ基板、
前記半導体層の活性領域上に形成された第１ゲート酸化膜と、前記第１ゲート酸化膜上に形成されたゲート電極と、前記ゲート電極両側の前記半導体層内にそれぞれ形成されたソース及びドレイン領域とを含む第１トランジスタ、
前記第１トランジスタとゲート電極を共有し、前記ゲート電極の上に形成された第２ゲート酸化膜と、前記第２ゲート酸化膜の上に形成された半導体膜パターンと、前記ゲート電極両側の前記半導体膜パターン内にそれぞれ形成されたソース及びドレイン領域とを含む第２トランジスタ、
前記第１及び第２トランジスタを覆うように、前記ＳＯＩ基板の上に形成された層間絶縁膜、
前記第１トランジスタのソース及びドレイン領域とそれぞれコンタクトされるソース及びドレイン電極、
前記ゲート電極と前記第２トランジスタのドレイン領域を電気的に連結させる第１金属配線、
及び、前記第１トランジスタの活性領域と前記第２トランジスタのソース領域を電気的に連結させる第２金属配線を含むことを特徴とする半導体素子。 - 前記第１トランジスタは主トランジスタであり、前記第２トランジスタは補助トランジスタであることを特徴とする請求項５記載の半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980035024A KR100308072B1 (ko) | 1998-08-27 | 1998-08-27 | 반도체소자의 제조방법 |
| KR1998/P35024 | 1998-08-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000077678A JP2000077678A (ja) | 2000-03-14 |
| JP3932443B2 true JP3932443B2 (ja) | 2007-06-20 |
Family
ID=19548611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24042899A Expired - Fee Related JP3932443B2 (ja) | 1998-08-27 | 1999-08-26 | 半導体素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6168979B1 (ja) |
| JP (1) | JP3932443B2 (ja) |
| KR (1) | KR100308072B1 (ja) |
| TW (1) | TW460901B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100349366B1 (ko) * | 1999-06-28 | 2002-08-21 | 주식회사 하이닉스반도체 | 에스오아이 소자 및 그의 제조방법 |
| US7253047B2 (en) | 1999-09-01 | 2007-08-07 | Micron Technology, Inc. | Semiconductor processing methods of forming transistors, semiconductor processing methods of forming dynamic random access memory circuitry, and related integrated circuitry |
| US6762094B2 (en) * | 2002-09-27 | 2004-07-13 | Hewlett-Packard Development Company, L.P. | Nanometer-scale semiconductor devices and method of making |
| US20070034909A1 (en) * | 2003-09-22 | 2007-02-15 | James Stasiak | Nanometer-scale semiconductor devices and method of making |
| CN104576755A (zh) * | 2014-12-30 | 2015-04-29 | 深圳市华星光电技术有限公司 | 一种薄膜晶体管、陈列基板及显示装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5924548B2 (ja) * | 1979-12-04 | 1984-06-09 | シャープ株式会社 | 半導体記憶装置の製造方法 |
| JPS5793577A (en) * | 1980-12-03 | 1982-06-10 | Mitsubishi Electric Corp | Insulated gate type transistor |
| US4949154A (en) | 1983-02-23 | 1990-08-14 | Texas Instruments, Incorporated | Thin dielectrics over polysilicon |
| GB2206442B (en) * | 1987-02-04 | 1990-03-07 | Plessey Co Plc | Semiconductor devices |
| US5273921A (en) | 1991-12-27 | 1993-12-28 | Purdue Research Foundation | Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor |
| KR950013387B1 (ko) * | 1992-01-09 | 1995-11-02 | 삼성전자주식회사 | 반도체 기억장치 및 그의 제조방법 |
| US5446299A (en) | 1994-04-29 | 1995-08-29 | International Business Machines Corporation | Semiconductor random access memory cell on silicon-on-insulator with dual control gates |
| KR970054469A (ko) * | 1995-12-26 | 1997-07-31 | 김광호 | 이중(double) 게이트를 갖는 소이 트랜지스터 |
| US5689127A (en) * | 1996-03-05 | 1997-11-18 | International Business Machines Corporation | Vertical double-gate field effect transistor |
-
1998
- 1998-08-27 KR KR1019980035024A patent/KR100308072B1/ko not_active IP Right Cessation
-
1999
- 1999-07-02 TW TW088111266A patent/TW460901B/zh not_active IP Right Cessation
- 1999-07-07 US US09/348,572 patent/US6168979B1/en not_active Expired - Lifetime
- 1999-08-26 JP JP24042899A patent/JP3932443B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-23 US US09/577,717 patent/US6348713B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6168979B1 (en) | 2001-01-02 |
| TW460901B (en) | 2001-10-21 |
| KR100308072B1 (ko) | 2001-10-19 |
| JP2000077678A (ja) | 2000-03-14 |
| KR20000015243A (ko) | 2000-03-15 |
| US6348713B1 (en) | 2002-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100189966B1 (ko) | 소이 구조의 모스 트랜지스터 및 그 제조방법 | |
| KR100290787B1 (ko) | 반도체 메모리 소자의 제조방법 | |
| US5872037A (en) | Method for manufacturing a vertical mosfet including a back gate electrode | |
| JP2974210B2 (ja) | Ｓｏｉ半導体デバイス及びその製造プロセス | |
| US5973364A (en) | MIS semiconductor device having body-contact region | |
| US6437405B2 (en) | Silicon-on-insulator (SOI) substrate, method for fabricating SOI substrate and SOI MOSFET using the SOI substrate | |
| JPH1070281A (ja) | 半導体装置およびその製造方法 | |
| JPH1027914A (ja) | Ｓｏｉトランジスタ及びその製造方法 | |
| JP2000252470A (ja) | 半導体装置およびその製造方法 | |
| KR101355282B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US5929490A (en) | Semiconductor device with an improved body contact hole structure | |
| JP2001110911A (ja) | Ｓｏｉ構造を有する半導体素子及びその製造方法 | |
| JPH1074921A (ja) | 半導体デバイスおよびその製造方法 | |
| KR20030050995A (ko) | 고집적 트랜지스터의 제조 방법 | |
| US6271064B2 (en) | Thin film transistor and method of manufacturing the same | |
| US6232155B1 (en) | Methods of fabricating semiconductor-on-insulator devices including alternating thin and thick film semiconductor regions on an insulating layer | |
| US6614068B1 (en) | SOI device with reversed stacked capacitor cell and body contact structure and method for fabricating the same | |
| JP3932443B2 (ja) | 半導体素子 | |
| JP3529220B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000332250A (ja) | 半導体装置およびその製造方法 | |
| KR20010014771A (ko) | 반도체 장치 | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| JP2002289698A (ja) | 半導体装置及びその製造方法と携帯電子機器 | |
| JP3535542B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JP2000332255A (ja) | 薄膜トランジスタ及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050201 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20051020 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061017 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070116 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070206 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070306 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120330 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140330 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |