JPS60136367A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
し技術分野］
本発明は、半導体果枳回路装置ｆ！ＶＣ関するものであ
り、特に、ダイナミック型ランダムアクセスメモリし以
下、 Ｉ） ＲＡＭ （Ｄｙｎａ＋ｎｉｃ Ｒａｎｄｏ
ｍ ＡｃｃｅｓｓＭｅｍｏｒｙ ）という〕に適用して
有効な技術に関するものである。 〔背１ｔ１支術 〕 記憶用容量素子（コンデンサ）とスイッチング用トラン
ジスタとからなるメモリセルを有するＤＲＡ Ｍは、そ
の蓄積できる１Ｔｉ報量（ビット数）を増大させる定め
におよびその動作時間を向上をせるために、高集積化の
傾向にある。市集積什においては−ＤｌｔＡＭを構成す
る周辺回路、例えはアドレス選択回路、読み出し回路、
１き込み回路等の半導体素子を縮小化するとともに、情
報を保持するための記憶用容量素子をも縮小化する必要
がある。この記憶用容量素子は、４種書き込み動作頻度
を低減し１貌み出しおよび■き込み動作時間を向上−せ
るようにある所定の容歳値を持つことが要求される。例
えばその容斌値が小ζい場合、アルファ刊＋！（以１、
α線という）によって生ずる不要な少数キャリアの影響
を受けて誤動作あるいはソフトエラーを生じる。そこで
、記憶用容量素子等を形成する半導体基板の一工面に溝
を設け、基板の王表面部のみでなく、溝の内部をも利用
するというＤＩｔＡＭが提案これている（特願昭５０−
５３８８３）。 この記憶用容量素子は、Ｍ ｌ Ｓ （ｂｌｅｔａｌ
］、ｎｓｔ＋−１ａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ ）型の容量素子、具体的には、半導体基板σノー工
面からその内部方向に砥在して設けられた細孔（Ｕ溝ど
もいわｊている）と、その細孔にそって設けられた絶縁
膜と、該絶縁膜土部を覆うように設けられた容量電極と
によって構成されている。また、前記スイッチング用ト
ランジスタは、具体的には、半導体基板に止いに離隔し
て設けられたソース領域およυ・ドレイン領域と、該ソ
ース領域およυ・ドレイン領域間の半導体基板上に絶縁
膜を弁し又設けられたゲート電極とによる絶縁ゲート型
電界効果トランジスタ（以下、八４１ＳＦＥＴという）
によって構成でれている。 しかしなから、本発明者の実験、検討の結果、かかるＩ
ＪＲＡＭにおいて、さらに、高集積化しようとした場合
、次のような問題点か抽出された。 第１の問題点は、前記記憶用容量素子か情報となる電荷
を蓄積する部分は細孔近傍部の半導体基板内部であっ℃
、高集積化のために、隣接する記憶素子間距離をさらに
接近した場合、隣接する記憶用容量素子を形成するそれ
ぞれの細孔部において半導体基板内に形成されるそれぞ
れの空乏領域が互いに結合することになり、この結合の
結果、隣接するそれぞれの容量部に電位差かあれは低電
位の容量部から高ｉｔ位の容量部へ電荷の移動力・生じ
、隣接する容量部間でリーク現象を生じることになる。 これによって、情報の読み出し動作における誤動作を生
じやすく、ＤＲＡＭにおける信頼性か低減はれる。こσ
、）ような理由から−ＤＩｔＡＭの高集積化を期待する
ことかできない・第２の問題点は、細孔技術による立体
的す容量部は、他の従来における平面的な記憶用容量素
子の形成法に比べて、半導体基板内σ）広℃・空乏領域
および反転層領域内に多量の電荷を蓄積できるように大
容積値に構ｂｙできるが、同時に、半導体基板内にα線
や周辺回路部からのキャリアσ）注入によって生ずる不
要な少数キャリアによる影′Ｉ＃度も太きくｔｘる。こ
ｉは、半導体基板σ）−主面からその内部に廷びる細孔
性ζが深くなるにしたかシ゛。 １）１１記少数キヤリアによる影響度か著しく増大する
ためである。α線や周辺回路部からのキャリアσ）注入
によつ１生ずる不要な少数キャリアは記憶用容量の窒乏
層に保持これている電圧を減少ζせ”０”情報を″１″
情報に反転ζせてしまう為。 情報の読み出し動作の誤動作（ソフトニジ−）の原因と
なる。ζらに、α線によって生ずる不要な少数キャリア
に対処すべき所定の１！荷蓄積量をイυるために、細孔
性ζを深くすることには限定かあり、１）ＲＡＭの集積
度を向上することかできなかった。 〔発明の目的〕 本発明の目的は、高集積化が可能なりＲＡＭを提供する
ことにある。 本発明の他の目的は、ＤＲＡＭの隣接するメモリセルの
記憶用容量素子間のリーク現象を防止することにある。 また１本発明の他の目的は、ＤＲＡＭのメモリセルの記
憶用容量素子におけるα線や周辺回路部からの注入によ
って生じる不要な少数キャリアの影響度を低減すること
にある。 ざらに、本発明の他の目的は−ＤＲＡＭの記憶用容量素
子間のリーク電流を低減し、情報保持時間を長くてるこ
とによって、１）ＲＡＭの動作時間の高速化を１ｌｉＪ
能にすることにある。 ７ｒお１本発明の前記ならびにそのほかの目的と新規１
を重機は１本明細壱の以１の記述ならびに添付図面から
ζらに明らかになるであろう。 し発明の概要〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明丁れば、下記のとおりである。 すなわち、記憶用Ｍｆ＆素子とスイッチング用トランジ
スタのＭＩＳＦＥＴとの直列回路をメモリセルとするＤ
ＲＡＮＫ（、；いて、前記記憶用容量素子を構成する第
１堺市プレートを前記Ｍ ｌ Ｓ ｌ！” ＥＴの１つ
の半導体領域と１！気的に接続し７、前記記憶用容量素
子を構成する第２導電プレートに半導体基板を用いて構
成し、該記憶用容量素子上部に９１＋記へＩ １８ Ｆ
Ｅ ｉ”を配向することによって、前記記憶用容量素
子に情報となる電荷を蓄積し、広いを２層または反転層
領域を必要としないことにより、記憶用容量素子間のリ
ーク現象を防止し、かつ、α線や周辺回路部からの注入
によって生じる不要な９舷キャリアの影４！ｌ’［を低
減し、また、ＭＩＳＦＥＴＫ要する面ｆＮを縮小するこ
とかでき、高集積化を達成するものである。 以下、本発明の構成につい又、実施例とともに詳細に説
明する。 〔実施例■〕 本実施例は、ＤＲＡＭのメモリセルについ又。 そのＳ造ならびにその製造方法について説明する。 第１図は１本発明の実施例Ｉを説明するためのＤＲＡＭ
のメモリセルアレイ要部を示す等価回路図である。なお
、実施例■乃至実施例Ｖについては、フォールデッドビ
ットライン１式を採用したＤＩＩＡＭについて説明する
。 第１図において＋ ＳＡ、、ＳＡｔ・・・・・・はセン
スアンプであり、後述する所定のメモリセルと所定のダ
ミーセルとの間の微小な電位差を増幅するためのもので
ある。Ｂ Ｌ ＩＩ−Ｂ Ｌ ＩｔはセンスアンプＳＡ
１の一側端から行方向に延在するビット線である（以下
、ビット線の延在する方向を行方向という）。ＢＬ□、
ＢＬ、、はセンスアンプＳＡ、の一側端から行方向に延
在するビット線である。これらのビット線ＢＬは、情報
となる電荷を伝達するためのものである。ＷＬ、、ＷＬ
、は列方向に延在するワード線であり、後述するダミー
セルのスイッチング用ＭＩＳＦＥＴを構成する所定のゲ
ート電極に接続し、当該ＭｌＳｌｌ’ＥＴ０）ＯＮ。 ＯＦ Ｆ動作をさせるためのものである（以１：、ワー
ド線の延在する方向を列方向という）。ＷＬ、。 ＷＬ、は列方向に延在するワード線であり、後述するメ
モリセルのスイッチング用ＭＩＳＦＥＴを構成する所定
のゲート電極に接続し、当該Ｍ１Ｓ１’ＥＴ（７）ＯＮ
、ＯＦＦ”動作をさせるためのものである。ＭＨｔ Ｍ
ｔｔｅ Ｍｔ□、Ｍ２２ｅ・・・・・・はメモリセルで
あり、情報となる電荷を保持１゛るようになっている。 メモリセルＭ＋＋ｅ ＭＨｖ Ｍｔ、ｔ Ｍｔｔは、そ
の一端か所定のビット線ＢＬに接続されゲート電極が所
定のワード線ＷＬに接続されたＭｌ Ｓ ＦＥｉ”Ｑ＋
ｗ Ｑｔｔ＊ ＱｔＩｅ Ｑ２２・・・・・・と、該Ｍ
ＩＳＦＥＴＱ、ｓ＋−Ｑｓｚ、Ｑ□、Ｑ、２・・・・・
・の他端にその一端が接続され、かつ、他端か接地電位
（ＯＬＶＩ）又は基板バイアス電位（−２，５〜−３，
ｔＢＶ））等の固定電位ｖ８Ｂ端子に接続された容量部
０１．。 ０１１１ ０１１１１ Ｃｔｔ・・・・・・とによって
構成されている。 Ｄｏｔ Ｄｌ、ｅ Ｄｎｗ Ｄｅｗ・・・・・・はダミ
ーセルであり、メモリセル八１の情報である”１”、０
”を判断し得るような電荷を保持１−るようになっ１い
る。ダミー七ルＤ＋＋ｅ Ｄｔｔ＋ Ｄ□、Ｄ、２は、
その一端か所定のピント１４ ＨＬに接続これゲート電
極が所定のワード１ｉｊＷ Ｌに接続されたＭＩＳＦＥ
ＴＱｌｌｌ １＋ ＱＤＩ□ｌ Ｑｏｚｔ＋ ＱＤ２□
・・・・・・と、該ＭＩＳＦＥＴＱＤＩＩＩ Ｑｏ＋ｒ
Ｑｕ２ｘ＋ ’１’Ｄ２２の他Ｑ：Ｍ Ｋその一端が
接続され、かり、他端が固定可使ｖ８Ｂ端子に接続これ
た容量部ＣＤ１□、ＯＤ□２１ Ｃ０２１１０Ｄ２□と
、該容量部ＣＤｉ ｌ １ＣＤ１２１ ＣＤ２１”Ｄ２
２に蓄積された１１荷をクリアするためのクリア用ＭＩ
ＳＦＥＴ０Ｑとによって構成されている。φ０はクリア
用ＭＩＳＦＢＴＯＱのゲート電極と接続するようになっ
ている端子である。 次に１本発明の実施例■の具体的な構造について説明す
る。 第２図（５）は、本実施例の構造を説明するためのＬ）
ＲＡＭメモリセルの要部平面図であり、第２図ｔＢｌは
、第２図（５）０月１−ＩＩ切断線における断面図であ
る。なお一本実施例の全図に一１Ｈいて、同一機能を有
するものは同一符号を付け、そσ）くり返しの説、明は
省略する。 ＠２Ｉ￥１ｔＡｌｅ （Ｉセにおいて、１はｐ−型の半
導体基板であり、ＤＲＡＭを構成するためのものである
。 ２はメモリセル間および周辺回路（図示していない）１
例えばアドレス選択回路、読み出し回路。 書き込み回路等を構成する半導体素子の間に位置するよ
う半導体基板１王而部に設けられたフィールド絶縁膜で
あり、それらを電気的に分離するためのものである。メ
モリセルは、一対のパターンでフィールド絶縁膜２によ
つ℃その周囲を凹まれ。 規定されている。４は記憶用容量素子形成部の半導体基
板１表面近傍部に設けられた細孔（溝）であり、記憶用
容量素子を構成するためのものである。この細孔４は、
記憶用Ｌ！素子における単位節わテあたりの１青報とな
る電荷量ヶ向上１−るように７ｊつ−（いる。６は少／
Ｘ くとも記憶用容量素子形１ＪＭ部の半導体基板１主
面部および細孔４内における半導体基板１表面部に設け
られた絶縁膜であり、記憶用容量素子Ｃを構成するため
のものである。 この絶縁［６は、後述する容量素子の第１ （１）電極
（以下第１導電プレートという）と容量素子の第２の電
極（以１Ｊ第２尋寅プレートという）とによって、情報
となる例えば正孔の電荷を蓄積するようになっている。 ５は記憶用容量素子形成部の半導体基板１表面近傍部お
よび細孔４内における半導体基板１表面近傍部に設けら
れた第２導市プレートとなるｐ＋型半導体領域であり、
記憶用容量素子を構成するためのものである。ｐ＋型半
導体領域５は、絶縁膜６を挾んで容量素子に蓄積てれる
情報とブＩる正孔の電荷または空乏層電荷をできるだけ
多く得るために、または後述する第１導電プレートに印
加される動作電圧よりも高いしきい値電圧を半導体基板
１表面近傍部に設けるために設けられる。なお１本実施
例においては、積極的に半導体領域５を設けであるが、
半導体基板１を第２導ｉＨプレートとし、絶縁膜６の膜
厚、＠質や半導体基板１表面近傍部のしきい値１玖圧ま
たは第１導電プレートに印〃ｕされる動作電圧等を制御
し、半導体領域５を設はブＦいで１Ｎ報と１ｊる電荷を
蓄積してもよい。半導体領域５け基板１と同１Ｊ位つま
り基板バイアス市川ＶＢＥ［−−Ｖ」とされる。７は接
続孔であり、後述する第１導１「プ１／−卜とＭｌＳＦ
ＥＴＱの一方の半導体領域とを電気的に接続するための
ものである。８は接続孔７部の半導体基板１表面近傍に
設けられたｎ′？型の半導体領域であり、後述する第１
導車プレートとＭ ｌ Ｓ ｌ” Ｅ゛１゛Ｑの一方の
半導体領域とを電気的に接続するためのものである。９
はメモリセルごとに独立して記憶用容量素子形成部の絶
縁膜６上部に設けられ、かつ、一端部が接続孔７および
半導体領域８を弁し℃後１ボするｈｌ ｌ Ｓ Ｆ Ｅ
Ｔの一方の半導体領域と電気的に接続して設けられた
第１導電プレートであり、記憶用容量素子Ｏを構成”す
るためのものである。メモリセルσ）記憶用容量素子Ｏ
は、主に、第１導電プレート９．第２導電プレートであ
る半導体領域５および絶縁膜６とによって、構ｂｙされ
ている。１０は第１導゛σプレート９を覆うように設け
られた絶縁膜であり、第１￥！笹プレート９と後述する
ワード線とを、また、近接する第１導宵プレート９間を
′電気的に分離するためのものである。１１はＭ１Ｓｌ
Ｉ″ＥＴ形成部の半導体基板１王面部に設げらｉｔたＩ
ｆＩ！３縁膜であり一王としてゲート絶縁膜を構成する
ためのものである。１２は所定の絶縁膜１１１部に設け
られたゲート電極であり。 ＭＩＳＩ”Ｅ Ｔ Ｑを構成するためのものである。 】３は列方向に隣接するメモリセルのゲート電極１２と
電気的に接続し、かつ、ゲート電極１２と一体化して列
方向に延在するように設けられたワード線（ＷＬ）であ
り、後述する八ｌｌ５ＦＥＴをＯＮ、Ｕｌ’Ｆ’（スイ
ッチング）させるためのものである。１４はゲート電極
１２両側部の半導体基板１表面近傍部に設けられたｎ＋
型の半導体領域であり、ノース領域およびドレイン軸域
と１ｉ−ってＭ ｌ Ｓ Ｆ Ｅ Ｔを構成する１こめ
のものである。スイッチング用トランジスタ、すなわち
、ＭＬＳｋ’ＥＴＱは、グー）１１極１２．半導体領域
１４および絶縁膜】１とによって構成さ才している。−
万の半導体領域１４は、半導体領域８と電気的に接続さ
れており、前述したように、第１堺市プレート９と電気
的に接続されている。１５は全面を榎うように設けられ
た絶縁膜であり、ゲート電極１２およびワード線（ＷＬ
）１３と後述丁ｌ）ビット線とを′屯、気的に分離する
ためのものである。１６は他方の半導体領域】４上部ｅ
）絶縁膜１５．１１を選択的に除去して設けられた接続
孔であり、当該半導体領域１４と後述するビット線とを
宵、気的に接続するためのものである。１７は接続孔】
６を介して半導体領域１４と電気的に接続され、行方向
に延在して設けられたビット線（ＢＬ）であり、情報と
なる電圧を伝達するためのものである。 次に、子連の構成を有する本発明によるＤＲＡＭの）ｂ
ｌ理について、説明する。 第３図（５）および（Ｂｌは本発明の詳細な説明するた
めのグラフである。第３図（５）および（Ｈｌにおいて
横軸は、ＭｌＳ型の記憶用容量素子の２つの容量′電極
間に印加をれる電圧値Ｖ 、 Ｌ Ｖ ’］を示しであ
る。 縦軸は、容量′電極に目Ｊ ７１０された１圧によって
、その下部のｐ型半導体領域表面近傍に保持される単位
面積あたりの電荷濃度Ｑｓｃ〔個／ｃｆｆｌｌを示した
ものである。縦軸は対数目盛である。図ではｐ型シリコ
ン半導体基板の例を示しているので、前記表面近傍に誘
起される重荷は谷童逝極間電圧ｖＰ〉ｖＦＢでは負電荷
、■、〈ｖＦＢでは正電荷である。 ここで” ｖＦＢはフラットバンド電圧である。負電荷
は電子又はアクセプタ不純物、正電荷は正孔よりなる。 第３図囚は、線軸として蓄積これる電荷として王に空乏
領域中の空間重荷の正孔を利用する場合について示して
いる。これは第２図囚、（Ｂ）に示した半導体領域５が
ある場合に対応する。 本発明の理解を容易にするために、第３図（５）におい
て、まず従来のＤＲＡＭの原理について述べる。 カーブ（ａｌ、 （ｂｌおよびｔｅｌは従来のｌ）ＲＡ
Ｍにおける電圧ｖＰと表面近傍の電荷濃度ｕｓｅの関係
を示す。図において、ｈは蓄積層が形成きれる蓄積領域
であり、ｋは空乏領域であり、 ｒｌｌは反転層か形成
される反転領域である。図ではカーブ（田、（ｂ）およ
び（Ｃ１は記憶容量素子における半導体基板表面近傍部
σ）しきい値電圧（Ｖｔｈ ）を−０，２Ｖ程匹にした
ときの電子およびアクセプタ不、ｌｈＩ！智の数（負篭
荷数）ｎあるいは正札の数ｐを示すものである。 カーブ（ａｌは蓄ＫＮ領域りにおける正孔数ｐを示しｐ
＃ Ｉ Ｏｏｘ／ ｑ （ＶＰ−Ｖ、Ｂ） ｌ・−−−
−・（ｔｌで示される。 カーフＩｃＩは反転領域ｍにおける電子とアクセプタ不
純物ｐｎを示しｎ ”ｑ ０６’ｚ ／ Ｑ （ｖｐ
’ｔｈ）”・・”（２１で本尊れる。ここでＣ６Ｘは容
量素子の訪甫体としての絶縁膜の厚さである。カーブ（
ｂｌは、反転領域にありなから、反転層ができない状態
（深い空乏状塵）において現われる゛アクセプタ不純物
数を示し０８ ＣｃＸニア” Ｐ ’Ｆ Ｂで近似的に
示される。以上により、カーブ（ａｌ、 （ｂｌおよび
ｆｃｌの要部における表面’ｆｑ荷り度Ｑ８ｃをめると
、１ｕ圧■２ニＶｔ１１のとき表面負′屯、荷ａ度Ｑ、
、、−１Ｘ １０” ［個／ｃ
り、特に、ダイナミック型ランダムアクセスメモリし以
下、 Ｉ） ＲＡＭ （Ｄｙｎａ＋ｎｉｃ Ｒａｎｄｏ
ｍ ＡｃｃｅｓｓＭｅｍｏｒｙ ）という〕に適用して
有効な技術に関するものである。 〔背１ｔ１支術 〕 記憶用容量素子（コンデンサ）とスイッチング用トラン
ジスタとからなるメモリセルを有するＤＲＡ Ｍは、そ
の蓄積できる１Ｔｉ報量（ビット数）を増大させる定め
におよびその動作時間を向上をせるために、高集積化の
傾向にある。市集積什においては−ＤｌｔＡＭを構成す
る周辺回路、例えはアドレス選択回路、読み出し回路、
１き込み回路等の半導体素子を縮小化するとともに、情
報を保持するための記憶用容量素子をも縮小化する必要
がある。この記憶用容量素子は、４種書き込み動作頻度
を低減し１貌み出しおよび■き込み動作時間を向上−せ
るようにある所定の容歳値を持つことが要求される。例
えばその容斌値が小ζい場合、アルファ刊＋！（以１、
α線という）によって生ずる不要な少数キャリアの影響
を受けて誤動作あるいはソフトエラーを生じる。そこで
、記憶用容量素子等を形成する半導体基板の一工面に溝
を設け、基板の王表面部のみでなく、溝の内部をも利用
するというＤＩｔＡＭが提案これている（特願昭５０−
５３８８３）。 この記憶用容量素子は、Ｍ ｌ Ｓ （ｂｌｅｔａｌ
］、ｎｓｔ＋−１ａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ ）型の容量素子、具体的には、半導体基板σノー工
面からその内部方向に砥在して設けられた細孔（Ｕ溝ど
もいわｊている）と、その細孔にそって設けられた絶縁
膜と、該絶縁膜土部を覆うように設けられた容量電極と
によって構成されている。また、前記スイッチング用ト
ランジスタは、具体的には、半導体基板に止いに離隔し
て設けられたソース領域およυ・ドレイン領域と、該ソ
ース領域およυ・ドレイン領域間の半導体基板上に絶縁
膜を弁し又設けられたゲート電極とによる絶縁ゲート型
電界効果トランジスタ（以下、八４１ＳＦＥＴという）
によって構成でれている。 しかしなから、本発明者の実験、検討の結果、かかるＩ
ＪＲＡＭにおいて、さらに、高集積化しようとした場合
、次のような問題点か抽出された。 第１の問題点は、前記記憶用容量素子か情報となる電荷
を蓄積する部分は細孔近傍部の半導体基板内部であっ℃
、高集積化のために、隣接する記憶素子間距離をさらに
接近した場合、隣接する記憶用容量素子を形成するそれ
ぞれの細孔部において半導体基板内に形成されるそれぞ
れの空乏領域が互いに結合することになり、この結合の
結果、隣接するそれぞれの容量部に電位差かあれは低電
位の容量部から高ｉｔ位の容量部へ電荷の移動力・生じ
、隣接する容量部間でリーク現象を生じることになる。 これによって、情報の読み出し動作における誤動作を生
じやすく、ＤＲＡＭにおける信頼性か低減はれる。こσ
、）ような理由から−ＤＩｔＡＭの高集積化を期待する
ことかできない・第２の問題点は、細孔技術による立体
的す容量部は、他の従来における平面的な記憶用容量素
子の形成法に比べて、半導体基板内σ）広℃・空乏領域
および反転層領域内に多量の電荷を蓄積できるように大
容積値に構ｂｙできるが、同時に、半導体基板内にα線
や周辺回路部からのキャリアσ）注入によって生ずる不
要な少数キャリアによる影′Ｉ＃度も太きくｔｘる。こ
ｉは、半導体基板σ）−主面からその内部に廷びる細孔
性ζが深くなるにしたかシ゛。 １）１１記少数キヤリアによる影響度か著しく増大する
ためである。α線や周辺回路部からのキャリアσ）注入
によつ１生ずる不要な少数キャリアは記憶用容量の窒乏
層に保持これている電圧を減少ζせ”０”情報を″１″
情報に反転ζせてしまう為。 情報の読み出し動作の誤動作（ソフトニジ−）の原因と
なる。ζらに、α線によって生ずる不要な少数キャリア
に対処すべき所定の１！荷蓄積量をイυるために、細孔
性ζを深くすることには限定かあり、１）ＲＡＭの集積
度を向上することかできなかった。 〔発明の目的〕 本発明の目的は、高集積化が可能なりＲＡＭを提供する
ことにある。 本発明の他の目的は、ＤＲＡＭの隣接するメモリセルの
記憶用容量素子間のリーク現象を防止することにある。 また１本発明の他の目的は、ＤＲＡＭのメモリセルの記
憶用容量素子におけるα線や周辺回路部からの注入によ
って生じる不要な少数キャリアの影響度を低減すること
にある。 ざらに、本発明の他の目的は−ＤＲＡＭの記憶用容量素
子間のリーク電流を低減し、情報保持時間を長くてるこ
とによって、１）ＲＡＭの動作時間の高速化を１ｌｉＪ
能にすることにある。 ７ｒお１本発明の前記ならびにそのほかの目的と新規１
を重機は１本明細壱の以１の記述ならびに添付図面から
ζらに明らかになるであろう。 し発明の概要〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明丁れば、下記のとおりである。 すなわち、記憶用Ｍｆ＆素子とスイッチング用トランジ
スタのＭＩＳＦＥＴとの直列回路をメモリセルとするＤ
ＲＡＮＫ（、；いて、前記記憶用容量素子を構成する第
１堺市プレートを前記Ｍ ｌ Ｓ ｌ！” ＥＴの１つ
の半導体領域と１！気的に接続し７、前記記憶用容量素
子を構成する第２導電プレートに半導体基板を用いて構
成し、該記憶用容量素子上部に９１＋記へＩ １８ Ｆ
Ｅ ｉ”を配向することによって、前記記憶用容量素
子に情報となる電荷を蓄積し、広いを２層または反転層
領域を必要としないことにより、記憶用容量素子間のリ
ーク現象を防止し、かつ、α線や周辺回路部からの注入
によって生じる不要な９舷キャリアの影４！ｌ’［を低
減し、また、ＭＩＳＦＥＴＫ要する面ｆＮを縮小するこ
とかでき、高集積化を達成するものである。 以下、本発明の構成につい又、実施例とともに詳細に説
明する。 〔実施例■〕 本実施例は、ＤＲＡＭのメモリセルについ又。 そのＳ造ならびにその製造方法について説明する。 第１図は１本発明の実施例Ｉを説明するためのＤＲＡＭ
のメモリセルアレイ要部を示す等価回路図である。なお
、実施例■乃至実施例Ｖについては、フォールデッドビ
ットライン１式を採用したＤＩＩＡＭについて説明する
。 第１図において＋ ＳＡ、、ＳＡｔ・・・・・・はセン
スアンプであり、後述する所定のメモリセルと所定のダ
ミーセルとの間の微小な電位差を増幅するためのもので
ある。Ｂ Ｌ ＩＩ−Ｂ Ｌ ＩｔはセンスアンプＳＡ
１の一側端から行方向に延在するビット線である（以下
、ビット線の延在する方向を行方向という）。ＢＬ□、
ＢＬ、、はセンスアンプＳＡ、の一側端から行方向に延
在するビット線である。これらのビット線ＢＬは、情報
となる電荷を伝達するためのものである。ＷＬ、、ＷＬ
、は列方向に延在するワード線であり、後述するダミー
セルのスイッチング用ＭＩＳＦＥＴを構成する所定のゲ
ート電極に接続し、当該ＭｌＳｌｌ’ＥＴ０）ＯＮ。 ＯＦ Ｆ動作をさせるためのものである（以１：、ワー
ド線の延在する方向を列方向という）。ＷＬ、。 ＷＬ、は列方向に延在するワード線であり、後述するメ
モリセルのスイッチング用ＭＩＳＦＥＴを構成する所定
のゲート電極に接続し、当該Ｍ１Ｓ１’ＥＴ（７）ＯＮ
、ＯＦＦ”動作をさせるためのものである。ＭＨｔ Ｍ
ｔｔｅ Ｍｔ□、Ｍ２２ｅ・・・・・・はメモリセルで
あり、情報となる電荷を保持１゛るようになっている。 メモリセルＭ＋＋ｅ ＭＨｖ Ｍｔ、ｔ Ｍｔｔは、そ
の一端か所定のビット線ＢＬに接続されゲート電極が所
定のワード線ＷＬに接続されたＭｌ Ｓ ＦＥｉ”Ｑ＋
ｗ Ｑｔｔ＊ ＱｔＩｅ Ｑ２２・・・・・・と、該Ｍ
ＩＳＦＥＴＱ、ｓ＋−Ｑｓｚ、Ｑ□、Ｑ、２・・・・・
・の他端にその一端が接続され、かつ、他端か接地電位
（ＯＬＶＩ）又は基板バイアス電位（−２，５〜−３，
ｔＢＶ））等の固定電位ｖ８Ｂ端子に接続された容量部
０１．。 ０１１１ ０１１１１ Ｃｔｔ・・・・・・とによって
構成されている。 Ｄｏｔ Ｄｌ、ｅ Ｄｎｗ Ｄｅｗ・・・・・・はダミ
ーセルであり、メモリセル八１の情報である”１”、０
”を判断し得るような電荷を保持１−るようになっ１い
る。ダミー七ルＤ＋＋ｅ Ｄｔｔ＋ Ｄ□、Ｄ、２は、
その一端か所定のピント１４ ＨＬに接続これゲート電
極が所定のワード１ｉｊＷ Ｌに接続されたＭＩＳＦＥ
ＴＱｌｌｌ １＋ ＱＤＩ□ｌ Ｑｏｚｔ＋ ＱＤ２□
・・・・・・と、該ＭＩＳＦＥＴＱＤＩＩＩ Ｑｏ＋ｒ
Ｑｕ２ｘ＋ ’１’Ｄ２２の他Ｑ：Ｍ Ｋその一端が
接続され、かり、他端が固定可使ｖ８Ｂ端子に接続これ
た容量部ＣＤ１□、ＯＤ□２１ Ｃ０２１１０Ｄ２□と
、該容量部ＣＤｉ ｌ １ＣＤ１２１ ＣＤ２１”Ｄ２
２に蓄積された１１荷をクリアするためのクリア用ＭＩ
ＳＦＥＴ０Ｑとによって構成されている。φ０はクリア
用ＭＩＳＦＢＴＯＱのゲート電極と接続するようになっ
ている端子である。 次に１本発明の実施例■の具体的な構造について説明す
る。 第２図（５）は、本実施例の構造を説明するためのＬ）
ＲＡＭメモリセルの要部平面図であり、第２図ｔＢｌは
、第２図（５）０月１−ＩＩ切断線における断面図であ
る。なお一本実施例の全図に一１Ｈいて、同一機能を有
するものは同一符号を付け、そσ）くり返しの説、明は
省略する。 ＠２Ｉ￥１ｔＡｌｅ （Ｉセにおいて、１はｐ−型の半
導体基板であり、ＤＲＡＭを構成するためのものである
。 ２はメモリセル間および周辺回路（図示していない）１
例えばアドレス選択回路、読み出し回路。 書き込み回路等を構成する半導体素子の間に位置するよ
う半導体基板１王而部に設けられたフィールド絶縁膜で
あり、それらを電気的に分離するためのものである。メ
モリセルは、一対のパターンでフィールド絶縁膜２によ
つ℃その周囲を凹まれ。 規定されている。４は記憶用容量素子形成部の半導体基
板１表面近傍部に設けられた細孔（溝）であり、記憶用
容量素子を構成するためのものである。この細孔４は、
記憶用Ｌ！素子における単位節わテあたりの１青報とな
る電荷量ヶ向上１−るように７ｊつ−（いる。６は少／
Ｘ くとも記憶用容量素子形１ＪＭ部の半導体基板１主
面部および細孔４内における半導体基板１表面部に設け
られた絶縁膜であり、記憶用容量素子Ｃを構成するため
のものである。 この絶縁［６は、後述する容量素子の第１ （１）電極
（以下第１導電プレートという）と容量素子の第２の電
極（以１Ｊ第２尋寅プレートという）とによって、情報
となる例えば正孔の電荷を蓄積するようになっている。 ５は記憶用容量素子形成部の半導体基板１表面近傍部お
よび細孔４内における半導体基板１表面近傍部に設けら
れた第２導市プレートとなるｐ＋型半導体領域であり、
記憶用容量素子を構成するためのものである。ｐ＋型半
導体領域５は、絶縁膜６を挾んで容量素子に蓄積てれる
情報とブＩる正孔の電荷または空乏層電荷をできるだけ
多く得るために、または後述する第１導電プレートに印
加される動作電圧よりも高いしきい値電圧を半導体基板
１表面近傍部に設けるために設けられる。なお１本実施
例においては、積極的に半導体領域５を設けであるが、
半導体基板１を第２導ｉＨプレートとし、絶縁膜６の膜
厚、＠質や半導体基板１表面近傍部のしきい値１玖圧ま
たは第１導電プレートに印〃ｕされる動作電圧等を制御
し、半導体領域５を設はブＦいで１Ｎ報と１ｊる電荷を
蓄積してもよい。半導体領域５け基板１と同１Ｊ位つま
り基板バイアス市川ＶＢＥ［−−Ｖ」とされる。７は接
続孔であり、後述する第１導１「プ１／−卜とＭｌＳＦ
ＥＴＱの一方の半導体領域とを電気的に接続するための
ものである。８は接続孔７部の半導体基板１表面近傍に
設けられたｎ′？型の半導体領域であり、後述する第１
導車プレートとＭ ｌ Ｓ ｌ” Ｅ゛１゛Ｑの一方の
半導体領域とを電気的に接続するためのものである。９
はメモリセルごとに独立して記憶用容量素子形成部の絶
縁膜６上部に設けられ、かつ、一端部が接続孔７および
半導体領域８を弁し℃後１ボするｈｌ ｌ Ｓ Ｆ Ｅ
Ｔの一方の半導体領域と電気的に接続して設けられた
第１導電プレートであり、記憶用容量素子Ｏを構成”す
るためのものである。メモリセルσ）記憶用容量素子Ｏ
は、主に、第１導電プレート９．第２導電プレートであ
る半導体領域５および絶縁膜６とによって、構ｂｙされ
ている。１０は第１導゛σプレート９を覆うように設け
られた絶縁膜であり、第１￥！笹プレート９と後述する
ワード線とを、また、近接する第１導宵プレート９間を
′電気的に分離するためのものである。１１はＭ１Ｓｌ
Ｉ″ＥＴ形成部の半導体基板１王面部に設げらｉｔたＩ
ｆＩ！３縁膜であり一王としてゲート絶縁膜を構成する
ためのものである。１２は所定の絶縁膜１１１部に設け
られたゲート電極であり。 ＭＩＳＩ”Ｅ Ｔ Ｑを構成するためのものである。 】３は列方向に隣接するメモリセルのゲート電極１２と
電気的に接続し、かつ、ゲート電極１２と一体化して列
方向に延在するように設けられたワード線（ＷＬ）であ
り、後述する八ｌｌ５ＦＥＴをＯＮ、Ｕｌ’Ｆ’（スイ
ッチング）させるためのものである。１４はゲート電極
１２両側部の半導体基板１表面近傍部に設けられたｎ＋
型の半導体領域であり、ノース領域およびドレイン軸域
と１ｉ−ってＭ ｌ Ｓ Ｆ Ｅ Ｔを構成する１こめ
のものである。スイッチング用トランジスタ、すなわち
、ＭＬＳｋ’ＥＴＱは、グー）１１極１２．半導体領域
１４および絶縁膜】１とによって構成さ才している。−
万の半導体領域１４は、半導体領域８と電気的に接続さ
れており、前述したように、第１堺市プレート９と電気
的に接続されている。１５は全面を榎うように設けられ
た絶縁膜であり、ゲート電極１２およびワード線（ＷＬ
）１３と後述丁ｌ）ビット線とを′屯、気的に分離する
ためのものである。１６は他方の半導体領域】４上部ｅ
）絶縁膜１５．１１を選択的に除去して設けられた接続
孔であり、当該半導体領域１４と後述するビット線とを
宵、気的に接続するためのものである。１７は接続孔】
６を介して半導体領域１４と電気的に接続され、行方向
に延在して設けられたビット線（ＢＬ）であり、情報と
なる電圧を伝達するためのものである。 次に、子連の構成を有する本発明によるＤＲＡＭの）ｂ
ｌ理について、説明する。 第３図（５）および（Ｂｌは本発明の詳細な説明するた
めのグラフである。第３図（５）および（Ｈｌにおいて
横軸は、ＭｌＳ型の記憶用容量素子の２つの容量′電極
間に印加をれる電圧値Ｖ 、 Ｌ Ｖ ’］を示しであ
る。 縦軸は、容量′電極に目Ｊ ７１０された１圧によって
、その下部のｐ型半導体領域表面近傍に保持される単位
面積あたりの電荷濃度Ｑｓｃ〔個／ｃｆｆｌｌを示した
ものである。縦軸は対数目盛である。図ではｐ型シリコ
ン半導体基板の例を示しているので、前記表面近傍に誘
起される重荷は谷童逝極間電圧ｖＰ〉ｖＦＢでは負電荷
、■、〈ｖＦＢでは正電荷である。 ここで” ｖＦＢはフラットバンド電圧である。負電荷
は電子又はアクセプタ不純物、正電荷は正孔よりなる。 第３図囚は、線軸として蓄積これる電荷として王に空乏
領域中の空間重荷の正孔を利用する場合について示して
いる。これは第２図囚、（Ｂ）に示した半導体領域５が
ある場合に対応する。 本発明の理解を容易にするために、第３図（５）におい
て、まず従来のＤＲＡＭの原理について述べる。 カーブ（ａｌ、 （ｂｌおよびｔｅｌは従来のｌ）ＲＡ
Ｍにおける電圧ｖＰと表面近傍の電荷濃度ｕｓｅの関係
を示す。図において、ｈは蓄積層が形成きれる蓄積領域
であり、ｋは空乏領域であり、 ｒｌｌは反転層か形成
される反転領域である。図ではカーブ（田、（ｂ）およ
び（Ｃ１は記憶容量素子における半導体基板表面近傍部
σ）しきい値電圧（Ｖｔｈ ）を−０，２Ｖ程匹にした
ときの電子およびアクセプタ不、ｌｈＩ！智の数（負篭
荷数）ｎあるいは正札の数ｐを示すものである。 カーブ（ａｌは蓄ＫＮ領域りにおける正孔数ｐを示しｐ
＃ Ｉ Ｏｏｘ／ ｑ （ＶＰ−Ｖ、Ｂ） ｌ・−−−
−・（ｔｌで示される。 カーフＩｃＩは反転領域ｍにおける電子とアクセプタ不
純物ｐｎを示しｎ ”ｑ ０６’ｚ ／ Ｑ （ｖｐ
’ｔｈ）”・・”（２１で本尊れる。ここでＣ６Ｘは容
量素子の訪甫体としての絶縁膜の厚さである。カーブ（
ｂｌは、反転領域にありなから、反転層ができない状態
（深い空乏状塵）において現われる゛アクセプタ不純物
数を示し０８ ＣｃＸニア” Ｐ ’Ｆ Ｂで近似的に
示される。以上により、カーブ（ａｌ、 （ｂｌおよび
ｆｃｌの要部における表面’ｆｑ荷り度Ｑ８ｃをめると
、１ｕ圧■２ニＶｔ１１のとき表面負′屯、荷ａ度Ｑ、
、、−１Ｘ １０” ［個／ｃ
【１目、’ｆｉｌ圧ＶＰ
−（＋のときの表面負イ釘濃匹Ｑ１ｏ＝２．２ＸＪｕ１
１（個／Ｃ消〕となる。 従来のＤＲＡＭメモリセルの記憶用容量素子は。 その１７＃報となる重荷を１反転領域！１１における電
子としていた。すなわち、一定の電圧１例えば５シｖ〕
程度の電圧を８景電極に印加し、動作域を反転領域ｒｎ
とする。その士で、外部から重荷を供給して反転層を形
成し１ことき（カーブ（Ｃ１の状Ｂ）の電荷１ＱＩＬと
、外部から重荷を供給せずに深い空乏状塵（カーブｔｂ
＋の状態）の電荷層ＱＩＨとを情報に応じて形成する。 ′電荷量ＱｔＬは例えは信号００″けなわちＬ゛′）に
１軍、荷量Ｑ４は信号“１”（ｆ ｔｘわち”Ｈ”）に
対応はせ、２つσノ状態の電荷量の差△Ｑｘ ”’Ｑｔ
ＬＱ１Ｈ” ５．３ Ｘ １０ ′２（ｉ固／ｃｍｌ〕
を利用して信号を読出していた。 これに対して、本発明のＤＲＡＪＩメモリセルの記憶容
量素子は、その情報となる電荷を少なくとも空乏領域に
おける空間重荷とすることである。 すなわち、本発明のＤＬＬＡＭは、反転層をオリ用しな
いところに特徴がある。 カーブ（山およびｔｅｌは本発明の１）ＩｔＡＭにおけ
る容量電極の′電圧（第１辱甫プレートの電圧）ｖＰと
半導体領域４０表面近傍の町荷ａ度Ｑｓｃの関係を示す
。カーブ（山はカーブ（ａｌを′」π圧ｖＰの負の方向
（図中左方向）へ＃動したものに近似である。 カーブｔｅｌは、反転状ｊｉμではなく、空乏層中に現
われる空間電荷の袖を示ｆ０フラットバンド笹庄は従来
のＶｒｎｘ−０，９ＬＶ、］］カラＶ、ＢＤ＝−１．２
Ｖｌにしている。フラットバンド電圧を殆んど変化させ
ずに、窒乏状叩での空間電荷量を増や丁ために、ｐ＋型
半導体領域５を形成し又いる。具体的にはｐ−型基板１
の不純物濃１ｆｆ１．５Ｘ１０″１［個／Ｃｌｌ１〕か
らｉ、５ｘｉｏ”ｔニー個／Ｃｌｌ１１にまで不純物濃
度を高めている。これによって、読出し電荷量を太き（
している。蓄積領域り、空乏領域におよび反転領域ｍを
つくる電圧の範囲も同様に変化する。 以上のように＋ Ｖ、とＱｓｃの関係を変化させること
によっ又−空乏領域の空間筒、荷を有効に利用できるよ
うにしている。丁なわち、容ｉ電極である第１導電プレ
ート７に、情報に応じてｖ、＝０（Ｖｌ又は５［Ｖｌを
ＥｉＪ）ＪＤ″ｆ′ると、蓄積される情報としての笥、
荷量はカーブｔｅｌに従って変化する０つまり、反転層
は形成さｉず、深い９乏状態とｌＩる。 これにより、Ｖ、＝０［ν］のときの電荷量ＱＤい又は
ｖＰ＝５〔ｖ〕のときの電荷量ＱＤ□が蓄ａこれる。電
荷ＪｉＱＤＬは例えば信号″０”に、電荷量ＱＤＨは信
号″１”に対応する。２つの電荷量の差△ＱＤ＝ＱＤ、
−ＱＤＬ＝ ５．６ Ｘ １０ ＋２［個／ｃｄｌ］を
利用すればメモリセルに１ビツトの情報を蓄えられる。 この電荷量は前述の従来のＤＲＡＭのメモリセルと同等
又はそれ以上の電荷量となっている。 このように反転層を利用せずに十分な電荷量か得られる
。 第３図＋ＤＩは、情報として蓄■ｒｔされる電荷として
−主に蓄積領域中の蓄積状態の正孔を利用する場合につ
いて示している。これは、第２図ｔＡ１． （Ｂｌ程に
深いｐ＋型半導体領域を形成する場合ではなく、極めて
浅いｐ″ｒ型イオン打込み領域を形成した場合に対応す
る。すなわち、イオン打込みされたボロンイオンか、見
かけ上界面電荷として働くように浅く打込んだ場合の例
である。なお、第３図面と同一部分は同一符号で示し、
その説明を省略する。 カーブｉｆ）およびｔｇｌは、夫々、カーブｔａｒおよ
びｔｂ＋を電圧■、の正の方向（図中右方向）へ一定値
だけ移動ζせたものに近似のカーブである。具体的には
、フラットバンド電圧を従来のｖＦＢＩ””−〇、９し
Ｖ〕からＶ、ＢＡ−＋５．２ ＬＶ）にまで高めている
。 このために、ボロンイオンを極く浅く打込んで界面電荷
を増やしている。蓄積領域り、空乏領域におよび反転領
域ｍをつくる電圧Ｖ、の範囲は、フラットバンド電圧の
変化分だけ同様に変化する。 以上のように、ｖＰとＱ１０との関係を変化させること
によって、蓄積状態の正孔を有効に利用できるようにし
ている。丁なわち、容量を極である第１導電プレート９
に、情報に応じてＶＰ＝（ＩＬＶＩ又は５．２［Ｖｌを
印７ＪｌＩすると、蓄積される情報としての電荷量はカ
ーブ（ｆｌおよび（ｇｌに従って変化する。 つまり１反転領域は利用され１工い。Ｖ、＝ｏ［Ｖｌの
ときけ巾、荷１ｌＱＡＬが、Ｖ、−５［Ｖ）のときは電
荷量ＱＡＨが蓄積される。電荷量ＱＡＬは例えは信号”
０”に、電荷量ＱＡＨは信号”１”Ｋ対応する。 ２つの電荷量の差△ＱＡ＝ΔＱＡＬ−ΔＱＡＨは従来の
電荷量６９１以上である。このように、反転層を利用せ
ずに十分な電荷量か得られる。電荷数ＱＡＬは蓄積状態
の正孔によって、■荷量ＱＡＩＩは空乏領域中の空間電
荷によって保持される。／ｊお。 ＱＡＬに対しＱＡ、＋７）！、荷の符号は正負が逆であ
るが何らζしつかえなく、電荷量の差はΔＱＡで示され
る。また、 Ｖｐ＝５ ［Ｖｌであるとき’ ＱＡＨは
図中ＶＦｌｌＡの左側の蓄積状態の正札によって保持さ
れることになる。カーブ（ｆＪおよび（ｇｌは不純物イ
オンのト゛−ズ量によって制御しつる。この例で鴫、第
３図（２）の場合と同一のドーズ量である。 第３図面、 （Ｂｌに示した原理の他に、これら２つを
合わせた使い方のＤＲＡＭも可能である。界面電荷量を
伺らかの方法で増７７０してやると同時に、空乏領域の
空間電荷量をも増やしてやることもできる。また、ｎ型
半導体基板を用いた場合も同様である。この場合、１肯
報となる電荷は蓄積状態の電子又は空乏状態のドナーか
らなる空間電荷である。 次に１本発明の笑施例Ｉの具体、的な製造方法について
説明する。 第４図〜第１１図の各図において囚は１本実施例のＳ遣
方法を説明するためσ）各唇造工程におけるＤＲＡＭメ
モリセルの要部平面図であり、第４図〜第１１図の各図
のｔＢｌは、それぞれの図番に対応する（２）の切断線
における断面図である。 まず、ＤＲＡＭをＷ１成するために、単結晶シ１Ｊコン
（８１）からなるｐ−型半導体基板１を用意する。この
半導体基板１に、第４１囚、 ＩＢＩに示すように、隣
接するメモリセル間および周辺回路。 例えはアドレス選択回路、読み出し回路、書き込み回路
等を構成する半導体素子間（図示して−食い）を電気的
に分離するための厚いフィールド絶縁膜＜８１０２膜）
２を形成する。こσ）フィールド絶縁膜２は、周知のシ
リコン基板をシリコン窒化膜（シリコンナイトライド膜
）をマスクとして用いて選択的に熱酸化する技術によっ
て形成すれを丁Ｊｕ’。 第４図（２）、（Ｂ）に示ｊＩ程の後に、細孔ならひに
第２導電プレートを形成するために、絶縁膜３Ａ。 絶縁膜３Ｂ、絶縁膜３０を半導体基板１全面に形成する
。前記絶縁膜３Ｃは、細孔を形成するための耐エツチン
グマスクであり、例えば二酸化ケイｔ−（Ｓ ｉｏｔ
）膜を用いれはよい。前記絶縁膜３Ｂは、第２導電プレ
ートを形成するための耐不純物導入マスクであり、例え
ばシリコンナイトライド（ＳｉｓＮ＊）膜を用いれはよ
い。前記絶縁膜３Ａは。 半導体基板１とシリコンナイトライド膜３Ｂとσ）応力
を緩和するためのものであり、例えば二酸化ケイ素膜を
用いればよい。絶縁膜３Ａは半導体基板１０表面の熱酸
化によつ℃形ｆＮすればよ（・。絶縁膜３Ｂ、３０は、
熱酸化技術、化学的気相析出〔以Ｔ； −０Ｖ Ｄ （
Ｏｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
）という〕法によって形成すればよい。そして、記憶用
容量素子形成部の絶縁膜３０を選択的にノくターニング
し、細孔を形成するための第１マスクを形成する。この
第１マスクを用いて異方性σ）ドライエツチングを施し
、Ｓ折重に絶縁膜３ＢｅａＵを除去して絶縁膜３Ｂによ
る第２マスクを形成し、ζらＫ、選択的に所定部分の半
導体基板１を除去して、第５１囚、 ＩＢＩに示すよう
に、細孔４を形成する。この細孔４の暢寸法Ｗはｉ−１
，５，Ｌμｍ］程度でよく、その半導体基板１表面から
の深ζは２〜４［μｍ〕程度あればよい。 第５図（２）、ノ）に示す工程の後に、前記第１マスク
となった絶縁膜３０を選択的に除去し、第２マスクとな
る絶縁膜３Ｂを露出尽せる。この第２マスクを用い、細
孔４内の露出享れた半導体基板１表面近傍に不純物を尋
人し、第６図囚、（Ｂ）に示すように、第２導電プレー
トとなるｐ＋型の半導体領域５を形成する。この半導体
領域５は、記憶用容量素子形成部において、記憶用容量
素子に蓄積されるより多くの情報となる電荷量または空
乏層電荷量を得るために、後述する第１導電プレートに
印加される動作電圧よりも茜いしきい値電圧（ｖｔｈ）
を得るように形成てれはよい。例えば。 ＩＸＩＵ′８（原子個／ｃｄ！］程度またはそれ以上の
濃度のポロン（Ｂ）イオンを、９００〜１０００Ｌ℃〕
程度の熱拡散技術によって導入して形成する。 この場合における半導体領域５０半導体基板１表面から
その内部方向への深享は、０．３ＣμｍＥＪｍ度に形成
これる。 第６図（４）、（Ｉ３１に示す工程の後に、前記絶縁膜
３Ｂ、３Ａを選択的に除去し、第７図囚、ＩＢＩＫ示す
ように、記憶用容量素子を構成するために、全面に絶縁
膜６を形成する。この絶縁膜６としては、度の膜厚をイ
１ｊるＯＶＤ法で形成したシリコンナイトライド膜と１
Ｍシリコンナイトライド膜と半導体基板１との応力を緩
和するために、ナイトライド膜下部に設ける例えば８０
［Ａ］程度の膜厚を有する第４の二酸化ケイ素膜と、前
記ナイトライド膜のピンホールを除去するために、ナイ
トライド膜上部に設ける例えば３０１４膜程度の膜厚を
有する第２の二酸化ケイ素膜とによって構成ざｔまたも
のを用いれはよい。第１および第２の二酸化ケイ素膜は
、夫々、半導体基板およびシリコンナイトライド膜表面
の熱酸化によって形成すれはよい。 第７図囚、ＩＢ）Ｖｃ示す工程の後に、後の工程により
て形成される第１導電プレートとＭｌｉ！３ＦＥＴを構
Ｊ５３１″する一方の半導体領域との雷、見向な接続部
において、絶縁膜６を選択的に除去し、接続孔７を形成
する。この後、第１堺市プレートとなる多結晶シリコン
膜を、（ＪＶＤ法によって全面に形成する。多結晶シリ
コン膜は、例、ｔば１５００〜３Ｏ００［Ａ］程度の膜
厚でよい。この多結晶シリコン膜に、導電性を得るため
にリンを拡散する処理な施丁かまたは１×１０１４し原
子個／ｃｄｌｌ程度のヒ素（Ａｓ ）イオン不純物を、
３０（ｊ（ｅＶ）程度のエネルギでイオン注入した後、
熱処理を行う。この処理たよって、接続孔７部分の半導
体基板１表面近傍部に不純物が拡散これ、後の工程によ
って形成これるＭＩＳＦＥＴを構成するｎ′？型半導体
領域８をＪし成する。ｎ“型半導体領域８は、ｐ“型半
導体領域５と離して設けられる。高不純物濃度領域同志
の接合が形成されることによって、接合の降伏電圧が劣
化するのを防止するためである。半導体領域８の深さは
＋’ ０．２ Ｌμｍ］程度になる。この後に、多結晶
シリコン膜を選択的にパターニングし、第８図（２）、
Ｕに示すように、一端部が半導体領域８と電気的に接続
され、かつ細孔４を覆うように設けられた絶縁膜６上部
に延在する第１導゛曙プレート９を形成する。第１導電
プレート９は各メモリセル毎に独立し１設けられる。こ
れによって、メそリセルの記憶用容量素子０か形成され
る。 第８口開、 （Ｂｌに示す工程の後に、露出されている
絶縁膜６の主としてシリコンナイトライド膜を耐熱処理
のためのｉスフとして用い、熱酸化技術によって、第１
導電プレート９を機う絶縁膜（Ｓ ｉＯｔ膜）１０を形
成する。この絶縁膜１Ｏは、第１導電プレート９と後の
工程によって形成されるワード線とが電気的に分離でき
るように、その１膜厚を例えば２０００〜３０００［Ａ
１程度に丁ればよい。これによって、細孔４部分が埋ら
ない場合は、埋込み材料１例えば、多結晶シリコン膜、
絶縁膜を用いて溝内を埋める必要がある。多結晶シリコ
ンは酸化により絶縁物とする必要がある。この後Ｋ、露
出された絶縁膜６を選択的に除去し、第９ｉｌｌ囚、（
Ｂ１に示すように、除去された部分に、王としてゲート
絶縁膜を構成するための絶縁膜１１を露出した半導体基
板１０表ｉＭｊの熱酸化により形成する。この絶縁膜１
１は、例えば２００ＬＡ）程度の膜厚を有している。 第９ 図（Ａｔ 、 （ＢＩＫ示ｆ 工ａ〕ｆＫ、 Ｍ
ｌ Ｓ ｉｉ’ Ｅ Ｔのゲート電極、ワード緋およ
び周辺回路の半導体素子を形成するために、全面に多結
晶シリコン膜を形成する。この多結晶シリコン膜に前述
と同様の処理を施し、低抵抗化する。この後に、多結晶
シリコン膜を選択的にバターニングし、ゲート電極１２
．ワード＠（ＷＬ）１３ならびに周辺回路の半導体素子
（図示していない）を形成する。ゲート電極１２は、列
方向に隣接する他のメモリセルのゲート電極１２と電気
的に接続されており、列方向に延在するワード＋ｗ１３
を構成するようになっている。また、ゲート電極１２．
ワード線（ＷＬ）１３としては、モリブデン（Ｍｏ）、
タングステン（Ｗ）、チタン（Ｔｉ ）等の高融点金属
層。 該高融点金属のシリコンとの化合物であるシリサイド又
は多結晶シリコン層とその上の高融点金属層又は高融点
金属のシリサイド層からなる２／１を構造等を用いても
よい。この後に、Ｍ ｌ ８ Ｆ’ＥＴ形成部において
、ゲート電極１２を耐不純物導入のためのマスクとして
用い、絶縁膜１１をブトした半導体基板１表面近傍部に
、Ｍ ｌ Ｓ ｋ’ Ｅ ’１’のソース領域およびド
レイン領域を形成するために、自己整合（ｓｅｌｆ ａ
ｌｉｇｍｅｎｔ）的にｎ＋型の不純物を導入する。この
導入された不純物に引き伸し拡散を施し、第１０図（５
）１回に示すように、ソース領域およびドレイン領域と
なるｎ＋＋半導体領域１４を形成する。前記半導体領域
８は、−万の半導体領域１４と電気的に接続される。こ
れによって、メモリセルのスイッチング用トランジスＩ
’ （ＭｌｓＦＥＴ）ＱがＪ１６成される。また、前記
ｎ＋型の不純物としては、ヒ素イオン不純物を用い、絶
縁膜１１を透過するようなイオン注入技術によって導入
すればよい。ｎ＋型領領域深さは０．２シμｍ］程度と
浅い。 第１０図（５）、（Ｂｌに示す工程の後に、ゲート電極
１２およびワード線（ＷＬ）１３と後の工程によって形
成婆れるビット線とを電気的に分離するために、全面に
絶縁膜１５を形成する。この絶縁膜１５としては１表面
の起伏部を緩和し、かつ、ＤＩｔＡＭＩ７）ＩＪ気気持
特性影響を与えるナトリウム（Ｎａ ）イオンを捕獲す
ることができる７オスフオシリケートガラス（ｐｓｉ）
膜を用いるとよい。 この後に、他方の半導体領域１４と後の工程によって形
成されるビット線との接続をするために一当該半導体領
域１４上部の絶縁膜１５．１１を選択的に除去し、接続
孔１６を形成する。この接続孔１６を弁して、半導体領
域１４と電気的に接続し、第１１図（５）２ｇ３）に示
すように５行方向に延在するビット線（ＢＬ）１７を形
成する。このビット線（ＢＬ）１７は１例えばアルミニ
ウム（Ａ／）によって形成すればよい。この後、最終保
護膜としてＰＳＧ膜およびプラズマＯＶＤ法によるシリ
コンナイトライド膜を形成する。 これら一連の製造工程によって１本実施例のＤＲＡＭは
完成１−る。 次に、本発明の実施例Ｉの具体的な動作について説明す
る。 本実施例の動作は、第２図（Ａｔ 、 ｔＢ’ｌを用い
、所定のメモリセルの動作について説明する。 まず、メモリセルに情報を書き込む場合において説明す
る。メモリセルのＭｌＳ１ｉ’ＥＴＱを構成するゲート
電極１２に、選択的に制御重圧を印加して、当該Ｍｌ
８ＦＥＴＱを導通（ＯＮ）させる。 この後に、接続孔１６を介して半導体領域１４と電気的
に接続されているビット線（ＢＬ）１７に、情報に対応
した電圧を印加させる。これによって、ビット線（ＢＬ
）１７の情報となる電圧は、Ｎ１１Ｓ Ｆ Ｅ Ｔ Ｑ
を介して第１導寛プレート９に印加される。第２導′邂
プレートとなる半導体領域５は半導体基板１と電気的に
接続され、所足の固定電位ｖ８８ Ｋ保持されている。 すなわち、第２導電プレートの電位と第１導電、プレー
ト９に印加された情報となる電圧とに電位差があれば、
それらの介在部分である絶縁膜６に情報となる電荷が蓄
積、所印、メモリセルの記憶用容量素子Ｃに書き込まれ
る。 メモリセルに情報を保持する場合は、メモリセルの記憶
用容量素子Ｃに情報を書き込んだ状態において、ＭＩＳ
ＦＥＴＱを非導通（ＯＦＦ）と嘔せればよい。 また、メモリセルの情報を読み出て場合には。 前記書き込み動作と逆の動作を行えばよい。 本実施例によれば、細孔技術による記憶用容量素子とＭ
ＩＳＦＥＴとの直列回路をメモリセルとする１）ＲＡＭ
において、前記記憶用容量素子は。 所定の半導体基板主面部および細孔内における半導体基
板表面部に設けられた絶縁膜と、一端部が前記絶縁膜上
部に設けられ、他端部が前記ＭＩＳＦＥＴの一方の半導
体領域と電気的に接続して設けられた第１導電プレート
と、所定の半導体基板表面近＃部および細孔内における
半導体基板表面近傍部に設けられた第２導電プレートと
なる半導体領域とによって構成することができる。これ
によって、その情報となる電荷を第１導゛亀プレートと
第２導１ｎプレートとの介在部分における絶縁膜に蓄積
することができるとともに、細孔部から半導体基板内部
に形成される空乏領域を第２導市グレートによって抑制
することができる。従って、隣接する記憶用容量素子間
におけるそれぞれの空乏領域の結合を防止することがで
き、それらの間でのリーク現象を防止することができる
。 また、リーク現象を防止することかできるために、それ
ぞれの記憶用容量素子間におけるリーク電流を低減する
ことができる。これによって、記憶用容量素子における
情報となる電荷保持時間を向上し、再書き込み動作頻度
を低減′″ｒることができる。従つＴ、ＤＲＡＭの動作
時間を向上することができる。 さらに、記憶用容量素子に蓄積される情報となる電荷は
、蓄積層が形成される蓄積領域または狭い空乏層領域に
おける電荷を用いることができる。 従って、広い空乏領域または反転層領域内に蓄積される
電子を情報とする必要がなくなるために、α線や周辺回
路部からの注入によって生じる不賛な少数キャリアによ
る影響を防止することかできる。 また、享らに、記憶用容量素子は、α想によって生じる
不要な少数キャリアによる影響度を考慮する必要かない
ために、その占有面積を縮小することかできる。これに
よって、ＤＲＡＭの高集積化を可能にすることができる
。 し実施例Ｉ］ 本実施例は、ＤｌｔＡＭＯ＋メモリセルについて。 その構造について説明し、その製造方法については前記
実施例Ｉとほぼ同様であるのでその説明は省略する。本
実施例は、実施例Ｉの第１導市プレート土にさらに固定
電位の印加された第３導電プレートを股げ、容量値の増
加および安定化を図った例である。 第１２図（５）は、本実施例の構造を説明するためのＤ
ＩｔＡＭメモリセルの要部平面図であり、第１２図（匂
は一第１２図（５）の■−■切断線における断面図であ
る。なお１本実施例の全図において。 前記実施例１と同一機能を有するものは同一符号を付け
、そのくり返しの説明は省略する。 第１２図（５）、（Ｂ）において、６Ａは第１導電プレ
ート９を少なくとも覆うように設けられた前記絶縁膜６
と同様の構成の絶縁膜であり、記憶用容量素子を構成す
るためのものである。この絶縁膜６Ａは、第１導電プレ
ート９と後述する第３の電極（以下、第３導電プレート
という）とによって、情報となる正孔の電荷を蓄積する
ようになっている。また、隣接するメモリセルの第１導
電プレート９間を、電気的に分離するようになっている
。 １８は絶縁膜６へ上部に設けられ、かつ、同一のメモリ
セルアレイ内の他のメモリセルの第３導゛亀プレートと
接続され一体化されて設けられた第３導電プレートであ
り、記憶用容量素子を構成するためのものである。この
第３導電プレート１８には、固定電位例えば基板と同電
位が印加されるようになっている。メモリセルの記憶用
容量素子は、王に、第１導電プレート９．第２導電プレ
ートである半導体領域５および絶縁膜６から成る容量Ｃ
と、第１導電プレート９．第３導電プレート１８および
絶縁膜６Ａから成る容量Ｃ１との並列回路接続したもの
によって構成されている。ＩＯＡは第３導電プレート１
８を覆うように設けられた絶縁膜であり、第３導電プＶ
−）１８とワード線（ＷＬ）１３とを電気的に分離する
ためのものである。 このような、第１２色間、 （Ｂｌに示したメモリセル
を用いて、具体的なメモリセルアレイを構成すると、第
１３図に示すようになる。 第１３図は、本発明の実施例■を説明するための概略的
なメモリセルアレイの要部平面図である。 なお、第１３図は、その図面を見易くするために、６導
を層間に設けられるべき絶縁膜は図示しない。 また、第１３図において、第３導電プレート１８を除け
ば実施例Ｉの平面と同一となる。 次に１本発明の実施例■の具体的な動作について説明す
る。 本実施例の動作は、第１２図（Ａｌ 、 （Ｂｌを用い
、所定のメモリセルの動作について説明する。 まず、メモリセルに情報を書き込む場合において説明す
る。メモリセルのＭｌ ５ＦＥＴＱを構成するゲート電
極１２に１選択的に制御電圧を印加して、当該Ｍｌ ５
ＦＥＴＱをＯＮさせる。この後に、接続孔１６を通して
半導体領域１４と電気的に接続されているビット＃（Ｂ
Ｌ）１７に、情報となる電圧を印加する。これに、Ｘ：
って、ビット線（ＢＬ）１７の情報となる電圧は、ＭＩ
ＳＦＥＴＱを介して第１導電プレート９に印加される。 第２導電プレートとなる半導体領域５は半導体基板１と
電気的に接続され所定の固定電位ｖ８ｇに保持され、例
えば第３導電プレート１８も固定を位ｖ８８に保持され
ている。すなわち、第２導電プレートおよび第３導電プ
レート１８の電位と第１導電プレート９に印加された情
報となる電圧とに電位差があれば、それらの介在部分で
ある絶縁膜６および絶縁膜６Ａとに情報となる電荷が蓄
積、所朗、メモリセルの記憶用容量素子０．に書き込ま
れる。 メモリセルに情報を保持する場合は、メモリセルの記憶
用容量素子０１に情報を書き込んだ状態において、ＭＩ
５ＦＥＴ（１−ＯＦＦさせればよい。 また、メモリセルの１ｆｔ報を読み出て場合にけ一前記
巻き込み動作と逆の動作を行えばよい。 本鴻施例によれば、細孔技術による記還用各量累子とＭ
ＩＳＦＥＴとの直列回路をメモリセルとするＤＩＬＡＭ
において一前記実施例Ｉと同様１１効果を得ることがで
き、さらに、第１導電プレート上部に絶縁膜を介し″′
Ｃ第３導笥プレートを設けることにより、第１導電プレ
ートと第２導電プレートとによって蓄積される電荷量と
一第１導宿プレートと第３辱笛プレートとによる電荷量
とを記憶用容量素子に蓄積量ることができる。これによ
って、前記実施例１に比べて、記憶用容量素子の占有面
積における電荷蓄積量を約２倍に増大ζせることかでき
、よりＬ）ＲＡＭの高集積化な可能にすることができる
。 また、第１導町プレート上部に固定電位の第３専篭プレ
ートを設けることにより＋ を圧が変動する制御電圧が
印加されるワード線が、第１導電プレートに与える影響
を防止することができ、記憶用容量素子に蓄積される正
孔の笥、荷量を安定化さセることができる。これによっ
て、ＤＲＡＭの魯き込み、読み出し動作を安定化略せる
ことかでき、ＤＲＡＪＩの高信頼性を可能にすることが
できる。 〔実施例■〕 本実施例は、ＤＲＡＭのメモリセ／Ｌ／について、その
構造について説明し、その製造方法については前記実施
例Ｉとほぼ同様であるのでその説明は省略する。本実施
例は、実施例ｒにおいてメモリセル間に設けたフィール
ド絶縁膜を低減し、高集積化を図る例である。 ８ｇ１４図（４）は１本実施例の構造を説明するための
ｌ） ＲＡ Ｍメモリセルの要部平面図であり、第１４
１１１Ｂｌは、第１４図（２）の止−刈Ｖ切断線におけ
る断面図である。なお、本実施例の全図において、前記
実施例ｉと同一機能を有するものは同一符号を付け、そ
のくり返しの説明は省略する。 第１４１１１Ｂｌにおいて一２Ａは所定のメモリセル間
および周辺回路（図示していない）１例えばアドレス選
択回路、読み出し回路、魯き込み回路等を構成する半導
体素子間例えばＭＩＳＦＥＴの間の半導体基板】主面部
に設けられたフィールド絶縁膜であり、それらを電気的
に分離するためのもσ）である。メモリセルは、第１４
図（ＯＩＫ示すように、一対のパターンで行方向にくり
返しパターンとなるようにフィールド絶縁膜２ＡＫＪ：
つて形取らｉｔている。フィールド絶縁膜２人は、メモ
リセルアレイ内では、王として列方向におい℃隣接する
メモリセル間に設けられる。なお１４Ａはカードリング
となるｎ＋型半導体領域が形成されるべき領域である。 ５Ａは記憶用容量素子形成部の半導体基板１表面近傍部
に設けられ、かつ、行方向において隣接する記憶用容量
素子と一体的に設けられた第２導電プレートとなるｐ“
型の半導体領域である。この様子を第１４９１（０１に
示す。記憶用容量素子を構成すると同時に、行方向にお
い又隣接する記憶用容量素子間を電気的に分離するだめ
のものである。半導体領域５Ａは、絶縁膜６に蓄積され
る多くの情報となる正孔の電荷または空乏層１１荷を得
るために、第１導電プレートに印加される動作電圧より
も昆いしきい値電圧を半導体基板１表面近傍部に設ける
ためのものである。 また、半導体領域５Ａは、第１導電プレートに電圧が印
加されることにより、その下部の半導体基板１表面部か
らその内部方向に形成される空乏領域の伸びを抑制する
ためのものである。なお、半導体領域５Ａは、半導体基
板１よりも高い不純物濃度を有していればよい。また、
第１４図（ｑにおいて切断１Ｂ−Ｂに沿う断面は、第７
図Ｕにおいて隣接する２つの細孔４の間に存在するフィ
ールド絶縁膜２を省略したものと同一になる（絶縁膜６
は図示しない）。 本実施例によれば、細孔技術による記憶用容量素子とＭ
ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭに
おいて、前記実施例１．１１と同様な効果を得ることが
でき、さらに、前記記憶用容量素子は１行方向において
隣接する当該他の記憶用容量素子と第２導電グレートで
ある半導体領域によって電気的に分離することができる
ためＫ。 ＤＲＡＭにおけるその占有面積の大きなフィールド絶縁
膜は必要がなくなり、ＤＲＡＭの高果稙化を可能にする
ことができる。 〔実施例■〕 本実施例は、ＤＲＡＭのメそりセルについて、その構造
について、説明し、その製造方法については前記実施例
■とほぼ同様であるのでその説明は省略する。本実施例
は、実施例■において、メモリセル間に設けられたフィ
ールド絶縁膜を低減し、高集積化を図る例である。ある
いは、実施例■において、第１導電プレート上た絶縁膜
を挾んで第３の導電プレートを設は蓄積できる容量の増
加を図る例である。 第１５図（３）は、本実施例の構造を説明するためのＤ
ＲＡＭメモリセルの要部平面図であり、第１５図■は、
第１５図（５）のｘｖ −ｘｖ切断線における断面図で
ある。本実施例のメモリセルアレイの一部の製造工程途
中の状態を示すとすれは第１４図＋ａ＋と同一になる。 本実施例の全図において、前記実施例ＩＩ、Ｉｎと同一
機能を有するものは同一符号を付け、そのくり返しの説
明は省略する。 本実施例によれば、実施例■よりも行方向に高密度にメ
モリセルを配置できる。行方向において互いに隣接する
メモリセル間のフィールド絶縁膜がないためである。本
実施例によれば、実施例■よりもメモリセルの容量に蓄
積できる容量を増すことができる。これは実施例Ｈの実
施例■に対する関係と同一である。勿論、実施例■およ
び■において得られる効果も同様に得ることができる。 〔実施例■〕 次に、本発明の実施例■のＤＲＡＭにおいて、その具体
的な製造方法につい℃説明し、併せてその具体的な構造
について説明する。本実施例は実施例■において列方向
に隣接するメモリセル間を電気的に分離するフィールド
絶縁膜２人を設げることを省略し、メモリセルアレイ内
には全くフィールド絶縁膜を設けなくした例である。 第１６図〜第１８図は、本実施例の製造方法を説明する
だめの各製造工程におけるＤＲＡＭメモリセルアレイの
要部平面図である。なお、本実施例の全図において、前
記実施例Ｉ、実施例■と同一機能な有するものは同一符
号を付け、そのくり返しの説明は省略する。 ます、半導体基板１Ｋ、メモリセルアレイ部は除き１周
辺回路の半導体素子（図示しない）間を電気的に分離す
るために、基板１の選択的な熱酸化によるフィールド絶
縁膜を形成する。そし℃、細孔４を形成して半導体基板
１を露出ζせる。この後に、後の工程に、にって形成さ
れるスイッチング用ＭＩＳＦＥＴを形成すべき領域であ
る半導体基板１王面上に、耐不純物導入のためのマスク
１９を選択的に形成する。この後に、マスク１９を用い
てｐ型の不純物を、該マスク１９以外の半導体基板１表
面および細孔４内の半導体基板１表面に導入する。これ
により、第１６図に示すように、記憶用容量素子の第２
導電プレートとなり。 かつ、行方向ならびに列方向に隣接するメモリセル間を
電気的に分離するだめのｐ″型の半導体領域５Ｂを形成
する。 第１６図に示す工程の後に、実施例Ｉ、実施例■と同様
に絶縁膜６を形成し、後の工程によって形成される第１
導蓋プレートとＭＩＳＦＥＴな構成する一部の半導体領
域との゛電気的な接続部において、絶縁膜６を選択的に
除去し、接続孔７を形成する。この後に、第１４電プレ
ートとなる多結晶シリコン膜を全面に形成し、Ａｓイオ
ン打込みによってｎ＋型の半導体領域８を選択的に形成
する。この後に、前記多結晶シリコン膜を：！！！択的
にバターニングし、第１７図に示すように、第１導電ブ
レート９を形成する。また、切断縁■−ｘｖｎに沿う断
面は第８図（Ｂにおいてフィールド絶縁膜２を省略した
ものと等しくなる。 第１７図に示す工程の後に、前記実施例■と同様に、絶
縁膜６Ａ、第３導電プレー）１８を形成することによっ
て記憶用容量素子ＣＩを形成し、絶縁膜１ＵＡ、１１を
形成した後にゲート電極１２およびワード線（ＷＬ）１
３を形成し、半導体領域１４を形成することによってＮ
ｌ５ＦＥＴＱを形成し、絶縁膜１５．接続孔１６を形成
した後に、第１８図に示すように、ビット線（ＢＬ）１
７を形成する。なお、第１８図においては、その図面を
見易くするために、各等電ノー間に設けられるべき絶縁
膜は図示し１ｆい。また、切断線■−ＸＶＩに沿う断面
は、第１５図（Ｂｌにおいてフィールド絶縁膜２人を省
略したものと等しくなる。 こ第１ら一連の製造工程によって、本実施例のＤＲＡ
Ｍは完成する。この後に、前記実施例！、Ｉｆと同様に
、保霞膜等の処理を施す。 なお、本実施例においてもｐ′″型半導体領域５Ｂとｎ
＋型半吻体領域８とは、他の実施例と同様に、離間して
設ける必要がある。 本実施例によれは、細孔技術による記憶用容量素子とＭ
ＩＳＦＥＴとの直列回路をメモリセルと１−るＩＪＩＬ
ＡＭにおいて、前記実施例１． ＩＩと同様な効果を得
ることができ、さらに、Ｄ）ＬＡＭのメモリセルは、記
憶用容量素子を構成する第２導電プレートである半導体
領域によって、行方向ならびに列方向に隣接する当該他
のメモリセルと電気的、に分離することかできるために
、メモリセルアレイ内においては全くフィールド絶縁膜
は必要がなくなり、ｌ）ｌ（ＡＭの高集積化を可能にす
ることができる。 本実施例において、第３導電グレート１８の形成を省略
してもよいことは言うまでもない。これは、実施例■と
■又は実施例■と１ｖの関係と同一テアル。この場合の
Ｄ）ｔＡＭのメモリセルの平面。 断面および製造工程途中での断面は実施例１． ［およ
び■の説明より明らかであろう。 し実施例■〕 本実施例は、ＤＲＡＭのメモリセルについて、その構造
ならびにその１＃遣方法について説明する。 実施例Ｉ乃至Ｖにおいて、さらに、高集積化を図ると、
第２導電プレートとなるｐ＋型の半導体領域５，５Ａ、
５ＢとＭＩＳＦＥＴＱのｎｆ型半導体領域１４とが近接
あるいはｐｎ接合を構成してしまう。これらの半導体領
域５． ５Ａ、５Ｂ、１４は、不純物＠度が高濃度であ
るために、電気的特性上好ましくない。本実施例は、こ
れらを改善し。 さらに高集積化を図る例である。 第１９図は、本発明の実施例■を説明するためのＤＲＡ
Ｍのメモリ七ルアレイ要部な示す等価回路図である。な
お、実施例Ｖｌ乃至実施例■について＆ｉミーオープン
ビットライン式を採用し７ＣＤ ＲＡＭについ１６兄明
する。 第１９＠にオイテ、ビット線Ｂ Ｌｕ −Ｂ ＬＨ−Ｂ
Ｌ、、、ＢＬ、、・・・は、センスアンプＳＡ１．ＳＡ
。 ・・・の両側端から行方向にそれぞれ延在して一対に設
けらｔ’している。ＳＷは一対のピッ）ｉＢｌ、に接続
して設けられたスイッチ素子であり、それらを短絡ζせ
るためのものである。これによって、メモリセルアレイ
には、メモリセルＭの１／２の電荷蓄積量の容量素子を
有するダミーセルを必要としなくなる。 次に、本発明の実施例■の具体的な構造について説明す
る。 第２０防人は、本実施例のｆｌ！造を説明するためのＤ
ＲＡＭメモリセルの要部平゛面図１であり、第２０ジ１
ｔＩ３）は、第２０防人のｘｘ −ｘｘ切断線における
断面図である。１．Ｃお、第２０図（５）は、その図面
を見易くするために各導ｉｌｒ層間に設けられるべき絶
縁膜は図示しない。 第２０図聞、（Ｂ）において、９Ａはメモリセルごとに
独立して記憶用容量素子形成部の絶縁膜６上部に設けら
れ、かつ、一端部か後述するＭ ｌ Ｓ ）’ＥＴの一
方の半導体領域と電気的に接続し又設けられた前記実施
例Ｉ乃至Ｖと同様Ｑ）第１導市プレートである。ＩＯＢ
は第１専電ブレー）９Ａを快うように設けられた絶縁膜
であり、王として、第１導市ブレー）９Ａと後述するそ
の上部に配置これるへ１１８１１”ＢＴとを、また、近
接する第１導電プレート９Ａ間を、さらに、第１導電プ
レート９Ａとワード線（ＷＬ）とを電気的に分離するだ
めのものである。また、絶縁膜１０ Ｂは、絶縁膜６、
第１導電プレー）９Ａとともに細孔４１Ｂｉめ込み、そ
の上面部を平坦化することもできる。 ７Ａは第１導車プレー）９Ａと後述するｆＶｌ １ Ｓ
ＦＥＴの一方の半導体領域とが接続はれる部分の絶縁
膜１０Ｂを選択的に除去して設けられた接続孔であり、
それらを電気的に接続するためのものである。２０は所
定部において第１導市プレート９Ａの一端部と接続され
、かつ、隣接する所定方向の容量素子０と一対でｒ５咲
膜ＪＯＢを介した容景素子Ｏ上部に配置されたｐ−型の
単結晶シリコンによって形成された半導体プレートであ
り、■ｉ ５ＦＥＴを構成てるためのものである。ＩＩ
Ａは半導体プレート２０を少なくとも覆うように設けら
れた絶縁膜であり、王とし又ＭＩＳＦＥＴのゲート絶縁
膜な構成するためのものである。１４Ａはゲート電極１
２両側部の半導体プレート２０王而からその深で方向に
設けられたｎ＋型の半導体領域であり、ノース領域およ
びドレイン領域となってＭＩＳＦＥＴを構成するだめの
ものである。 スイッチング用トランジスタ、すなわち、ＭｌＳＦ Ｅ
Ｔ Ｑ 、は、ゲート電極１２．半導体領域１４Ａ。 半導体プレート２（）および絶縁膜１１Ａ、！＝［、Ｊ
：つて構成されている。−万の半導体領域１４Ａは、接
続孔７Ａを弁して、第１４屯プレート９Ａの一端部と゛
醒気的に接続ζ４ている。 次に５本発明の実施例■の具体的な製造方法について説
明する。 第２１しｉ−第２５図の各図において囚は、本実施例の
製造方法′１２ｒ：説明するための各製造工程における
ＤＲＡＭの要部平面図であり、第２１図〜第２５図の各
図の（Ｂは、それぞれの図番に対応する囚の切断線にお
ける断面図である。なお、ＤＲＡＭのメモリセル（図中
、右図）の各製造工程に対応して、ＤＲＡＭの周辺回路
を構成するＭｌ ５ＦＥＴ（図中、左図）の製造工程も
併せて説明する。 ｉｆ、メモリセルアレイ部は除き−ＭＩＳＮＥＴが形成
されるべき領域のｐ−型シリコン半導体基板ｌ工面部に
絶縁膜２１を形成し１Ｍ１ＳＦＥＴが形成されるべき領
域間の半導体基板１生面部にｐ型のチャンネルストッパ
領域２２およびその主面上部にフィールド絶縁膜２Ｂを
形成する。この後、メモリセルアレイ部に前記実施例Ｉ
と同様にして細孔４を形放し、その半導体基板１表面近
傍部および細孔４内の露出された半導体基板１表面近傍
部に第２導電プレートとなるｐ＋型の半導・体領域５Ｂ
を形成する。そして、第２１図（５）、 ｔＢｌに示す
ように、全面にＳｉｎ、からなる絶縁膜６を形成する。 第２１図（５）＋ ｔＥに示す工程の後に、メモリセル
アレイ部において、細孔４を覆うように絶縁膜６上部に
第１導αプレー）９Ａを形成する。第１導市プレー）９
Ａは、前記実施例■と同様に、０Ｖ１〕法による多結晶
シリコン膜を用い、その膜厚な８００〜１２００［Ａ１
程度にてれはよい。これによって、メモリセルの記憶用
容量素子Ｃが形成される。この後に、第１導電プレー）
９Ａを覆うように、全面に絶縁膜１０Ｂを形成し、第１
導゛１プレート９ＡとＭｌＳＦＥ”Ｊ）の−万の半導体
領域とか接続されるべき部分の絶縁膜１０Ｂを選択的に
除去し、接続孔７Ａを形成する。前記絶縁膜１０Ｂは、
例えばＯＶＤ法による酸化ケイ素膜（Ｓ ｉＯｔ ）を
用い、その膜厚な３０００〜４０００ＬＡ］程度にすれ
ばよい。そして、第２２図囚、［Ｆ］）に示すように、
単結晶シリコンの半導体プレートを形成するために、Ｏ
ＶＤ法によって全面に多結晶シリコン膜２０Ａを形成す
る。多結晶シリコン膜２ＯＡは。 例えば２５００〜３５０（ＨＡ〕程度の膜厚でよい。な
お、この多結晶シリコン膜２ＯＡは、接続孔７Ａを弁し
て第１４屯プレート９Ａと接続するようになっている。 第２２図（５）、（Ｂ）に示す工程の後に、前記多結晶
シリコン膜２ＯＡを単結晶シリコン膜とする。これは、
例えば０Ｗアルゴンレーサ（Ａｒ−Ｌａｓｅｒ）を用い
た熱処理技術、具体的には、エネルギ３〜１５〔Ｗ〕、
走査速［５〜１００ ［ｃｍ／Ｓ 〕、基板温度３００
［℃］、ビーム径３０〔μｍ〕の条件でレーザー・アニ
ールを行えば艮い。そして、少なくともＭｌＳＦＥＴの
チャンネルが形成されるべき部分の前記単結晶シリコン
膜主面部に５Ｍｌ５ＦＥＴのしきい値電圧を制御するた
めの不純物な導入する。これは、例えば、ｌＸｌ０”Ｌ
原子価／ｃｆ 〕穆度のボロンイオンを、５０〜７０［
ＫｅＶ］程度のエネルギでイオン注入後、熱処理を施せ
はよい。 この後に、第２３図囚、 （Ｂｌに示すように、単結晶
シリコン膜を選択的にバターニングし、一端部が接続孔
７人を介して記憶用容量素子を構成する第１導′１プレ
ー）９Ａと接続され、他端部か接続孔７Ａを介して隣接
する他の記憶用容量素子な構成する第１４？ｌＷプレー
）９Ａと接続これた少１ｔくともＭｌｓＦＥＴのチャン
ネルが形成されるべき部分がｐ−型の半搏体プレー）２
０を形成し、さらに、所定部分の絶縁膜１０Ｂ、６およ
び２１を選択的に除去し、メモリセルアレイ部のｐ？型
の半導体領域５Ｂ表面および周辺回路を構成するＮｌ５
ＦＥＴ形成部の半導体基板１王面を露出させる。 第２３回置、 （１３１に示す工程の後に、熱酸化技術
によっ°〔、メモリセルアレイ部において露出している
半導体プレート２０．第１導電プレート９Ａ。 ｐ＋型の半導体領域５Ｂ、および１周辺回路を構成する
ＭＩＳＦ’ＥＴ形成部におい℃露出している半導体基板
１表面部を覆うようにＳｉｎ、からなる絶縁膜１１Ａ、
１１Ｂを形成する。絶縁膜１１Ａ。 １１Ｂは、主として、ＭＩＳＦＥＴのゲート絶縁膜をｍ
ｓし得るように、熱酸化によりその膜厚を２００〜３０
０ ［Ａ１程度に形成すればよい。この後に、絶縁膜１
１Ａ上部にゲート電極１２とそれに電気的に接続され列
方向に延在するワード線（ＷＬ）１３を形成し、絶縁膜
１１Ｂ上部にゲートを極１２Ａを形成する。そし℃、第
第２固（Ｂｌに示すように、メモリセルアレイ部におい
て。 ゲート電極１２両側部の絶縁膜１１Ａを弁した半導体プ
レート２０にｎ″″型半導体領域１４Ａを形成する。同
時に１周辺回路を構成するＭ １ Ｓ Ｆ ＥＴ形成部
において，ゲート電極１２Ａ両側部の絶縁膜１１Ｂを介
した半導体基板１王面部にｎ＋型半導体佃領域４Ｂを形
成する。これらの領域はゲート１を極をマスクとして用
いたイオン打込みによって形成するのかよい。これによ
って、メモリセルのＭｌｓＦＥＴＱ，および周辺回路を
構成するＭＩｓＦＥＴＱｔが形成される。また、Ｍ ｌ
Ｓ ｋ’ＥＴＱ，の半導体領域１４Ａは、半導体プレ
ート２０の膜厚以上の深さで引き伸し拡散されないよう
になっている。 第２４図（２）、 （Ｂｌに示す工程の後に、前記実施
例１と同様に，全面に絶縁膜１５を形成する。絶縁膜１
５はフォスフオシリケードガラス（ＰＳＧ）膜からなる
。この後に、所定半導体領域１４Ａ。 １４Ｂ上部の絶縁膜１１Ａ．ＩＩＢ．１５を選択的に除
去し、接続孔１６．１６Ａを形成する。そして、第２５
図囚，（Ｂｌに示すように、接続孔１６を介して半導体
領域１４Ａと電気的に接続され絶縁膜１５上部を行方向
に延在するビット線（ＢＬ）１７、および、接続孔１６
Ａを弁じ℃半導体領域１４Ｂと電気的に接続され絶縁膜
１５上部に配線１７Ａ’に形成する。 この後、最終保霞膜としてＰＳＧ膜およびプラズマＯＶ
Ｄ法によるシリコンナイトライド膜Ｙ３ｂ成する〇 これら一連の製造工程によって１本実施例のＤＲＡＭは
完成する。 このようにして形成されたメモリセルを用いて。 具体的なメモリセルアレイを構成すると，第２６図に示
すようになる。 第２６図は１本発明の実施例■を説明するための概略的
なメモリセルアレイの要部平面図である。 第２０図に示した２つのメモリセルのノくターンを行列
状にくり返し配置することＫよって，メモリセルアレイ
が構成きれる。なお、第２６図は、その図面を見易くす
るために，各導電層間に設けられるべき絶縁膜は図示し
ない。 なお、本実施例の具体的な動作は，前記実施例Ｉと略同
様であるので、ここでは省略する。 本実施例によれは，細孔技術による記憶用容量素子とＭ
ＩＳＩ”ＥＴとの直列回路をメモリセルとするＤＲＡＭ
において，前記実施例１と同様な効果を得ることができ
、さらに、前記ＭＩＳＦＥＴを、前記記憶用容量素子の
上部に配置することができるので．ＭｌＳｌ’ＥＴを設
けるための面積は必要が１１＜なり、ＤＲＡＭの高集積
化を可能にすることができる。 また、前記Ｍｌ ８ＦＥＴを，前記記憶用谷ｆｉｒ．累
子の上部に配置することかできるので、Ｍ ｌ Ｓ ｋ
’ＥＴのｎ＋型半導体領域と記憶用容量素子の第２導電
プレートとなるｐ＋型半導体領域との接合による逆方向
の降伏電圧を劣化ζせることかなくなる。これによって
、ＤＲＡＭの高集積化を可能にすることができる。 また、前記ＭＩＳＦＥＴを半導体プレートに設けること
によっ１、半導体基板に設ける場合に比べ１Ｍ１Ｓ１１
′ＥＴの半導体領域と半導体プレートとのｐｎ接合によ
り生じる不要な寄生容量を低減することかできる。これ
によって、ビット線に付加される不要な畜生容祉を低減
できるので、ＤＲＡＭの情報省き込みおよび線入出し動
作における高速化を可能にすることができる。 さらに、前記ＭｌＳＦＥＴを半導体プレートに設けるこ
とによって、ＭＩＳＦＥＴの半導体領域の拡散深さを半
導体プレートの膜厚で規定できるので、チャネルが形成
きれるべき領域側への不純物の不要な拡散を防止し、Ｍ
ＩＳＦＥＴの実効チャネル長を確保てることができる。 これによって、短チャンネル効果を防止することができ
る。 勿論、実施例Ｉ−実施例Ｖにおいて得られる効果も同様
に得ることができる。 〔実施例■〕 本実施例は、ＤＲＡＭのメモリセルについて。 その構造ならびにその製造方法につい１説明する。 本実施例は、実施例■の第１導電グレー）９Ａ上にさら
に固定電位の印加された第３導電プレート１８を設け、
容量値の増加および安定化を図った例である。これは実
施例Ｉに対する実施例Ｉの関係と同一である。 第２７図ｔＡｌは、本実施例の具体的な構造を説明する
だめのＤＲＡＭメモリセルの要部平面図であり、第２７
図（Ｂｌは、第２７図（５）の℃■−℃（至）切断線に
おける断面図である。なお、第２７図（２）は、その図
面を見易くするために各導ＴｌＬｒｔＩ間に設けられる
べき絶縁膜は図示しない。 本実施例の構造および動作は一賽施例旺および実施例■
と略同様であるので、ここでは省略する。 次に１本発明の実施例■の具体的な製造方法について説
明する。 第２８図〜第３０図の４！ｒ図において（４）は、本実
施例の製造方法を説明するための各製造工程におけるＤ
ＲＡＭメモリセルの要部平面図であり、第２８図〜第３
０図の各図の（ＢＪは、それぞれの図番に対応する四の
切断線における断面図である。 ます、半導体基板ｌのメモリセルアレイ部に。 前記実施例Ｉと同様にし又細孔４を形成し、その半導体
基板１表面近傍部および細孔４内の露出された半導体基
板１表面近傍部に、第２導電プレートとなるｐ′″型の
半導体領域５Ｂを形成する。そして、全面にＳｔＵ、か
らなる絶縁膜６を形成し、第２８図（２）、（８号に示
すように、絶縁膜６上部に第１導電プレートを形成する
ために、所定のバターニングを施した多結晶シリコン膜
９Ｂを形成する。 第２８図（５）、 （１３１に示す工程の後に、全面に
例えばＣＶＤ法によるＳ ｔ ｏ、膜からなる絶縁膜６
Ａを形成する。そして、第２９図囚、（Ｂ）に示すよう
に、第３導電プレートを形成するために、所定のバター
ニングを施した多結晶シリコン膜１８Ａを形成する。 第２９図（３）、（Ｂ）に示す工程の後に、露出してい
る絶ｆ＃！膜６Ａのナイトライド膜を耐酸化マスクとし
て用いて熱酸化を行い、多結晶シリコン膜１８Ａを覆う
ように、全面に絶縁膜１ｏｓｖ形成し、第１導電グレー
ト９ＡとＭ １ Ｓ Ｉ！’ Ｅ Ｔの−１の半導体領
域か接続されるべき部分の絶縁膜６Ａｆｉｒ：選択的に
除去し、接続孔７Ａを形成する。この後、記憶用容量素
子が形成されるべき部分の絶縁膜１０Ｂ上部にｐ−型の
半導体プレート２０を形成し、この形成とともに、不要
な絶縁膜ＪＯＢ、６Ａ、６と不要な多結晶シリコン膜１
８Ａ、９Ｂを選択的に除去し、第３０１囚、（Ｂ）に示
すように、第１導宵プレート９Ａおよび第３導電グレー
）１Ｂを形成する。 第３０図（５）、 （Ｂｌに示す工程の後に、前記実施
例Ｖｌの第２３図囚、ｆｆ３）に示す工程以後の工程を
施すことによって、前記第２７図１（Ａｌ、山）に示す
本実施例のＤＲＡＭは完成する。 この後、前記実施例と同様に保薩膜を施す。 このようにしてＪ１６成されたメモリセルな用い１゜具
体的なメモリセルアレイを構成するト、第３１図に示す
ようになる。 第３１図は、本発明の実施例■を説明するための概略的
なメモリセルアレイの要部平面図である。 第２７図に示すメモリセル２個をくり返し配列してメモ
リセルアレイが構成される。なお、第３１図は、そ、の
図面を見易くするために、各導電層間に設けられるべき
絶縁膜は図示しない。 なお１本実施例の具体的な動作は、前記実施例■と略同
様であるので、ここでは省略する。 本実施例によ１１は、細孔技術による記憶用容量素子と
Ｍ ｌ Ｓ Ｆ Ｅ ’１’との血判回路をメモリセル
とするＤＩＬＡＭにおいて、前記実施例■と同様な効果
を得ることができ、さらに、第１４％プレート上部に絶
縁膜を介して第３導電プレートを設けることにより、前
記実施例■、ＩＬ Ｖと同様な効果を得ることができる
。 し実施例％］Ｉｆ ］ 本実施例は、ＤＲＡＭのメモリセルについて、その構造
について説明し、その製造方法については、前記実施例
■と略同様であるので、その説明は省略する。本実施例
は、実施例Ｖｌにおい′″Ｃ第１導電、プレートとＭ
ｌ Ｓ Ｆ Ｅ Ｔの半導体領域との接続部に要する部
活を低減し、さらに商集積化を図り、また、それらの接
続のためのマスク合せ夕容易にした例である。 第３２四回は１本実施例の具体的な構造を説明するだめ
のＤＲＡＭメモリセルの要部平面図であり、第３２図（
ｔ３＋＆！、ＩＷ ３２ 図１Ａ（１） ＸＸＸＩＩ
−ＸＸＸ［［切断線における断面図である。なお、第３
２四回は。 その図面を見易くするために、各導ｔ＃間に設けられる
べき絶縁膜は図示しない。 第３２図囚、■）において、９０は細孔４内に埋め込ま
れるように絶縁膜６上部に設けられた第１導電プレート
である。この第１導電プレート９０は、その上面部が略
平坦化これている。７Ｂは第１導電プレート９Ｃ上部の
絶縁膜ＪＯＢを選択的に除去して設げられた接続孔であ
り、第１導電プレート９ＣとＭＩＳＦＥＴとを電気的に
接続するためのものである。 なお１本実施例の具体的な動作は、前記実施例Ｉと略同
様であるので、ここでは省略する。 本実施例によれば、細孔技術による記憶用容量素子とＭ
ｌ Ｓ ｋ’ Ｅ ｉ”との直列回路をメモリセルと
するＤＲＡＭにおいて、前記実施例■と同様な効果を得
ろことかでき、ζらに、記憶用容量素子とｆＷｌｓＦＥ
Ｔとは、細孔に埋め込まれた第１ｓ電プレート上部にお
いて半導体領域と電気的に接続することによって、それ
らの接続に要する面積を低減することができる。これに
よって、ｌ）ＲＡＭの高集積化を可能にすることかでき
る。 また、記憶用容量素子とＭＩＳＦＥＴとは、細孔に埋め
込まれた第１導電プレート上部において半導体領域と電
気的に接続することによって、それらの接続のためのマ
スク合せを容易にすることができる。 し効 果］ 細孔技術による記憶用容量素子とＭ１ＳＦＢ’ｌ’との
直列回路をメモリセルとする１）ＲＡＭにおいて、 （１１、前記記憶用容量素子は、所定の半導体基板主面
部および細孔内における半導体基板表面部に設けられた
絶縁膜と、一端部か前記絶縁膜上部に設けられ、他端部
が前記Ｍ１Ｓｋ″ＥＴの−１の半導体領域と電気的に接
続して設けられた第１導電、プレートと、所定の半導体
基板表面近傍部および細孔内における半導体基板表面近
傍部に設けられた第２導市プレートとなる半導体領域と
によって構成することができる。これによりて、その情
報となる電荷なｐＡ１導電プレートと第２導電プレート
との介在部分における絶縁膜の両端に蓄Ｍ−Ｔることが
できるとともに、細孔部から半導体基板内部に形成され
る空乏領域を第２導電プレートによって抑制することが
できる。従って、隣接する記憶用容量素子間におけるそ
れぞれの空乏領域の結合を防止することかでき、それら
のリーク現象を防止することができる。 （２）、リーク現象を防止することができるために、そ
れぞれの記憶用容量素子間におけるリーク電流を低減す
ることができる。これによって、記憶用容量素子におけ
る情報となる電荷保持時間を向上し、再書き込み動作頻
度を低減することかできる。 従って、ＤＲＡＭの動作時間を向上することかできる。 （３）、記憶用容１１素子に蓄積される情報となる電荷
け、蓄積層が形成される蓄積領域または幅の狭い空乏領
域におけるｔ（ＴＪを用いることかできる。従って、幅
の広い空乏領域または反転層領域内に蓄積でれる重子を
情報とする必要がなくなるために、α線や周辺回路部か
らの注入によって生じる不要な少数キャリアによる影響
を防止することかできる。 （４）、記憶用容量素子は、α線によって生じる不要な
少数キャリアによる影＠度を考慮する必要がないために
、その占有面積を縮小することができる。 これ忙よって、ＤＲＡＭの篩果槓化を可能にすることが
できる。 （５）、前記記憶用容量素子を構成する第１導電プレー
ト上部に絶縁膜を介して第３導電プレートを設けること
により、第１導電プレートと第２導電プレートとによっ
て蓄積きれる電荷量と、第１導電プレートと第３導電プ
レートとによる電荷量とをＳ積することかできる。これ
によって、記憶用容量素子の単位面積あたりの電荷蓄積
量を増大させることができる。 （６）、前記１）ＩＬＡＭのメモリセルは、記憶用容量
素子を構成する第２導１１１プレートである半導体領域
によって、行方向または列方向、もしくはその両方向ニ
オいて隣接する当該他のメモリセルと電気的に分離する
ことができるので、半導体基板の選択的な熱酸化技術に
よるフィールド絶縁膜は必要がなくなり、ＩＪＲＡＭの
高集積化を可能にすることかできる。 （７）、前記記憶用容量素子を構成する第１導電プレー
ト上部に固定゛は位の第３導電プレートを設けることに
より、電圧が変動する制御電圧が１＝１１７Ｊ０される
ワード線が、第１導電プレートに与える影響を防止する
ことができ、記憶用容量素子に蓄積される電荷量を安定
化させることができる。 （８）、前記（７）により、ＤＲＡＭの書き込み、読み
出し動作を安定化させることができ、ＤＲＡＭの高信頼
性を可能にすることができる。 （９）、メモリセルの容量を構成する第１導電型の半導
体領域と、メモリセルのＭｌＳｌ”ＥＴに接続する第２
導電型の半導体値域とを互いに離間して設けでいるので
、接合の逆方向の降伏電圧を劣化ζせることがない。 （１０１，前記記憶用容量素子の上部に前記ＭｌＳｋ’
ＥＴを配Ｍ′することにより、ＭｌＳＦＥＴを設けるた
めの面積を必要としなくてることができるので。 １）ＲＡＭの高集積化を可能にすることかできる。 ａυ、前記記憶用容量素子の上部に前記ＭＩＳＦＥＴを
配置することにより、メモリセルの容量を構成する第１
導電型の半導体値域と、メモリセルのＭｌ ５ＦＥＴを
構成する第２導電型の半導体領域とを絶縁膜を弁し″′
Ｃ離間し又設けることができるので、接合の逆方向の降
伏電圧を劣化させることがない。 （１２＋、前記ｆｌｓＦＥＴを半導体プレートに設ける
ことによって、半導体基板に設ける場合に比べ、ＭＩＳ
ＦＥＴの第１４窟型の半導体領域と第２導電型の半導体
プレートとのｐｎ接合により生じる不要な寄生容ｆＩ′
を低減することができる。これによって、前記半導体領
域に接続されるビット線にイ；」加これる不要な寄生容
量を低減することができるので、ＤＲＡＭの情報書き込
みおよび読み出し動作における高速化を可能にすること
かできる。 Ｑ３）、前記ＭＩＳＦＥＴを半導体プレー）ＪＣ設ける
ことによって、ＭＩＳＰＥＴの半導体領域の拡散深ζを
半導体プレートの膜厚で規定できるので、チャネルが形
成されるべき領域側への不純物の不要な拡散を防止し、
Ｍ １ Ｓ ＰＥＴの実効チャネル長を確保することか
できる。これによって、短チャンネル効果を防止するこ
とかできる。 Ｉ、前記記憶用容量素子の第１導電プレートな細孔内に
埋め込み、該第１導電プレート上部においてＭＩＳＦＥ
Ｔの半導体領域と電気的に接続することにより、第１導
市プレートとＭＩＳＦＥＴとの接続に要する面積を縮小
することかできるので、ＤＲＡＭの高集積化を可能にす
ることができる。 Ｑ５ｉ、前記（１１〜（６１，（１Ｇ＋、 （Ｉｌｌお
よび（１４１により、メモリセルの占有面積を著しく縮
小−ｆることかでき、よりＩ）ＲＡＭの高集積化を可能
にすることかできるという相乗効果を得ることができる
。 以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能であることはいうまでもない。 例えば、前記各実施例はｐ型の半導体基板を用いてＤｌ
ｔＡＭを構５３Ｊしたが−ＩＩ型の半導体基板にｐ型ウ
ェル領域を設けてそのウェル領域内に１）ＲＡＭのメモ
リセルを構成し又もよい。また、前記各実施例はｐ型の
半導体領域を第２導電プレートとして情報となる電荷を
蓄積したが、ｎ型の半導体基板を用いｎ型の半導体領域
を第２導電プレートとして情報と１１る電荷を蓄積し、
てもよい。また、ｐ型の半導体基板にｎ型ウェル領域を
設けてそのウェル領域内にｌ）ＲＡＭのメモリセルを形
成してもよい。 また、第２導“酸プレートである半導体領域の形成方法
としてイオン打込法を用いてもよい。例えば、前記実施
例Ｉにおいて、イオン打込は第７図１Ｂ１に示す状態で
行なわれる。打込まれた不純物例えばポロンは細孔４の
底部に導入される。この後のアニールによって、ボロン
は拡散され細孔４の底部に半導体領域を作るとともに、
細孔の側壁に沿って基板表面に向かって湧き上る。この
ため、細孔の側壁の一部にも半導体領域が形成これる。 この側壁に沿う半導体領域は基板表面近傍（反対導電型
の半導体領域８が形成される領域）に達することはない
。これによれば、メモリセルの容量は多少減少するが、
互いに反対導電型の半導体領域５と８とｔ離間して配置
するためのマスク会せ余裕は不要にできる。したがって
、実施例■〜■においてさらに高集積化を計ることがで
きる。 さらに、前記実施例Ｉ〜Ｖは、ホールプツトピットライ
ン方式を採用したＤＲＡＭについて説明したが、オープ
ンビットライン方式を採用してもよい。また、前記実施
例■〜■は一オーブンビットライン方式を採用したＤＲ
ＡＭＫついて説明したが、ホールプツトピットライン方
式を採用してもよい。
−（＋のときの表面負イ釘濃匹Ｑ１ｏ＝２．２ＸＪｕ１
１（個／Ｃ消〕となる。 従来のＤＲＡＭメモリセルの記憶用容量素子は。 その１７＃報となる重荷を１反転領域！１１における電
子としていた。すなわち、一定の電圧１例えば５シｖ〕
程度の電圧を８景電極に印加し、動作域を反転領域ｒｎ
とする。その士で、外部から重荷を供給して反転層を形
成し１ことき（カーブ（Ｃ１の状Ｂ）の電荷１ＱＩＬと
、外部から重荷を供給せずに深い空乏状塵（カーブｔｂ
＋の状態）の電荷層ＱＩＨとを情報に応じて形成する。 ′電荷量ＱｔＬは例えは信号００″けなわちＬ゛′）に
１軍、荷量Ｑ４は信号“１”（ｆ ｔｘわち”Ｈ”）に
対応はせ、２つσノ状態の電荷量の差△Ｑｘ ”’Ｑｔ
ＬＱ１Ｈ” ５．３ Ｘ １０ ′２（ｉ固／ｃｍｌ〕
を利用して信号を読出していた。 これに対して、本発明のＤＲＡＪＩメモリセルの記憶容
量素子は、その情報となる電荷を少なくとも空乏領域に
おける空間重荷とすることである。 すなわち、本発明のＤＬＬＡＭは、反転層をオリ用しな
いところに特徴がある。 カーブ（山およびｔｅｌは本発明の１）ＩｔＡＭにおけ
る容量電極の′電圧（第１辱甫プレートの電圧）ｖＰと
半導体領域４０表面近傍の町荷ａ度Ｑｓｃの関係を示す
。カーブ（山はカーブ（ａｌを′」π圧ｖＰの負の方向
（図中左方向）へ＃動したものに近似である。 カーブｔｅｌは、反転状ｊｉμではなく、空乏層中に現
われる空間電荷の袖を示ｆ０フラットバンド笹庄は従来
のＶｒｎｘ−０，９ＬＶ、］］カラＶ、ＢＤ＝−１．２
Ｖｌにしている。フラットバンド電圧を殆んど変化させ
ずに、窒乏状叩での空間電荷量を増や丁ために、ｐ＋型
半導体領域５を形成し又いる。具体的にはｐ−型基板１
の不純物濃１ｆｆ１．５Ｘ１０″１［個／Ｃｌｌ１〕か
らｉ、５ｘｉｏ”ｔニー個／Ｃｌｌ１１にまで不純物濃
度を高めている。これによって、読出し電荷量を太き（
している。蓄積領域り、空乏領域におよび反転領域ｍを
つくる電圧の範囲も同様に変化する。 以上のように＋ Ｖ、とＱｓｃの関係を変化させること
によっ又−空乏領域の空間筒、荷を有効に利用できるよ
うにしている。丁なわち、容ｉ電極である第１導電プレ
ート７に、情報に応じてｖ、＝０（Ｖｌ又は５［Ｖｌを
ＥｉＪ）ＪＤ″ｆ′ると、蓄積される情報としての笥、
荷量はカーブｔｅｌに従って変化する０つまり、反転層
は形成さｉず、深い９乏状態とｌＩる。 これにより、Ｖ、＝０［ν］のときの電荷量ＱＤい又は
ｖＰ＝５〔ｖ〕のときの電荷量ＱＤ□が蓄ａこれる。電
荷ＪｉＱＤＬは例えば信号″０”に、電荷量ＱＤＨは信
号″１”に対応する。２つの電荷量の差△ＱＤ＝ＱＤ、
−ＱＤＬ＝ ５．６ Ｘ １０ ＋２［個／ｃｄｌ］を
利用すればメモリセルに１ビツトの情報を蓄えられる。 この電荷量は前述の従来のＤＲＡＭのメモリセルと同等
又はそれ以上の電荷量となっている。 このように反転層を利用せずに十分な電荷量か得られる
。 第３図＋ＤＩは、情報として蓄■ｒｔされる電荷として
−主に蓄積領域中の蓄積状態の正孔を利用する場合につ
いて示している。これは、第２図ｔＡ１． （Ｂｌ程に
深いｐ＋型半導体領域を形成する場合ではなく、極めて
浅いｐ″ｒ型イオン打込み領域を形成した場合に対応す
る。すなわち、イオン打込みされたボロンイオンか、見
かけ上界面電荷として働くように浅く打込んだ場合の例
である。なお、第３図面と同一部分は同一符号で示し、
その説明を省略する。 カーブｉｆ）およびｔｇｌは、夫々、カーブｔａｒおよ
びｔｂ＋を電圧■、の正の方向（図中右方向）へ一定値
だけ移動ζせたものに近似のカーブである。具体的には
、フラットバンド電圧を従来のｖＦＢＩ””−〇、９し
Ｖ〕からＶ、ＢＡ−＋５．２ ＬＶ）にまで高めている
。 このために、ボロンイオンを極く浅く打込んで界面電荷
を増やしている。蓄積領域り、空乏領域におよび反転領
域ｍをつくる電圧Ｖ、の範囲は、フラットバンド電圧の
変化分だけ同様に変化する。 以上のように、ｖＰとＱ１０との関係を変化させること
によって、蓄積状態の正孔を有効に利用できるようにし
ている。丁なわち、容量を極である第１導電プレート９
に、情報に応じてＶＰ＝（ＩＬＶＩ又は５．２［Ｖｌを
印７ＪｌＩすると、蓄積される情報としての電荷量はカ
ーブ（ｆｌおよび（ｇｌに従って変化する。 つまり１反転領域は利用され１工い。Ｖ、＝ｏ［Ｖｌの
ときけ巾、荷１ｌＱＡＬが、Ｖ、−５［Ｖ）のときは電
荷量ＱＡＨが蓄積される。電荷量ＱＡＬは例えは信号”
０”に、電荷量ＱＡＨは信号”１”Ｋ対応する。 ２つの電荷量の差△ＱＡ＝ΔＱＡＬ−ΔＱＡＨは従来の
電荷量６９１以上である。このように、反転層を利用せ
ずに十分な電荷量か得られる。電荷数ＱＡＬは蓄積状態
の正孔によって、■荷量ＱＡＩＩは空乏領域中の空間電
荷によって保持される。／ｊお。 ＱＡＬに対しＱＡ、＋７）！、荷の符号は正負が逆であ
るが何らζしつかえなく、電荷量の差はΔＱＡで示され
る。また、 Ｖｐ＝５ ［Ｖｌであるとき’ ＱＡＨは
図中ＶＦｌｌＡの左側の蓄積状態の正札によって保持さ
れることになる。カーブ（ｆＪおよび（ｇｌは不純物イ
オンのト゛−ズ量によって制御しつる。この例で鴫、第
３図（２）の場合と同一のドーズ量である。 第３図面、 （Ｂｌに示した原理の他に、これら２つを
合わせた使い方のＤＲＡＭも可能である。界面電荷量を
伺らかの方法で増７７０してやると同時に、空乏領域の
空間電荷量をも増やしてやることもできる。また、ｎ型
半導体基板を用いた場合も同様である。この場合、１肯
報となる電荷は蓄積状態の電子又は空乏状態のドナーか
らなる空間電荷である。 次に１本発明の笑施例Ｉの具体、的な製造方法について
説明する。 第４図〜第１１図の各図において囚は１本実施例のＳ遣
方法を説明するためσ）各唇造工程におけるＤＲＡＭメ
モリセルの要部平面図であり、第４図〜第１１図の各図
のｔＢｌは、それぞれの図番に対応する（２）の切断線
における断面図である。 まず、ＤＲＡＭをＷ１成するために、単結晶シ１Ｊコン
（８１）からなるｐ−型半導体基板１を用意する。この
半導体基板１に、第４１囚、 ＩＢＩに示すように、隣
接するメモリセル間および周辺回路。 例えはアドレス選択回路、読み出し回路、書き込み回路
等を構成する半導体素子間（図示して−食い）を電気的
に分離するための厚いフィールド絶縁膜＜８１０２膜）
２を形成する。こσ）フィールド絶縁膜２は、周知のシ
リコン基板をシリコン窒化膜（シリコンナイトライド膜
）をマスクとして用いて選択的に熱酸化する技術によっ
て形成すれを丁Ｊｕ’。 第４図（２）、（Ｂ）に示ｊＩ程の後に、細孔ならひに
第２導電プレートを形成するために、絶縁膜３Ａ。 絶縁膜３Ｂ、絶縁膜３０を半導体基板１全面に形成する
。前記絶縁膜３Ｃは、細孔を形成するための耐エツチン
グマスクであり、例えば二酸化ケイｔ−（Ｓ ｉｏｔ
）膜を用いれはよい。前記絶縁膜３Ｂは、第２導電プレ
ートを形成するための耐不純物導入マスクであり、例え
ばシリコンナイトライド（ＳｉｓＮ＊）膜を用いれはよ
い。前記絶縁膜３Ａは。 半導体基板１とシリコンナイトライド膜３Ｂとσ）応力
を緩和するためのものであり、例えば二酸化ケイ素膜を
用いればよい。絶縁膜３Ａは半導体基板１０表面の熱酸
化によつ℃形ｆＮすればよ（・。絶縁膜３Ｂ、３０は、
熱酸化技術、化学的気相析出〔以Ｔ； −０Ｖ Ｄ （
Ｏｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
）という〕法によって形成すればよい。そして、記憶用
容量素子形成部の絶縁膜３０を選択的にノくターニング
し、細孔を形成するための第１マスクを形成する。この
第１マスクを用いて異方性σ）ドライエツチングを施し
、Ｓ折重に絶縁膜３ＢｅａＵを除去して絶縁膜３Ｂによ
る第２マスクを形成し、ζらＫ、選択的に所定部分の半
導体基板１を除去して、第５１囚、 ＩＢＩに示すよう
に、細孔４を形成する。この細孔４の暢寸法Ｗはｉ−１
，５，Ｌμｍ］程度でよく、その半導体基板１表面から
の深ζは２〜４［μｍ〕程度あればよい。 第５図（２）、ノ）に示す工程の後に、前記第１マスク
となった絶縁膜３０を選択的に除去し、第２マスクとな
る絶縁膜３Ｂを露出尽せる。この第２マスクを用い、細
孔４内の露出享れた半導体基板１表面近傍に不純物を尋
人し、第６図囚、（Ｂ）に示すように、第２導電プレー
トとなるｐ＋型の半導体領域５を形成する。この半導体
領域５は、記憶用容量素子形成部において、記憶用容量
素子に蓄積されるより多くの情報となる電荷量または空
乏層電荷量を得るために、後述する第１導電プレートに
印加される動作電圧よりも茜いしきい値電圧（ｖｔｈ）
を得るように形成てれはよい。例えば。 ＩＸＩＵ′８（原子個／ｃｄ！］程度またはそれ以上の
濃度のポロン（Ｂ）イオンを、９００〜１０００Ｌ℃〕
程度の熱拡散技術によって導入して形成する。 この場合における半導体領域５０半導体基板１表面から
その内部方向への深享は、０．３ＣμｍＥＪｍ度に形成
これる。 第６図（４）、（Ｉ３１に示す工程の後に、前記絶縁膜
３Ｂ、３Ａを選択的に除去し、第７図囚、ＩＢＩＫ示す
ように、記憶用容量素子を構成するために、全面に絶縁
膜６を形成する。この絶縁膜６としては、度の膜厚をイ
１ｊるＯＶＤ法で形成したシリコンナイトライド膜と１
Ｍシリコンナイトライド膜と半導体基板１との応力を緩
和するために、ナイトライド膜下部に設ける例えば８０
［Ａ］程度の膜厚を有する第４の二酸化ケイ素膜と、前
記ナイトライド膜のピンホールを除去するために、ナイ
トライド膜上部に設ける例えば３０１４膜程度の膜厚を
有する第２の二酸化ケイ素膜とによって構成ざｔまたも
のを用いれはよい。第１および第２の二酸化ケイ素膜は
、夫々、半導体基板およびシリコンナイトライド膜表面
の熱酸化によって形成すれはよい。 第７図囚、ＩＢ）Ｖｃ示す工程の後に、後の工程により
て形成される第１導電プレートとＭｌｉ！３ＦＥＴを構
Ｊ５３１″する一方の半導体領域との雷、見向な接続部
において、絶縁膜６を選択的に除去し、接続孔７を形成
する。この後、第１堺市プレートとなる多結晶シリコン
膜を、（ＪＶＤ法によって全面に形成する。多結晶シリ
コン膜は、例、ｔば１５００〜３Ｏ００［Ａ］程度の膜
厚でよい。この多結晶シリコン膜に、導電性を得るため
にリンを拡散する処理な施丁かまたは１×１０１４し原
子個／ｃｄｌｌ程度のヒ素（Ａｓ ）イオン不純物を、
３０（ｊ（ｅＶ）程度のエネルギでイオン注入した後、
熱処理を行う。この処理たよって、接続孔７部分の半導
体基板１表面近傍部に不純物が拡散これ、後の工程によ
って形成これるＭＩＳＦＥＴを構成するｎ′？型半導体
領域８をＪし成する。ｎ“型半導体領域８は、ｐ“型半
導体領域５と離して設けられる。高不純物濃度領域同志
の接合が形成されることによって、接合の降伏電圧が劣
化するのを防止するためである。半導体領域８の深さは
＋’ ０．２ Ｌμｍ］程度になる。この後に、多結晶
シリコン膜を選択的にパターニングし、第８図（２）、
Ｕに示すように、一端部が半導体領域８と電気的に接続
され、かつ細孔４を覆うように設けられた絶縁膜６上部
に延在する第１導゛曙プレート９を形成する。第１導電
プレート９は各メモリセル毎に独立し１設けられる。こ
れによって、メそリセルの記憶用容量素子０か形成され
る。 第８口開、 （Ｂｌに示す工程の後に、露出されている
絶縁膜６の主としてシリコンナイトライド膜を耐熱処理
のためのｉスフとして用い、熱酸化技術によって、第１
導電プレート９を機う絶縁膜（Ｓ ｉＯｔ膜）１０を形
成する。この絶縁膜１Ｏは、第１導電プレート９と後の
工程によって形成されるワード線とが電気的に分離でき
るように、その１膜厚を例えば２０００〜３０００［Ａ
１程度に丁ればよい。これによって、細孔４部分が埋ら
ない場合は、埋込み材料１例えば、多結晶シリコン膜、
絶縁膜を用いて溝内を埋める必要がある。多結晶シリコ
ンは酸化により絶縁物とする必要がある。この後Ｋ、露
出された絶縁膜６を選択的に除去し、第９ｉｌｌ囚、（
Ｂ１に示すように、除去された部分に、王としてゲート
絶縁膜を構成するための絶縁膜１１を露出した半導体基
板１０表ｉＭｊの熱酸化により形成する。この絶縁膜１
１は、例えば２００ＬＡ）程度の膜厚を有している。 第９ 図（Ａｔ 、 （ＢＩＫ示ｆ 工ａ〕ｆＫ、 Ｍ
ｌ Ｓ ｉｉ’ Ｅ Ｔのゲート電極、ワード緋およ
び周辺回路の半導体素子を形成するために、全面に多結
晶シリコン膜を形成する。この多結晶シリコン膜に前述
と同様の処理を施し、低抵抗化する。この後に、多結晶
シリコン膜を選択的にバターニングし、ゲート電極１２
．ワード＠（ＷＬ）１３ならびに周辺回路の半導体素子
（図示していない）を形成する。ゲート電極１２は、列
方向に隣接する他のメモリセルのゲート電極１２と電気
的に接続されており、列方向に延在するワード＋ｗ１３
を構成するようになっている。また、ゲート電極１２．
ワード線（ＷＬ）１３としては、モリブデン（Ｍｏ）、
タングステン（Ｗ）、チタン（Ｔｉ ）等の高融点金属
層。 該高融点金属のシリコンとの化合物であるシリサイド又
は多結晶シリコン層とその上の高融点金属層又は高融点
金属のシリサイド層からなる２／１を構造等を用いても
よい。この後に、Ｍ ｌ ８ Ｆ’ＥＴ形成部において
、ゲート電極１２を耐不純物導入のためのマスクとして
用い、絶縁膜１１をブトした半導体基板１表面近傍部に
、Ｍ ｌ Ｓ ｋ’ Ｅ ’１’のソース領域およびド
レイン領域を形成するために、自己整合（ｓｅｌｆ ａ
ｌｉｇｍｅｎｔ）的にｎ＋型の不純物を導入する。この
導入された不純物に引き伸し拡散を施し、第１０図（５
）１回に示すように、ソース領域およびドレイン領域と
なるｎ＋＋半導体領域１４を形成する。前記半導体領域
８は、−万の半導体領域１４と電気的に接続される。こ
れによって、メモリセルのスイッチング用トランジスＩ
’ （ＭｌｓＦＥＴ）ＱがＪ１６成される。また、前記
ｎ＋型の不純物としては、ヒ素イオン不純物を用い、絶
縁膜１１を透過するようなイオン注入技術によって導入
すればよい。ｎ＋型領領域深さは０．２シμｍ］程度と
浅い。 第１０図（５）、（Ｂｌに示す工程の後に、ゲート電極
１２およびワード線（ＷＬ）１３と後の工程によって形
成婆れるビット線とを電気的に分離するために、全面に
絶縁膜１５を形成する。この絶縁膜１５としては１表面
の起伏部を緩和し、かつ、ＤＩｔＡＭＩ７）ＩＪ気気持
特性影響を与えるナトリウム（Ｎａ ）イオンを捕獲す
ることができる７オスフオシリケートガラス（ｐｓｉ）
膜を用いるとよい。 この後に、他方の半導体領域１４と後の工程によって形
成されるビット線との接続をするために一当該半導体領
域１４上部の絶縁膜１５．１１を選択的に除去し、接続
孔１６を形成する。この接続孔１６を弁して、半導体領
域１４と電気的に接続し、第１１図（５）２ｇ３）に示
すように５行方向に延在するビット線（ＢＬ）１７を形
成する。このビット線（ＢＬ）１７は１例えばアルミニ
ウム（Ａ／）によって形成すればよい。この後、最終保
護膜としてＰＳＧ膜およびプラズマＯＶＤ法によるシリ
コンナイトライド膜を形成する。 これら一連の製造工程によって１本実施例のＤＲＡＭは
完成１−る。 次に、本発明の実施例Ｉの具体的な動作について説明す
る。 本実施例の動作は、第２図（Ａｔ 、 ｔＢ’ｌを用い
、所定のメモリセルの動作について説明する。 まず、メモリセルに情報を書き込む場合において説明す
る。メモリセルのＭｌＳ１ｉ’ＥＴＱを構成するゲート
電極１２に、選択的に制御重圧を印加して、当該Ｍｌ
８ＦＥＴＱを導通（ＯＮ）させる。 この後に、接続孔１６を介して半導体領域１４と電気的
に接続されているビット線（ＢＬ）１７に、情報に対応
した電圧を印加させる。これによって、ビット線（ＢＬ
）１７の情報となる電圧は、Ｎ１１Ｓ Ｆ Ｅ Ｔ Ｑ
を介して第１導寛プレート９に印加される。第２導′邂
プレートとなる半導体領域５は半導体基板１と電気的に
接続され、所足の固定電位ｖ８８ Ｋ保持されている。 すなわち、第２導電プレートの電位と第１導電、プレー
ト９に印加された情報となる電圧とに電位差があれば、
それらの介在部分である絶縁膜６に情報となる電荷が蓄
積、所印、メモリセルの記憶用容量素子Ｃに書き込まれ
る。 メモリセルに情報を保持する場合は、メモリセルの記憶
用容量素子Ｃに情報を書き込んだ状態において、ＭＩＳ
ＦＥＴＱを非導通（ＯＦＦ）と嘔せればよい。 また、メモリセルの情報を読み出て場合には。 前記書き込み動作と逆の動作を行えばよい。 本実施例によれば、細孔技術による記憶用容量素子とＭ
ＩＳＦＥＴとの直列回路をメモリセルとする１）ＲＡＭ
において、前記記憶用容量素子は。 所定の半導体基板主面部および細孔内における半導体基
板表面部に設けられた絶縁膜と、一端部が前記絶縁膜上
部に設けられ、他端部が前記ＭＩＳＦＥＴの一方の半導
体領域と電気的に接続して設けられた第１導電プレート
と、所定の半導体基板表面近＃部および細孔内における
半導体基板表面近傍部に設けられた第２導電プレートと
なる半導体領域とによって構成することができる。これ
によって、その情報となる電荷を第１導゛亀プレートと
第２導１ｎプレートとの介在部分における絶縁膜に蓄積
することができるとともに、細孔部から半導体基板内部
に形成される空乏領域を第２導市グレートによって抑制
することができる。従って、隣接する記憶用容量素子間
におけるそれぞれの空乏領域の結合を防止することがで
き、それらの間でのリーク現象を防止することができる
。 また、リーク現象を防止することかできるために、それ
ぞれの記憶用容量素子間におけるリーク電流を低減する
ことができる。これによって、記憶用容量素子における
情報となる電荷保持時間を向上し、再書き込み動作頻度
を低減′″ｒることができる。従つＴ、ＤＲＡＭの動作
時間を向上することができる。 さらに、記憶用容量素子に蓄積される情報となる電荷は
、蓄積層が形成される蓄積領域または狭い空乏層領域に
おける電荷を用いることができる。 従って、広い空乏領域または反転層領域内に蓄積される
電子を情報とする必要がなくなるために、α線や周辺回
路部からの注入によって生じる不賛な少数キャリアによ
る影響を防止することかできる。 また、享らに、記憶用容量素子は、α想によって生じる
不要な少数キャリアによる影響度を考慮する必要かない
ために、その占有面積を縮小することかできる。これに
よって、ＤＲＡＭの高集積化を可能にすることができる
。 し実施例Ｉ］ 本実施例は、ＤｌｔＡＭＯ＋メモリセルについて。 その構造について説明し、その製造方法については前記
実施例Ｉとほぼ同様であるのでその説明は省略する。本
実施例は、実施例Ｉの第１導市プレート土にさらに固定
電位の印加された第３導電プレートを股げ、容量値の増
加および安定化を図った例である。 第１２図（５）は、本実施例の構造を説明するためのＤ
ＩｔＡＭメモリセルの要部平面図であり、第１２図（匂
は一第１２図（５）の■−■切断線における断面図であ
る。なお１本実施例の全図において。 前記実施例１と同一機能を有するものは同一符号を付け
、そのくり返しの説明は省略する。 第１２図（５）、（Ｂ）において、６Ａは第１導電プレ
ート９を少なくとも覆うように設けられた前記絶縁膜６
と同様の構成の絶縁膜であり、記憶用容量素子を構成す
るためのものである。この絶縁膜６Ａは、第１導電プレ
ート９と後述する第３の電極（以下、第３導電プレート
という）とによって、情報となる正孔の電荷を蓄積する
ようになっている。また、隣接するメモリセルの第１導
電プレート９間を、電気的に分離するようになっている
。 １８は絶縁膜６へ上部に設けられ、かつ、同一のメモリ
セルアレイ内の他のメモリセルの第３導゛亀プレートと
接続され一体化されて設けられた第３導電プレートであ
り、記憶用容量素子を構成するためのものである。この
第３導電プレート１８には、固定電位例えば基板と同電
位が印加されるようになっている。メモリセルの記憶用
容量素子は、王に、第１導電プレート９．第２導電プレ
ートである半導体領域５および絶縁膜６から成る容量Ｃ
と、第１導電プレート９．第３導電プレート１８および
絶縁膜６Ａから成る容量Ｃ１との並列回路接続したもの
によって構成されている。ＩＯＡは第３導電プレート１
８を覆うように設けられた絶縁膜であり、第３導電プＶ
−）１８とワード線（ＷＬ）１３とを電気的に分離する
ためのものである。 このような、第１２色間、 （Ｂｌに示したメモリセル
を用いて、具体的なメモリセルアレイを構成すると、第
１３図に示すようになる。 第１３図は、本発明の実施例■を説明するための概略的
なメモリセルアレイの要部平面図である。 なお、第１３図は、その図面を見易くするために、６導
を層間に設けられるべき絶縁膜は図示しない。 また、第１３図において、第３導電プレート１８を除け
ば実施例Ｉの平面と同一となる。 次に１本発明の実施例■の具体的な動作について説明す
る。 本実施例の動作は、第１２図（Ａｌ 、 （Ｂｌを用い
、所定のメモリセルの動作について説明する。 まず、メモリセルに情報を書き込む場合において説明す
る。メモリセルのＭｌ ５ＦＥＴＱを構成するゲート電
極１２に１選択的に制御電圧を印加して、当該Ｍｌ ５
ＦＥＴＱをＯＮさせる。この後に、接続孔１６を通して
半導体領域１４と電気的に接続されているビット＃（Ｂ
Ｌ）１７に、情報となる電圧を印加する。これに、Ｘ：
って、ビット線（ＢＬ）１７の情報となる電圧は、ＭＩ
ＳＦＥＴＱを介して第１導電プレート９に印加される。 第２導電プレートとなる半導体領域５は半導体基板１と
電気的に接続され所定の固定電位ｖ８ｇに保持され、例
えば第３導電プレート１８も固定を位ｖ８８に保持され
ている。すなわち、第２導電プレートおよび第３導電プ
レート１８の電位と第１導電プレート９に印加された情
報となる電圧とに電位差があれば、それらの介在部分で
ある絶縁膜６および絶縁膜６Ａとに情報となる電荷が蓄
積、所朗、メモリセルの記憶用容量素子０．に書き込ま
れる。 メモリセルに情報を保持する場合は、メモリセルの記憶
用容量素子０１に情報を書き込んだ状態において、ＭＩ
５ＦＥＴ（１−ＯＦＦさせればよい。 また、メモリセルの１ｆｔ報を読み出て場合にけ一前記
巻き込み動作と逆の動作を行えばよい。 本鴻施例によれば、細孔技術による記還用各量累子とＭ
ＩＳＦＥＴとの直列回路をメモリセルとするＤＩＬＡＭ
において一前記実施例Ｉと同様１１効果を得ることがで
き、さらに、第１導電プレート上部に絶縁膜を介し″′
Ｃ第３導笥プレートを設けることにより、第１導電プレ
ートと第２導電プレートとによって蓄積される電荷量と
一第１導宿プレートと第３辱笛プレートとによる電荷量
とを記憶用容量素子に蓄積量ることができる。これによ
って、前記実施例１に比べて、記憶用容量素子の占有面
積における電荷蓄積量を約２倍に増大ζせることかでき
、よりＬ）ＲＡＭの高集積化な可能にすることができる
。 また、第１導町プレート上部に固定電位の第３専篭プレ
ートを設けることにより＋ を圧が変動する制御電圧が
印加されるワード線が、第１導電プレートに与える影響
を防止することができ、記憶用容量素子に蓄積される正
孔の笥、荷量を安定化さセることができる。これによっ
て、ＤＲＡＭの魯き込み、読み出し動作を安定化略せる
ことかでき、ＤＲＡＪＩの高信頼性を可能にすることが
できる。 〔実施例■〕 本実施例は、ＤＲＡＭのメモリセ／Ｌ／について、その
構造について説明し、その製造方法については前記実施
例Ｉとほぼ同様であるのでその説明は省略する。本実施
例は、実施例ｒにおいてメモリセル間に設けたフィール
ド絶縁膜を低減し、高集積化を図る例である。 ８ｇ１４図（４）は１本実施例の構造を説明するための
ｌ） ＲＡ Ｍメモリセルの要部平面図であり、第１４
１１１Ｂｌは、第１４図（２）の止−刈Ｖ切断線におけ
る断面図である。なお、本実施例の全図において、前記
実施例ｉと同一機能を有するものは同一符号を付け、そ
のくり返しの説明は省略する。 第１４１１１Ｂｌにおいて一２Ａは所定のメモリセル間
および周辺回路（図示していない）１例えばアドレス選
択回路、読み出し回路、魯き込み回路等を構成する半導
体素子間例えばＭＩＳＦＥＴの間の半導体基板】主面部
に設けられたフィールド絶縁膜であり、それらを電気的
に分離するためのもσ）である。メモリセルは、第１４
図（ＯＩＫ示すように、一対のパターンで行方向にくり
返しパターンとなるようにフィールド絶縁膜２ＡＫＪ：
つて形取らｉｔている。フィールド絶縁膜２人は、メモ
リセルアレイ内では、王として列方向におい℃隣接する
メモリセル間に設けられる。なお１４Ａはカードリング
となるｎ＋型半導体領域が形成されるべき領域である。 ５Ａは記憶用容量素子形成部の半導体基板１表面近傍部
に設けられ、かつ、行方向において隣接する記憶用容量
素子と一体的に設けられた第２導電プレートとなるｐ“
型の半導体領域である。この様子を第１４９１（０１に
示す。記憶用容量素子を構成すると同時に、行方向にお
い又隣接する記憶用容量素子間を電気的に分離するだめ
のものである。半導体領域５Ａは、絶縁膜６に蓄積され
る多くの情報となる正孔の電荷または空乏層１１荷を得
るために、第１導電プレートに印加される動作電圧より
も昆いしきい値電圧を半導体基板１表面近傍部に設ける
ためのものである。 また、半導体領域５Ａは、第１導電プレートに電圧が印
加されることにより、その下部の半導体基板１表面部か
らその内部方向に形成される空乏領域の伸びを抑制する
ためのものである。なお、半導体領域５Ａは、半導体基
板１よりも高い不純物濃度を有していればよい。また、
第１４図（ｑにおいて切断１Ｂ−Ｂに沿う断面は、第７
図Ｕにおいて隣接する２つの細孔４の間に存在するフィ
ールド絶縁膜２を省略したものと同一になる（絶縁膜６
は図示しない）。 本実施例によれば、細孔技術による記憶用容量素子とＭ
ＩＳＦＥＴとの直列回路をメモリセルとするＤＲＡＭに
おいて、前記実施例１．１１と同様な効果を得ることが
でき、さらに、前記記憶用容量素子は１行方向において
隣接する当該他の記憶用容量素子と第２導電グレートで
ある半導体領域によって電気的に分離することができる
ためＫ。 ＤＲＡＭにおけるその占有面積の大きなフィールド絶縁
膜は必要がなくなり、ＤＲＡＭの高果稙化を可能にする
ことができる。 〔実施例■〕 本実施例は、ＤＲＡＭのメそりセルについて、その構造
について、説明し、その製造方法については前記実施例
■とほぼ同様であるのでその説明は省略する。本実施例
は、実施例■において、メモリセル間に設けられたフィ
ールド絶縁膜を低減し、高集積化を図る例である。ある
いは、実施例■において、第１導電プレート上た絶縁膜
を挾んで第３の導電プレートを設は蓄積できる容量の増
加を図る例である。 第１５図（３）は、本実施例の構造を説明するためのＤ
ＲＡＭメモリセルの要部平面図であり、第１５図■は、
第１５図（５）のｘｖ −ｘｖ切断線における断面図で
ある。本実施例のメモリセルアレイの一部の製造工程途
中の状態を示すとすれは第１４図＋ａ＋と同一になる。 本実施例の全図において、前記実施例ＩＩ、Ｉｎと同一
機能を有するものは同一符号を付け、そのくり返しの説
明は省略する。 本実施例によれば、実施例■よりも行方向に高密度にメ
モリセルを配置できる。行方向において互いに隣接する
メモリセル間のフィールド絶縁膜がないためである。本
実施例によれば、実施例■よりもメモリセルの容量に蓄
積できる容量を増すことができる。これは実施例Ｈの実
施例■に対する関係と同一である。勿論、実施例■およ
び■において得られる効果も同様に得ることができる。 〔実施例■〕 次に、本発明の実施例■のＤＲＡＭにおいて、その具体
的な製造方法につい℃説明し、併せてその具体的な構造
について説明する。本実施例は実施例■において列方向
に隣接するメモリセル間を電気的に分離するフィールド
絶縁膜２人を設げることを省略し、メモリセルアレイ内
には全くフィールド絶縁膜を設けなくした例である。 第１６図〜第１８図は、本実施例の製造方法を説明する
だめの各製造工程におけるＤＲＡＭメモリセルアレイの
要部平面図である。なお、本実施例の全図において、前
記実施例Ｉ、実施例■と同一機能な有するものは同一符
号を付け、そのくり返しの説明は省略する。 ます、半導体基板１Ｋ、メモリセルアレイ部は除き１周
辺回路の半導体素子（図示しない）間を電気的に分離す
るために、基板１の選択的な熱酸化によるフィールド絶
縁膜を形成する。そし℃、細孔４を形成して半導体基板
１を露出ζせる。この後に、後の工程に、にって形成さ
れるスイッチング用ＭＩＳＦＥＴを形成すべき領域であ
る半導体基板１王面上に、耐不純物導入のためのマスク
１９を選択的に形成する。この後に、マスク１９を用い
てｐ型の不純物を、該マスク１９以外の半導体基板１表
面および細孔４内の半導体基板１表面に導入する。これ
により、第１６図に示すように、記憶用容量素子の第２
導電プレートとなり。 かつ、行方向ならびに列方向に隣接するメモリセル間を
電気的に分離するだめのｐ″型の半導体領域５Ｂを形成
する。 第１６図に示す工程の後に、実施例Ｉ、実施例■と同様
に絶縁膜６を形成し、後の工程によって形成される第１
導蓋プレートとＭＩＳＦＥＴな構成する一部の半導体領
域との゛電気的な接続部において、絶縁膜６を選択的に
除去し、接続孔７を形成する。この後に、第１４電プレ
ートとなる多結晶シリコン膜を全面に形成し、Ａｓイオ
ン打込みによってｎ＋型の半導体領域８を選択的に形成
する。この後に、前記多結晶シリコン膜を：！！！択的
にバターニングし、第１７図に示すように、第１導電ブ
レート９を形成する。また、切断縁■−ｘｖｎに沿う断
面は第８図（Ｂにおいてフィールド絶縁膜２を省略した
ものと等しくなる。 第１７図に示す工程の後に、前記実施例■と同様に、絶
縁膜６Ａ、第３導電プレー）１８を形成することによっ
て記憶用容量素子ＣＩを形成し、絶縁膜１ＵＡ、１１を
形成した後にゲート電極１２およびワード線（ＷＬ）１
３を形成し、半導体領域１４を形成することによってＮ
ｌ５ＦＥＴＱを形成し、絶縁膜１５．接続孔１６を形成
した後に、第１８図に示すように、ビット線（ＢＬ）１
７を形成する。なお、第１８図においては、その図面を
見易くするために、各等電ノー間に設けられるべき絶縁
膜は図示し１ｆい。また、切断線■−ＸＶＩに沿う断面
は、第１５図（Ｂｌにおいてフィールド絶縁膜２人を省
略したものと等しくなる。 こ第１ら一連の製造工程によって、本実施例のＤＲＡ
Ｍは完成する。この後に、前記実施例！、Ｉｆと同様に
、保霞膜等の処理を施す。 なお、本実施例においてもｐ′″型半導体領域５Ｂとｎ
＋型半吻体領域８とは、他の実施例と同様に、離間して
設ける必要がある。 本実施例によれは、細孔技術による記憶用容量素子とＭ
ＩＳＦＥＴとの直列回路をメモリセルと１−るＩＪＩＬ
ＡＭにおいて、前記実施例１． ＩＩと同様な効果を得
ることができ、さらに、Ｄ）ＬＡＭのメモリセルは、記
憶用容量素子を構成する第２導電プレートである半導体
領域によって、行方向ならびに列方向に隣接する当該他
のメモリセルと電気的、に分離することかできるために
、メモリセルアレイ内においては全くフィールド絶縁膜
は必要がなくなり、ｌ）ｌ（ＡＭの高集積化を可能にす
ることができる。 本実施例において、第３導電グレート１８の形成を省略
してもよいことは言うまでもない。これは、実施例■と
■又は実施例■と１ｖの関係と同一テアル。この場合の
Ｄ）ｔＡＭのメモリセルの平面。 断面および製造工程途中での断面は実施例１． ［およ
び■の説明より明らかであろう。 し実施例■〕 本実施例は、ＤＲＡＭのメモリセルについて、その構造
ならびにその１＃遣方法について説明する。 実施例Ｉ乃至Ｖにおいて、さらに、高集積化を図ると、
第２導電プレートとなるｐ＋型の半導体領域５，５Ａ、
５ＢとＭＩＳＦＥＴＱのｎｆ型半導体領域１４とが近接
あるいはｐｎ接合を構成してしまう。これらの半導体領
域５． ５Ａ、５Ｂ、１４は、不純物＠度が高濃度であ
るために、電気的特性上好ましくない。本実施例は、こ
れらを改善し。 さらに高集積化を図る例である。 第１９図は、本発明の実施例■を説明するためのＤＲＡ
Ｍのメモリ七ルアレイ要部な示す等価回路図である。な
お、実施例Ｖｌ乃至実施例■について＆ｉミーオープン
ビットライン式を採用し７ＣＤ ＲＡＭについ１６兄明
する。 第１９＠にオイテ、ビット線Ｂ Ｌｕ −Ｂ ＬＨ−Ｂ
Ｌ、、、ＢＬ、、・・・は、センスアンプＳＡ１．ＳＡ
。 ・・・の両側端から行方向にそれぞれ延在して一対に設
けらｔ’している。ＳＷは一対のピッ）ｉＢｌ、に接続
して設けられたスイッチ素子であり、それらを短絡ζせ
るためのものである。これによって、メモリセルアレイ
には、メモリセルＭの１／２の電荷蓄積量の容量素子を
有するダミーセルを必要としなくなる。 次に、本発明の実施例■の具体的な構造について説明す
る。 第２０防人は、本実施例のｆｌ！造を説明するためのＤ
ＲＡＭメモリセルの要部平゛面図１であり、第２０ジ１
ｔＩ３）は、第２０防人のｘｘ −ｘｘ切断線における
断面図である。１．Ｃお、第２０図（５）は、その図面
を見易くするために各導ｉｌｒ層間に設けられるべき絶
縁膜は図示しない。 第２０図聞、（Ｂ）において、９Ａはメモリセルごとに
独立して記憶用容量素子形成部の絶縁膜６上部に設けら
れ、かつ、一端部か後述するＭ ｌ Ｓ ）’ＥＴの一
方の半導体領域と電気的に接続し又設けられた前記実施
例Ｉ乃至Ｖと同様Ｑ）第１導市プレートである。ＩＯＢ
は第１専電ブレー）９Ａを快うように設けられた絶縁膜
であり、王として、第１導市ブレー）９Ａと後述するそ
の上部に配置これるへ１１８１１”ＢＴとを、また、近
接する第１導電プレート９Ａ間を、さらに、第１導電プ
レート９Ａとワード線（ＷＬ）とを電気的に分離するだ
めのものである。また、絶縁膜１０ Ｂは、絶縁膜６、
第１導電プレー）９Ａとともに細孔４１Ｂｉめ込み、そ
の上面部を平坦化することもできる。 ７Ａは第１導車プレー）９Ａと後述するｆＶｌ １ Ｓ
ＦＥＴの一方の半導体領域とが接続はれる部分の絶縁
膜１０Ｂを選択的に除去して設けられた接続孔であり、
それらを電気的に接続するためのものである。２０は所
定部において第１導市プレート９Ａの一端部と接続され
、かつ、隣接する所定方向の容量素子０と一対でｒ５咲
膜ＪＯＢを介した容景素子Ｏ上部に配置されたｐ−型の
単結晶シリコンによって形成された半導体プレートであ
り、■ｉ ５ＦＥＴを構成てるためのものである。ＩＩ
Ａは半導体プレート２０を少なくとも覆うように設けら
れた絶縁膜であり、王とし又ＭＩＳＦＥＴのゲート絶縁
膜な構成するためのものである。１４Ａはゲート電極１
２両側部の半導体プレート２０王而からその深で方向に
設けられたｎ＋型の半導体領域であり、ノース領域およ
びドレイン領域となってＭＩＳＦＥＴを構成するだめの
ものである。 スイッチング用トランジスタ、すなわち、ＭｌＳＦ Ｅ
Ｔ Ｑ 、は、ゲート電極１２．半導体領域１４Ａ。 半導体プレート２（）および絶縁膜１１Ａ、！＝［、Ｊ
：つて構成されている。−万の半導体領域１４Ａは、接
続孔７Ａを弁して、第１４屯プレート９Ａの一端部と゛
醒気的に接続ζ４ている。 次に５本発明の実施例■の具体的な製造方法について説
明する。 第２１しｉ−第２５図の各図において囚は、本実施例の
製造方法′１２ｒ：説明するための各製造工程における
ＤＲＡＭの要部平面図であり、第２１図〜第２５図の各
図の（Ｂは、それぞれの図番に対応する囚の切断線にお
ける断面図である。なお、ＤＲＡＭのメモリセル（図中
、右図）の各製造工程に対応して、ＤＲＡＭの周辺回路
を構成するＭｌ ５ＦＥＴ（図中、左図）の製造工程も
併せて説明する。 ｉｆ、メモリセルアレイ部は除き−ＭＩＳＮＥＴが形成
されるべき領域のｐ−型シリコン半導体基板ｌ工面部に
絶縁膜２１を形成し１Ｍ１ＳＦＥＴが形成されるべき領
域間の半導体基板１生面部にｐ型のチャンネルストッパ
領域２２およびその主面上部にフィールド絶縁膜２Ｂを
形成する。この後、メモリセルアレイ部に前記実施例Ｉ
と同様にして細孔４を形放し、その半導体基板１表面近
傍部および細孔４内の露出された半導体基板１表面近傍
部に第２導電プレートとなるｐ＋型の半導・体領域５Ｂ
を形成する。そして、第２１図（５）、 ｔＢｌに示す
ように、全面にＳｉｎ、からなる絶縁膜６を形成する。 第２１図（５）＋ ｔＥに示す工程の後に、メモリセル
アレイ部において、細孔４を覆うように絶縁膜６上部に
第１導αプレー）９Ａを形成する。第１導市プレー）９
Ａは、前記実施例■と同様に、０Ｖ１〕法による多結晶
シリコン膜を用い、その膜厚な８００〜１２００［Ａ１
程度にてれはよい。これによって、メモリセルの記憶用
容量素子Ｃが形成される。この後に、第１導電プレー）
９Ａを覆うように、全面に絶縁膜１０Ｂを形成し、第１
導゛１プレート９ＡとＭｌＳＦＥ”Ｊ）の−万の半導体
領域とか接続されるべき部分の絶縁膜１０Ｂを選択的に
除去し、接続孔７Ａを形成する。前記絶縁膜１０Ｂは、
例えばＯＶＤ法による酸化ケイ素膜（Ｓ ｉＯｔ ）を
用い、その膜厚な３０００〜４０００ＬＡ］程度にすれ
ばよい。そして、第２２図囚、［Ｆ］）に示すように、
単結晶シリコンの半導体プレートを形成するために、Ｏ
ＶＤ法によって全面に多結晶シリコン膜２０Ａを形成す
る。多結晶シリコン膜２ＯＡは。 例えば２５００〜３５０（ＨＡ〕程度の膜厚でよい。な
お、この多結晶シリコン膜２ＯＡは、接続孔７Ａを弁し
て第１４屯プレート９Ａと接続するようになっている。 第２２図（５）、（Ｂ）に示す工程の後に、前記多結晶
シリコン膜２ＯＡを単結晶シリコン膜とする。これは、
例えば０Ｗアルゴンレーサ（Ａｒ−Ｌａｓｅｒ）を用い
た熱処理技術、具体的には、エネルギ３〜１５〔Ｗ〕、
走査速［５〜１００ ［ｃｍ／Ｓ 〕、基板温度３００
［℃］、ビーム径３０〔μｍ〕の条件でレーザー・アニ
ールを行えば艮い。そして、少なくともＭｌＳＦＥＴの
チャンネルが形成されるべき部分の前記単結晶シリコン
膜主面部に５Ｍｌ５ＦＥＴのしきい値電圧を制御するた
めの不純物な導入する。これは、例えば、ｌＸｌ０”Ｌ
原子価／ｃｆ 〕穆度のボロンイオンを、５０〜７０［
ＫｅＶ］程度のエネルギでイオン注入後、熱処理を施せ
はよい。 この後に、第２３図囚、 （Ｂｌに示すように、単結晶
シリコン膜を選択的にバターニングし、一端部が接続孔
７人を介して記憶用容量素子を構成する第１導′１プレ
ー）９Ａと接続され、他端部か接続孔７Ａを介して隣接
する他の記憶用容量素子な構成する第１４？ｌＷプレー
）９Ａと接続これた少１ｔくともＭｌｓＦＥＴのチャン
ネルが形成されるべき部分がｐ−型の半搏体プレー）２
０を形成し、さらに、所定部分の絶縁膜１０Ｂ、６およ
び２１を選択的に除去し、メモリセルアレイ部のｐ？型
の半導体領域５Ｂ表面および周辺回路を構成するＮｌ５
ＦＥＴ形成部の半導体基板１王面を露出させる。 第２３回置、 （１３１に示す工程の後に、熱酸化技術
によっ°〔、メモリセルアレイ部において露出している
半導体プレート２０．第１導電プレート９Ａ。 ｐ＋型の半導体領域５Ｂ、および１周辺回路を構成する
ＭＩＳＦ’ＥＴ形成部におい℃露出している半導体基板
１表面部を覆うようにＳｉｎ、からなる絶縁膜１１Ａ、
１１Ｂを形成する。絶縁膜１１Ａ。 １１Ｂは、主として、ＭＩＳＦＥＴのゲート絶縁膜をｍ
ｓし得るように、熱酸化によりその膜厚を２００〜３０
０ ［Ａ１程度に形成すればよい。この後に、絶縁膜１
１Ａ上部にゲート電極１２とそれに電気的に接続され列
方向に延在するワード線（ＷＬ）１３を形成し、絶縁膜
１１Ｂ上部にゲートを極１２Ａを形成する。そし℃、第
第２固（Ｂｌに示すように、メモリセルアレイ部におい
て。 ゲート電極１２両側部の絶縁膜１１Ａを弁した半導体プ
レート２０にｎ″″型半導体領域１４Ａを形成する。同
時に１周辺回路を構成するＭ １ Ｓ Ｆ ＥＴ形成部
において，ゲート電極１２Ａ両側部の絶縁膜１１Ｂを介
した半導体基板１王面部にｎ＋型半導体佃領域４Ｂを形
成する。これらの領域はゲート１を極をマスクとして用
いたイオン打込みによって形成するのかよい。これによ
って、メモリセルのＭｌｓＦＥＴＱ，および周辺回路を
構成するＭＩｓＦＥＴＱｔが形成される。また、Ｍ ｌ
Ｓ ｋ’ＥＴＱ，の半導体領域１４Ａは、半導体プレ
ート２０の膜厚以上の深さで引き伸し拡散されないよう
になっている。 第２４図（２）、 （Ｂｌに示す工程の後に、前記実施
例１と同様に，全面に絶縁膜１５を形成する。絶縁膜１
５はフォスフオシリケードガラス（ＰＳＧ）膜からなる
。この後に、所定半導体領域１４Ａ。 １４Ｂ上部の絶縁膜１１Ａ．ＩＩＢ．１５を選択的に除
去し、接続孔１６．１６Ａを形成する。そして、第２５
図囚，（Ｂｌに示すように、接続孔１６を介して半導体
領域１４Ａと電気的に接続され絶縁膜１５上部を行方向
に延在するビット線（ＢＬ）１７、および、接続孔１６
Ａを弁じ℃半導体領域１４Ｂと電気的に接続され絶縁膜
１５上部に配線１７Ａ’に形成する。 この後、最終保霞膜としてＰＳＧ膜およびプラズマＯＶ
Ｄ法によるシリコンナイトライド膜Ｙ３ｂ成する〇 これら一連の製造工程によって１本実施例のＤＲＡＭは
完成する。 このようにして形成されたメモリセルを用いて。 具体的なメモリセルアレイを構成すると，第２６図に示
すようになる。 第２６図は１本発明の実施例■を説明するための概略的
なメモリセルアレイの要部平面図である。 第２０図に示した２つのメモリセルのノくターンを行列
状にくり返し配置することＫよって，メモリセルアレイ
が構成きれる。なお、第２６図は、その図面を見易くす
るために，各導電層間に設けられるべき絶縁膜は図示し
ない。 なお、本実施例の具体的な動作は，前記実施例Ｉと略同
様であるので、ここでは省略する。 本実施例によれは，細孔技術による記憶用容量素子とＭ
ＩＳＩ”ＥＴとの直列回路をメモリセルとするＤＲＡＭ
において，前記実施例１と同様な効果を得ることができ
、さらに、前記ＭＩＳＦＥＴを、前記記憶用容量素子の
上部に配置することができるので．ＭｌＳｌ’ＥＴを設
けるための面積は必要が１１＜なり、ＤＲＡＭの高集積
化を可能にすることができる。 また、前記Ｍｌ ８ＦＥＴを，前記記憶用谷ｆｉｒ．累
子の上部に配置することかできるので、Ｍ ｌ Ｓ ｋ
’ＥＴのｎ＋型半導体領域と記憶用容量素子の第２導電
プレートとなるｐ＋型半導体領域との接合による逆方向
の降伏電圧を劣化ζせることかなくなる。これによって
、ＤＲＡＭの高集積化を可能にすることができる。 また、前記ＭＩＳＦＥＴを半導体プレートに設けること
によっ１、半導体基板に設ける場合に比べ１Ｍ１Ｓ１１
′ＥＴの半導体領域と半導体プレートとのｐｎ接合によ
り生じる不要な寄生容量を低減することかできる。これ
によって、ビット線に付加される不要な畜生容祉を低減
できるので、ＤＲＡＭの情報省き込みおよび線入出し動
作における高速化を可能にすることができる。 さらに、前記ＭｌＳＦＥＴを半導体プレートに設けるこ
とによって、ＭＩＳＦＥＴの半導体領域の拡散深さを半
導体プレートの膜厚で規定できるので、チャネルが形成
きれるべき領域側への不純物の不要な拡散を防止し、Ｍ
ＩＳＦＥＴの実効チャネル長を確保てることができる。 これによって、短チャンネル効果を防止することができ
る。 勿論、実施例Ｉ−実施例Ｖにおいて得られる効果も同様
に得ることができる。 〔実施例■〕 本実施例は、ＤＲＡＭのメモリセルについて。 その構造ならびにその製造方法につい１説明する。 本実施例は、実施例■の第１導電グレー）９Ａ上にさら
に固定電位の印加された第３導電プレート１８を設け、
容量値の増加および安定化を図った例である。これは実
施例Ｉに対する実施例Ｉの関係と同一である。 第２７図ｔＡｌは、本実施例の具体的な構造を説明する
だめのＤＲＡＭメモリセルの要部平面図であり、第２７
図（Ｂｌは、第２７図（５）の℃■−℃（至）切断線に
おける断面図である。なお、第２７図（２）は、その図
面を見易くするために各導ＴｌＬｒｔＩ間に設けられる
べき絶縁膜は図示しない。 本実施例の構造および動作は一賽施例旺および実施例■
と略同様であるので、ここでは省略する。 次に１本発明の実施例■の具体的な製造方法について説
明する。 第２８図〜第３０図の４！ｒ図において（４）は、本実
施例の製造方法を説明するための各製造工程におけるＤ
ＲＡＭメモリセルの要部平面図であり、第２８図〜第３
０図の各図の（ＢＪは、それぞれの図番に対応する四の
切断線における断面図である。 ます、半導体基板ｌのメモリセルアレイ部に。 前記実施例Ｉと同様にし又細孔４を形成し、その半導体
基板１表面近傍部および細孔４内の露出された半導体基
板１表面近傍部に、第２導電プレートとなるｐ′″型の
半導体領域５Ｂを形成する。そして、全面にＳｔＵ、か
らなる絶縁膜６を形成し、第２８図（２）、（８号に示
すように、絶縁膜６上部に第１導電プレートを形成する
ために、所定のバターニングを施した多結晶シリコン膜
９Ｂを形成する。 第２８図（５）、 （１３１に示す工程の後に、全面に
例えばＣＶＤ法によるＳ ｔ ｏ、膜からなる絶縁膜６
Ａを形成する。そして、第２９図囚、（Ｂ）に示すよう
に、第３導電プレートを形成するために、所定のバター
ニングを施した多結晶シリコン膜１８Ａを形成する。 第２９図（３）、（Ｂ）に示す工程の後に、露出してい
る絶ｆ＃！膜６Ａのナイトライド膜を耐酸化マスクとし
て用いて熱酸化を行い、多結晶シリコン膜１８Ａを覆う
ように、全面に絶縁膜１ｏｓｖ形成し、第１導電グレー
ト９ＡとＭ １ Ｓ Ｉ！’ Ｅ Ｔの−１の半導体領
域か接続されるべき部分の絶縁膜６Ａｆｉｒ：選択的に
除去し、接続孔７Ａを形成する。この後、記憶用容量素
子が形成されるべき部分の絶縁膜１０Ｂ上部にｐ−型の
半導体プレート２０を形成し、この形成とともに、不要
な絶縁膜ＪＯＢ、６Ａ、６と不要な多結晶シリコン膜１
８Ａ、９Ｂを選択的に除去し、第３０１囚、（Ｂ）に示
すように、第１導宵プレート９Ａおよび第３導電グレー
）１Ｂを形成する。 第３０図（５）、 （Ｂｌに示す工程の後に、前記実施
例Ｖｌの第２３図囚、ｆｆ３）に示す工程以後の工程を
施すことによって、前記第２７図１（Ａｌ、山）に示す
本実施例のＤＲＡＭは完成する。 この後、前記実施例と同様に保薩膜を施す。 このようにしてＪ１６成されたメモリセルな用い１゜具
体的なメモリセルアレイを構成するト、第３１図に示す
ようになる。 第３１図は、本発明の実施例■を説明するための概略的
なメモリセルアレイの要部平面図である。 第２７図に示すメモリセル２個をくり返し配列してメモ
リセルアレイが構成される。なお、第３１図は、そ、の
図面を見易くするために、各導電層間に設けられるべき
絶縁膜は図示しない。 なお１本実施例の具体的な動作は、前記実施例■と略同
様であるので、ここでは省略する。 本実施例によ１１は、細孔技術による記憶用容量素子と
Ｍ ｌ Ｓ Ｆ Ｅ ’１’との血判回路をメモリセル
とするＤＩＬＡＭにおいて、前記実施例■と同様な効果
を得ることができ、さらに、第１４％プレート上部に絶
縁膜を介して第３導電プレートを設けることにより、前
記実施例■、ＩＬ Ｖと同様な効果を得ることができる
。 し実施例％］Ｉｆ ］ 本実施例は、ＤＲＡＭのメモリセルについて、その構造
について説明し、その製造方法については、前記実施例
■と略同様であるので、その説明は省略する。本実施例
は、実施例Ｖｌにおい′″Ｃ第１導電、プレートとＭ
ｌ Ｓ Ｆ Ｅ Ｔの半導体領域との接続部に要する部
活を低減し、さらに商集積化を図り、また、それらの接
続のためのマスク合せ夕容易にした例である。 第３２四回は１本実施例の具体的な構造を説明するだめ
のＤＲＡＭメモリセルの要部平面図であり、第３２図（
ｔ３＋＆！、ＩＷ ３２ 図１Ａ（１） ＸＸＸＩＩ
−ＸＸＸ［［切断線における断面図である。なお、第３
２四回は。 その図面を見易くするために、各導ｔ＃間に設けられる
べき絶縁膜は図示しない。 第３２図囚、■）において、９０は細孔４内に埋め込ま
れるように絶縁膜６上部に設けられた第１導電プレート
である。この第１導電プレート９０は、その上面部が略
平坦化これている。７Ｂは第１導電プレート９Ｃ上部の
絶縁膜ＪＯＢを選択的に除去して設げられた接続孔であ
り、第１導電プレート９ＣとＭＩＳＦＥＴとを電気的に
接続するためのものである。 なお１本実施例の具体的な動作は、前記実施例Ｉと略同
様であるので、ここでは省略する。 本実施例によれば、細孔技術による記憶用容量素子とＭ
ｌ Ｓ ｋ’ Ｅ ｉ”との直列回路をメモリセルと
するＤＲＡＭにおいて、前記実施例■と同様な効果を得
ろことかでき、ζらに、記憶用容量素子とｆＷｌｓＦＥ
Ｔとは、細孔に埋め込まれた第１ｓ電プレート上部にお
いて半導体領域と電気的に接続することによって、それ
らの接続に要する面積を低減することができる。これに
よって、ｌ）ＲＡＭの高集積化を可能にすることかでき
る。 また、記憶用容量素子とＭＩＳＦＥＴとは、細孔に埋め
込まれた第１導電プレート上部において半導体領域と電
気的に接続することによって、それらの接続のためのマ
スク合せを容易にすることができる。 し効 果］ 細孔技術による記憶用容量素子とＭ１ＳＦＢ’ｌ’との
直列回路をメモリセルとする１）ＲＡＭにおいて、 （１１、前記記憶用容量素子は、所定の半導体基板主面
部および細孔内における半導体基板表面部に設けられた
絶縁膜と、一端部か前記絶縁膜上部に設けられ、他端部
が前記Ｍ１Ｓｋ″ＥＴの−１の半導体領域と電気的に接
続して設けられた第１導電、プレートと、所定の半導体
基板表面近傍部および細孔内における半導体基板表面近
傍部に設けられた第２導市プレートとなる半導体領域と
によって構成することができる。これによりて、その情
報となる電荷なｐＡ１導電プレートと第２導電プレート
との介在部分における絶縁膜の両端に蓄Ｍ−Ｔることが
できるとともに、細孔部から半導体基板内部に形成され
る空乏領域を第２導電プレートによって抑制することが
できる。従って、隣接する記憶用容量素子間におけるそ
れぞれの空乏領域の結合を防止することかでき、それら
のリーク現象を防止することができる。 （２）、リーク現象を防止することができるために、そ
れぞれの記憶用容量素子間におけるリーク電流を低減す
ることができる。これによって、記憶用容量素子におけ
る情報となる電荷保持時間を向上し、再書き込み動作頻
度を低減することかできる。 従って、ＤＲＡＭの動作時間を向上することかできる。 （３）、記憶用容１１素子に蓄積される情報となる電荷
け、蓄積層が形成される蓄積領域または幅の狭い空乏領
域におけるｔ（ＴＪを用いることかできる。従って、幅
の広い空乏領域または反転層領域内に蓄積でれる重子を
情報とする必要がなくなるために、α線や周辺回路部か
らの注入によって生じる不要な少数キャリアによる影響
を防止することかできる。 （４）、記憶用容量素子は、α線によって生じる不要な
少数キャリアによる影＠度を考慮する必要がないために
、その占有面積を縮小することができる。 これ忙よって、ＤＲＡＭの篩果槓化を可能にすることが
できる。 （５）、前記記憶用容量素子を構成する第１導電プレー
ト上部に絶縁膜を介して第３導電プレートを設けること
により、第１導電プレートと第２導電プレートとによっ
て蓄積きれる電荷量と、第１導電プレートと第３導電プ
レートとによる電荷量とをＳ積することかできる。これ
によって、記憶用容量素子の単位面積あたりの電荷蓄積
量を増大させることができる。 （６）、前記１）ＩＬＡＭのメモリセルは、記憶用容量
素子を構成する第２導１１１プレートである半導体領域
によって、行方向または列方向、もしくはその両方向ニ
オいて隣接する当該他のメモリセルと電気的に分離する
ことができるので、半導体基板の選択的な熱酸化技術に
よるフィールド絶縁膜は必要がなくなり、ＩＪＲＡＭの
高集積化を可能にすることかできる。 （７）、前記記憶用容量素子を構成する第１導電プレー
ト上部に固定゛は位の第３導電プレートを設けることに
より、電圧が変動する制御電圧が１＝１１７Ｊ０される
ワード線が、第１導電プレートに与える影響を防止する
ことができ、記憶用容量素子に蓄積される電荷量を安定
化させることができる。 （８）、前記（７）により、ＤＲＡＭの書き込み、読み
出し動作を安定化させることができ、ＤＲＡＭの高信頼
性を可能にすることができる。 （９）、メモリセルの容量を構成する第１導電型の半導
体領域と、メモリセルのＭｌＳｌ”ＥＴに接続する第２
導電型の半導体値域とを互いに離間して設けでいるので
、接合の逆方向の降伏電圧を劣化ζせることがない。 （１０１，前記記憶用容量素子の上部に前記ＭｌＳｋ’
ＥＴを配Ｍ′することにより、ＭｌＳＦＥＴを設けるた
めの面積を必要としなくてることができるので。 １）ＲＡＭの高集積化を可能にすることかできる。 ａυ、前記記憶用容量素子の上部に前記ＭＩＳＦＥＴを
配置することにより、メモリセルの容量を構成する第１
導電型の半導体値域と、メモリセルのＭｌ ５ＦＥＴを
構成する第２導電型の半導体領域とを絶縁膜を弁し″′
Ｃ離間し又設けることができるので、接合の逆方向の降
伏電圧を劣化させることがない。 （１２＋、前記ｆｌｓＦＥＴを半導体プレートに設ける
ことによって、半導体基板に設ける場合に比べ、ＭＩＳ
ＦＥＴの第１４窟型の半導体領域と第２導電型の半導体
プレートとのｐｎ接合により生じる不要な寄生容ｆＩ′
を低減することができる。これによって、前記半導体領
域に接続されるビット線にイ；」加これる不要な寄生容
量を低減することができるので、ＤＲＡＭの情報書き込
みおよび読み出し動作における高速化を可能にすること
かできる。 Ｑ３）、前記ＭＩＳＦＥＴを半導体プレー）ＪＣ設ける
ことによって、ＭＩＳＰＥＴの半導体領域の拡散深ζを
半導体プレートの膜厚で規定できるので、チャネルが形
成されるべき領域側への不純物の不要な拡散を防止し、
Ｍ １ Ｓ ＰＥＴの実効チャネル長を確保することか
できる。これによって、短チャンネル効果を防止するこ
とかできる。 Ｉ、前記記憶用容量素子の第１導電プレートな細孔内に
埋め込み、該第１導電プレート上部においてＭＩＳＦＥ
Ｔの半導体領域と電気的に接続することにより、第１導
市プレートとＭＩＳＦＥＴとの接続に要する面積を縮小
することかできるので、ＤＲＡＭの高集積化を可能にす
ることができる。 Ｑ５ｉ、前記（１１〜（６１，（１Ｇ＋、 （Ｉｌｌお
よび（１４１により、メモリセルの占有面積を著しく縮
小−ｆることかでき、よりＩ）ＲＡＭの高集積化を可能
にすることかできるという相乗効果を得ることができる
。 以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能であることはいうまでもない。 例えば、前記各実施例はｐ型の半導体基板を用いてＤｌ
ｔＡＭを構５３Ｊしたが−ＩＩ型の半導体基板にｐ型ウ
ェル領域を設けてそのウェル領域内に１）ＲＡＭのメモ
リセルを構成し又もよい。また、前記各実施例はｐ型の
半導体領域を第２導電プレートとして情報となる電荷を
蓄積したが、ｎ型の半導体基板を用いｎ型の半導体領域
を第２導電プレートとして情報と１１る電荷を蓄積し、
てもよい。また、ｐ型の半導体基板にｎ型ウェル領域を
設けてそのウェル領域内にｌ）ＲＡＭのメモリセルを形
成してもよい。 また、第２導“酸プレートである半導体領域の形成方法
としてイオン打込法を用いてもよい。例えば、前記実施
例Ｉにおいて、イオン打込は第７図１Ｂ１に示す状態で
行なわれる。打込まれた不純物例えばポロンは細孔４の
底部に導入される。この後のアニールによって、ボロン
は拡散され細孔４の底部に半導体領域を作るとともに、
細孔の側壁に沿って基板表面に向かって湧き上る。この
ため、細孔の側壁の一部にも半導体領域が形成これる。 この側壁に沿う半導体領域は基板表面近傍（反対導電型
の半導体領域８が形成される領域）に達することはない
。これによれば、メモリセルの容量は多少減少するが、
互いに反対導電型の半導体領域５と８とｔ離間して配置
するためのマスク会せ余裕は不要にできる。したがって
、実施例■〜■においてさらに高集積化を計ることがで
きる。 さらに、前記実施例Ｉ〜Ｖは、ホールプツトピットライ
ン方式を採用したＤＲＡＭについて説明したが、オープ
ンビットライン方式を採用してもよい。また、前記実施
例■〜■は一オーブンビットライン方式を採用したＤＲ
ＡＭＫついて説明したが、ホールプツトピットライン方
式を採用してもよい。
第１図は１本発明の実施例１を説明するためのＤＲＡＭ
のメモリセルアレイ要部を示す等価回路図、 第２図（２）は１本発明の実施例Ｉの構造を説明するた
めのＤＲＡＭメモリセルの要部平面図−第２図（Ｂｌは
、第２図（５）の１し」切断線における（ト）ｆ面図。 第３防人およびｔＢｌは一本発明の詳細な説明するだめ
のグラフ、 第４図（２）、第５図囚、第６図囚、第７図囚、第８図
（４）、第９図囚、第１０図囚および第１１回置は１本
発明の実施例ＩＯ，）実速方法を説明するだめの各製造
工程におけるＤＲＡＭメモリセルの要部平面図。 第４図（Ｂ）、箪５図１ （Ｅ を第６図（Ｂ）、第７
図１Ｂ１．第７図１Ｂ１．第９図（Ｂ）、第１０図（Ｂ
ｌおよび第１１図（Ｅｌは、それぞれの図番に対応する
ＩＡＩ図の切断線における断面図。 第１２図（５）は５本発明の実施例■の構造を説明する
ためのＤＲＡＭメモリセルの要部平面図、第７図１Ｂ１
は、第１２図（５）の■−■切断線における断面図。 第１３図は１本発明の実施例］を説明するための概略的
なメモリセルアレイの要部平面図。 第１４１囚は、本発明の実施例■の構造を説明するため
のＬ）ＲＡＭメモリセルの要部平面図、第１４図１８＋
は、第１４図ｔａノｘｔｖ −ｘｔｖ切断線における断
面図、 第１４回＋０１は、実施例１■の製造工程の途中での状
態を示す平面図、 第１５防人は、本発明の実施例■の構造を説明するため
のＤＲＡＭメモリセルの要部平面図。 第１５図１）３１は、第１５図（ＡＪ（１＞ ＸＶ −
ＸＶ 切断線における断面図、 第１６図〜第１８図は、本発明の実施例Ｖの製造方法を
説明するだめの各製造工程におけるＤＲＡＭメモリセル
アレイの要部平面図。 第１９図は、本発明の実施例■を説明するためのＤＲＡ
Ｍのメモリセルアレイ要部を示す等価回路図、 第２０図（５）は１本発明の実施例Ｖｌの構造を説明す
るためのＤＲＡＭメモリセルの要部平面図、第２ ｔ）
Ｉｔ（Ｂｕｔ、第２０図（Ａｔ（７） ＸＸ −ＸＸ
９Ｊ断線における断面図、 第２１図囚、第２２図（５）、第２３図（２）、第２４
図（５）および第２５防人は、本発明の実施例■の製造
方法を説明するための各製造工程におけるＤＲＡＭσ）
要部平面図、 第２１図（）Ｊｌ、第２２図（Ｂ１．第２３図（Ｂ）、
第２４図１ＢＩおよび第２４図１ＢＩは、それぞれの図
番に対応する開口の切断線におけるＭｒ百図。 第２６図は、本発明の実施例■を説明するための概略的
なメモリセルアレイの要部平面図−第２７図（４）は、
本発明の実施例■の構造を説明するためのＤＲＡＭメモ
リセルの要部平面図、第２７図（Ｂｌは、第２７防人の
頂−Ｘ）３’ｌｌ切断線における断面図、 第２８図囚、第２９図（５）および第３０図（４）は、
本発明の実施例〜１１の製造方法を説明するだめの各製
造工程におけるｌ） Ｉｔ Ａ Ｍメモリセルの要部平
面図、 第２８図（Ｂ１．第２９図旧および第３０図（１３１は
、それぞれの図書に対応する（５）図の切断線における
断面図。 第３１図は１本発明の実施例■を説明するための概略的
なメモリセルアレイの要部平面図。 第３２図面は、本発明の実施例■の１１造を説明するた
めの１）ＲＡＭメモリセルの要部平面図。 第３２図（口は、第３２図（２）のＸＸＸＩＩ −ＸＸ
Ｘ［ｌ切断線における断面図である。 図中、１・・・半導体基板、２．２Ａ、２Ｂ・・・フィ
ールド絶縁膜、４・・・細孔、６．６Ａ、１０．ＩＯＡ
。 １０Ｂ、１００，１１．ＩＩＡ、ＩＩＢ、１５・・・絶
縁膜、５．５Ａ、５Ｂ・・・半導体領域（第２導電プレ
ート）、７，７Ａ、７Ｂ、１６．１６Ａ・・・接続孔、
８．１４．１４Ａ、１４Ｂ・・・半導体領域。 ９．９Ａ、９０・・・第１導電プレート、１２．１２Ａ
・・・ゲート電極、１３・・・ワード線（ＷＬ）、１７
・・・ビット線、１７Ａ・・・配縁（ＢＬ）、１Ｂ、１
８Ａ・・・第３導電プレート、２０・・・半導体プレー
ト、９Ｂ、１８Ａ、２ＯＡ・・・多結晶シリコン膜、２
２・・・チャンネルストッパ領域−Ｑ＝ Ｑｔ・・・Ｍ
ｌ Ｓ ＦＥＴ、Ｏ，０，・・・記憶用容量素子であ
る。 第 １ 図 第 ２ 図 第 ２ 図 とＦ３） 第 ４ 図（Ａ） 第 ４ 図（Ｂ） 第 ５ 図（ＡＩ 第 ５ 図（Ｂ） 第 ６ 図 Ｌ／ｌ） 第 ６ 図（Ｅ） 第 ｊ 図ｒＡ） 第 ７ 図 （Ｂ） 第 ８ 図 ／Ａ） 第 ８ 図 （Ｂ） 第 ９ １’ｋｉ （Ａ） 第 ９ 図 （Ｂ） 第１０図（ＡＩ 第１０図（Ｂ） 第１１図（１３） 第１４図（Ｂ） 第１４図（ｃ） 第１６図 第１７図 第１９図 第２ Ｏ［４ （！Ｂ〕 第２７図 第２８図 （Ａ） （Ｂ） 第２９図 ＣΔノ 第３０図
のメモリセルアレイ要部を示す等価回路図、 第２図（２）は１本発明の実施例Ｉの構造を説明するた
めのＤＲＡＭメモリセルの要部平面図−第２図（Ｂｌは
、第２図（５）の１し」切断線における（ト）ｆ面図。 第３防人およびｔＢｌは一本発明の詳細な説明するだめ
のグラフ、 第４図（２）、第５図囚、第６図囚、第７図囚、第８図
（４）、第９図囚、第１０図囚および第１１回置は１本
発明の実施例ＩＯ，）実速方法を説明するだめの各製造
工程におけるＤＲＡＭメモリセルの要部平面図。 第４図（Ｂ）、箪５図１ （Ｅ を第６図（Ｂ）、第７
図１Ｂ１．第７図１Ｂ１．第９図（Ｂ）、第１０図（Ｂ
ｌおよび第１１図（Ｅｌは、それぞれの図番に対応する
ＩＡＩ図の切断線における断面図。 第１２図（５）は５本発明の実施例■の構造を説明する
ためのＤＲＡＭメモリセルの要部平面図、第７図１Ｂ１
は、第１２図（５）の■−■切断線における断面図。 第１３図は１本発明の実施例］を説明するための概略的
なメモリセルアレイの要部平面図。 第１４１囚は、本発明の実施例■の構造を説明するため
のＬ）ＲＡＭメモリセルの要部平面図、第１４図１８＋
は、第１４図ｔａノｘｔｖ −ｘｔｖ切断線における断
面図、 第１４回＋０１は、実施例１■の製造工程の途中での状
態を示す平面図、 第１５防人は、本発明の実施例■の構造を説明するため
のＤＲＡＭメモリセルの要部平面図。 第１５図１）３１は、第１５図（ＡＪ（１＞ ＸＶ −
ＸＶ 切断線における断面図、 第１６図〜第１８図は、本発明の実施例Ｖの製造方法を
説明するだめの各製造工程におけるＤＲＡＭメモリセル
アレイの要部平面図。 第１９図は、本発明の実施例■を説明するためのＤＲＡ
Ｍのメモリセルアレイ要部を示す等価回路図、 第２０図（５）は１本発明の実施例Ｖｌの構造を説明す
るためのＤＲＡＭメモリセルの要部平面図、第２ ｔ）
Ｉｔ（Ｂｕｔ、第２０図（Ａｔ（７） ＸＸ −ＸＸ
９Ｊ断線における断面図、 第２１図囚、第２２図（５）、第２３図（２）、第２４
図（５）および第２５防人は、本発明の実施例■の製造
方法を説明するための各製造工程におけるＤＲＡＭσ）
要部平面図、 第２１図（）Ｊｌ、第２２図（Ｂ１．第２３図（Ｂ）、
第２４図１ＢＩおよび第２４図１ＢＩは、それぞれの図
番に対応する開口の切断線におけるＭｒ百図。 第２６図は、本発明の実施例■を説明するための概略的
なメモリセルアレイの要部平面図−第２７図（４）は、
本発明の実施例■の構造を説明するためのＤＲＡＭメモ
リセルの要部平面図、第２７図（Ｂｌは、第２７防人の
頂−Ｘ）３’ｌｌ切断線における断面図、 第２８図囚、第２９図（５）および第３０図（４）は、
本発明の実施例〜１１の製造方法を説明するだめの各製
造工程におけるｌ） Ｉｔ Ａ Ｍメモリセルの要部平
面図、 第２８図（Ｂ１．第２９図旧および第３０図（１３１は
、それぞれの図書に対応する（５）図の切断線における
断面図。 第３１図は１本発明の実施例■を説明するための概略的
なメモリセルアレイの要部平面図。 第３２図面は、本発明の実施例■の１１造を説明するた
めの１）ＲＡＭメモリセルの要部平面図。 第３２図（口は、第３２図（２）のＸＸＸＩＩ −ＸＸ
Ｘ［ｌ切断線における断面図である。 図中、１・・・半導体基板、２．２Ａ、２Ｂ・・・フィ
ールド絶縁膜、４・・・細孔、６．６Ａ、１０．ＩＯＡ
。 １０Ｂ、１００，１１．ＩＩＡ、ＩＩＢ、１５・・・絶
縁膜、５．５Ａ、５Ｂ・・・半導体領域（第２導電プレ
ート）、７，７Ａ、７Ｂ、１６．１６Ａ・・・接続孔、
８．１４．１４Ａ、１４Ｂ・・・半導体領域。 ９．９Ａ、９０・・・第１導電プレート、１２．１２Ａ
・・・ゲート電極、１３・・・ワード線（ＷＬ）、１７
・・・ビット線、１７Ａ・・・配縁（ＢＬ）、１Ｂ、１
８Ａ・・・第３導電プレート、２０・・・半導体プレー
ト、９Ｂ、１８Ａ、２ＯＡ・・・多結晶シリコン膜、２
２・・・チャンネルストッパ領域−Ｑ＝ Ｑｔ・・・Ｍ
ｌ Ｓ ＦＥＴ、Ｏ，０，・・・記憶用容量素子であ
る。 第 １ 図 第 ２ 図 第 ２ 図 とＦ３） 第 ４ 図（Ａ） 第 ４ 図（Ｂ） 第 ５ 図（ＡＩ 第 ５ 図（Ｂ） 第 ６ 図 Ｌ／ｌ） 第 ６ 図（Ｅ） 第 ｊ 図ｒＡ） 第 ７ 図 （Ｂ） 第 ８ 図 ／Ａ） 第 ８ 図 （Ｂ） 第 ９ １’ｋｉ （Ａ） 第 ９ 図 （Ｂ） 第１０図（ＡＩ 第１０図（Ｂ） 第１１図（１３） 第１４図（Ｂ） 第１４図（ｃ） 第１６図 第１７図 第１９図 第２ Ｏ［４ （！Ｂ〕 第２７図 第２８図 （Ａ） （Ｂ） 第２９図 ＣΔノ 第３０図
Claims (1)
- 【特許請求の範囲】 ｌ、第１導電型の半導体基板の一生面部からその内部方
向に形成されて設けられた細孔と、該細孔を利用して設
けられた容量素子と、その−万が前記容量素子と直列接
続されて設けられた絶縁ゲート型■界効果トランジスタ
とによって構成された直列回路素子を具備してなる半導
体集積回路装置に１６いて、前記容量素子が、半導体基
板の一生面部に設けられた細孔部内の半導体基板表面を
覆って形成された第１絶縁膜と、その一端部が前記絶縁
ゲート型電界効果トランジスタの一万と電気的に接続さ
れ、他端部が第１絶縁膜上部に設けられた第１導甫プレ
ートと、前記第１絶縁膜下部の半導体基板工面部に設け
られた第１導電型で半導体基板と同等もし、（はそれよ
りも高い不純物濃度を有する第２導笥プレートとなる半
導体領域とによって構成婆れ、該容量素子上部に、前記
絶縁ゲート型電界効果トランジスタを配置し℃なること
な特徴とする半導体集積回路装置。 ２、第１導電型の半導体基板Ｃ）−生面部からその内部
方向に形成されて設けられた細孔と、該細孔を利用して
設けられた容量素子と、その−万が前記容量素子と直列
接続されて設けられた絶縁ゲート型電界効果トランジス
タとによって構成された直列回路素子を具備してなる半
２重体集積回路装置において、前記容量素子が、半導体
基板の一生面部に設けられた細孔部内の半導体基板表面
を覆って形成された第１絶縁膜と、その一端部が前記絶
縁ゲート型電界効−果トランジスタの一万と電気的に接
続され、他端部が第１絶縁膜上部に設けられた第１導電
プレートと、前記第１絶縁膜下部の半導体基板主面部に
設けられた第１導電型で半導体基板と同等もしくはそれ
よりも筒い不純物濃度を有する第２導電、プレートとな
る第２半導体領域と、前記第１導電プレート上部に設け
られた第２絶縁膜と、少なくとも該第２絶縁膜上部に設
けられた第３導電プレートとによって構成され、該容量
素子上部に、前記絶縁ゲート型電界効果トランジスタを
配置して１よることを特徴とする半導体集積回路装置。 ３ 第１導電型の半導体基板の一生面部からその内部方
向に形成されて設けられた細孔と、該細孔を利用して設
けられた容ｉｌ累子と、その−万が前記各量素子と直列
接続されＩ：設けられた絶縁ゲート型電界効果トランジ
スタとによって構成された直列回路素子を、Ｐｌｒ定間
隔で行方向に延在する複数本のビット線と所定ＩＩＩ）
隔で列方向に延在する複数本のワード線との所定交差部
において、複数具備してなる半導体集積回路装置におい
て、前記容量素子が、半導体基板の一生面部に設けらｔ
また細孔部内の半導体基板を覆って形成された第１絶縁
膜と、その一端部が前記絶縁ゲート型電界効果トランジ
スタの一万と電気的に接続され、他端部か第１絶縁膜上
部に設けられた第１導電プレートと、前記第ＪＰ３縁膜
下部の半導体基板主面部に設けられ、かつ、少なくとも
１つの隣接する当該他の容量素子と電気的に接伏して設
けられた第１導電型で半導体基板よりも高い不純物ｆｍ
Ｋを有する第２導電プレートとなる第２半樽体σ１域と
によって構成され、該容量素子上部に、前記絶縁ゲート
型電界〃１果トランジスタを配置して１．ｃることを特
徴とする半導体集積回路装置。 ４、第１導・電型の半導体基板の一生面部からその内部
方向に形成さｉｔ″′Ｃ設けられ１こ細孔と、該細孔を
利用して設けられた容量素子と、その−万か前記容量素
子と直列接続されて設けられた絶縁ケート型電界効果ト
ランジスタとによって構成された直列回路素子を、所定
間隔で行方向に延在する禎数本のビットｉと所定間隔で
列方向に延在する複数本σ）ワード線との所定交差部に
おいて、複数具備してなる半濁・体集積回路装置におい
て、ｆｉｌｌ記容量素子が、半導体基板の一生面部に設
けられた細孔部内の半導体基板を覆って形成された第１
絶縁膜と、その一端部か前記絶縁ゲート型電界効果トラ
ンジスタの一万と電気的に接続され、他端部か第１絶縁
膜上部に設けられた第１導釘プレートと一前記第１絶紗
膜下部の半導体基板主面部に設けられ、かつ少７ｘ く
とも１つの隣接する当該他の容量赤子と１「気的に接続
して設けられた第１辱′酊型で半導体基板よりも高い不
純物濃肢を有する第２纏りプレートとなる第２半導体領
域と、前記第１導電プレート上部に設けられた第２絶縁
膜と、少なくとも該第２絶縁膜十部に設けら才した第３
纒１■プレートとによって構成され、該容量素子上部に
。 前記絶縁ゲート型電界効果トランジスタを配置してなる
こｋを特徴とする半導体集積回路装置。 ５、前記容量素子の電荷の蓄積は、第１導富プレートと
第２導笥プレートとなる第２半導体領域との介在部分に
おける第１絶縁膜を介して行うことを特徴とする特許請
求の範囲第１項および第３項記載の半導体集積回路装置
。 ６、前記容量素子の電荷の蓄積は、第１導醒プレートと
第２導甫プレートとなる第２半導体領域との介在部分に
おける第１絶縁膜と、第１導奄プレートと第３導■プレ
ートとの介在部分における第２Ｍ！３緑膜を介して行う
ことを特徴とする特許請求の範ｆｌＪＵ第２項および再
４項記載の半導体集積回路装置。 ７、Ｉ１１記絶縁ゲートｍ宿界効果トシンジスタは。 前記容量素子上部に絶縁膜を介して設けられた単結晶シ
リコンからなる第１堺市型の半導体プレートに、互いに
離隔し、ソース領域ま１こはドレイン領域として使用さ
れる一対の第２導笥型の半導体領域を設けて構成されて
なることを特徴とする特＃−Ｆ請求の範囲第１項乃至第
４項記載の半導体集積回路装置ｊｔ、。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243997A JPH0640573B2 (ja) | 1983-12-26 | 1983-12-26 | 半導体集積回路装置 |
| KR1019840008195A KR850005172A (ko) | 1983-12-26 | 1984-12-21 | 직렬접속한 misfet와 캐파시터를 가진 반도체 집적회로 장치 |
| US06/934,556 US4901128A (en) | 1982-11-04 | 1986-11-24 | Semiconductor memory |
| US07/452,683 US5214496A (en) | 1982-11-04 | 1989-12-19 | Semiconductor memory |
| US07/822,325 US5237528A (en) | 1982-11-04 | 1992-01-17 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243997A JPH0640573B2 (ja) | 1983-12-26 | 1983-12-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136367A true JPS60136367A (ja) | 1985-07-19 |
| JPH0640573B2 JPH0640573B2 (ja) | 1994-05-25 |
Family
ID=17112177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243997A Expired - Lifetime JPH0640573B2 (ja) | 1982-11-04 | 1983-12-26 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0640573B2 (ja) |
| KR (1) | KR850005172A (ja) |
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- 1984-12-21 KR KR1019840008195A patent/KR850005172A/ko not_active Application Discontinuation
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0640573B2 (ja) | 1994-05-25 |
| KR850005172A (ko) | 1985-08-21 |
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