JPS59231925A - Ｆｍ／ａｍ受信機 - Google Patents
Ｆｍ／ａｍ受信機Info
- Publication number
- JPS59231925A JPS59231925A JP58105714A JP10571483A JPS59231925A JP S59231925 A JPS59231925 A JP S59231925A JP 58105714 A JP58105714 A JP 58105714A JP 10571483 A JP10571483 A JP 10571483A JP S59231925 A JPS59231925 A JP S59231925A
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- JP
- Japan
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- circuit
- frequency
- prescaler
- frequency dividing
- signal
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Links
- 230000010354 integration Effects 0.000 abstract description 4
- 230000010355 oscillation Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、各種電子機器に多用されているＰＬＬ （Ｐ
ｈａｓｅ −Ｌｏｃｋｄ Ｌｏｏｐ）回路と、このＰＬ
Ｌ回路を用いたＦＭ／ＡＭ受信機に関する。
ｈａｓｅ −Ｌｏｃｋｄ Ｌｏｏｐ）回路と、このＰＬ
Ｌ回路を用いたＦＭ／ＡＭ受信機に関する。
ＦＭ／ＡＭ受信機には、ディジタルチューニングシステ
ムを採用したものがある。ディジタルチューニングシス
テムは、上記ＰＬＬ回路を具備し、ＦＭ受信時及びＡＭ
受信時の同調周波数や局部発振周波数を選択するように
構成されている。
ムを採用したものがある。ディジタルチューニングシス
テムは、上記ＰＬＬ回路を具備し、ＦＭ受信時及びＡＭ
受信時の同調周波数や局部発振周波数を選択するように
構成されている。
本願発明に先立ち、本発明者は上記ＰＬＬ回路につき検
討を行った。その結果、下記の如き欠陥を有しているこ
とが判明した。
討を行った。その結果、下記の如き欠陥を有しているこ
とが判明した。
すなわち、上記ＰＬＬ回路はＦＭ受信用とＡＭ受信用の
２つの分周回路を具備している。しかし、ＦＭ受信時を
例に述べると、ＡＭ受信用の分周回路は使用されていな
いことが、本発明者の検討により明らかにされた。一方
、ＦＭ受信周波数はＡＭ受信周波数に比較して高周波で
あるから、分周回路の段数も多い。このため、分周回路
を構成するフリップフロップの数も大となる。そして、
必然的にＩＣ化した際のチップ面積が大になってしまう
ことも、本発明者の検討により明らかにされた。
２つの分周回路を具備している。しかし、ＦＭ受信時を
例に述べると、ＡＭ受信用の分周回路は使用されていな
いことが、本発明者の検討により明らかにされた。一方
、ＦＭ受信周波数はＡＭ受信周波数に比較して高周波で
あるから、分周回路の段数も多い。このため、分周回路
を構成するフリップフロップの数も大となる。そして、
必然的にＩＣ化した際のチップ面積が大になってしまう
ことも、本発明者の検討により明らかにされた。
本発明の目的は、分周回路を構成するためのフリップフ
ロップの数を減じ、ＩＣ化に好適なＰＬＬ回路と、それ
を用いたＦＭ／ＡＭ受信機を提供することにある。
ロップの数を減じ、ＩＣ化に好適なＰＬＬ回路と、それ
を用いたＦＭ／ＡＭ受信機を提供することにある。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、制御信号により分局比が切換えられるプリス
ケーラと、プリスケーラの出力信号を同時にカウントす
る分周比の異なる２つのプロゲラぐ ムカウンタを設け、２つのプログラムカウンタのうちの
１つがカウント終了と同時に上記制御４５号を発生し、
上記プリスケーラの分周比とプログラムカウンタの分周
比とにより所望の周波数信号を得て、ＰＬＬ回路をＩＣ
化する際にチップサイズを小にする、という本発明の目
的を達成するものである。
ケーラと、プリスケーラの出力信号を同時にカウントす
る分周比の異なる２つのプロゲラぐ ムカウンタを設け、２つのプログラムカウンタのうちの
１つがカウント終了と同時に上記制御４５号を発生し、
上記プリスケーラの分周比とプログラムカウンタの分周
比とにより所望の周波数信号を得て、ＰＬＬ回路をＩＣ
化する際にチップサイズを小にする、という本発明の目
的を達成するものである。
〔実施例−１〕
以下、第１図を参照して、本発明を適用したＰＬＬ回路
の第１の実施例を述べる。なお、第１図はＰＬＬ回路の
回路構成を示すブロックダイアグラムであり、特に図示
せずとも半導体集積回路（以下において工０という）化
されているものとする。また、本実施例における分局比
Ｎ、Ｍについては、８０ ＭＨｚのＦＭ受信時における
局部発振周波数６９．３ＭＨｚ （ｆ Ｌｏ）を念頭に
おいて述べている。
の第１の実施例を述べる。なお、第１図はＰＬＬ回路の
回路構成を示すブロックダイアグラムであり、特に図示
せずとも半導体集積回路（以下において工０という）化
されているものとする。また、本実施例における分局比
Ｎ、Ｍについては、８０ ＭＨｚのＦＭ受信時における
局部発振周波数６９．３ＭＨｚ （ｆ Ｌｏ）を念頭に
おいて述べている。
１は電圧制御発振器（以下においてＶＯＱという）であ
り、発振された周波数信号ｆＬＯはプリスケーラ２に供
給される。プリスケーラ２は、高速フリップフロップ回
路（例えばバイポーラトランジスタで構成されている）
を用いた分周器であり、１／Ｎｏ及び】／Ｍｏの分周を
行う。なお、上記分周比Ｎ。は例えば１６であってよく
、分周比Ｍ０は例えば１８でよい。プリスケーラ２は、
後述するプログラマブルカウンタ（以下においてＰＣと
いう）３がカウント終了しているとき、１／１８分周動
作を行う。また、後述するプログラマブルカウンタ（以
下においてＰＣという）４がカウント動作しているとき
、１／１６分周動作を行う。
り、発振された周波数信号ｆＬＯはプリスケーラ２に供
給される。プリスケーラ２は、高速フリップフロップ回
路（例えばバイポーラトランジスタで構成されている）
を用いた分周器であり、１／Ｎｏ及び】／Ｍｏの分周を
行う。なお、上記分周比Ｎ。は例えば１６であってよく
、分周比Ｍ０は例えば１８でよい。プリスケーラ２は、
後述するプログラマブルカウンタ（以下においてＰＣと
いう）３がカウント終了しているとき、１／１８分周動
作を行う。また、後述するプログラマブルカウンタ（以
下においてＰＣという）４がカウント動作しているとき
、１／１６分周動作を行う。
５は位相比較器であり、ＰＯ４の出力信号ｆ０と基準周
波数発振器６の出力信号’ｒｅｆとの位相比較を行う。
波数発振器６の出力信号’ｒｅｆとの位相比較を行う。
位相比較器５の出力信号ｆＰは、ローハスフィルタ７
）／Ｃ供給される。ローパスフィルタフの出力電圧Ｖ。
）／Ｃ供給される。ローパスフィルタフの出力電圧Ｖ。
は、ｖｏｏｌの発振周波数’ＬＯを制御する。
中央処理装置（以下においてＯＰＵという）１１は、Ｐ
Ｏ３，４に対し分周比１／Ｎ、、１／Ｍ。
Ｏ３，４に対し分周比１／Ｎ、、１／Ｍ。
の指定を行うものである。
次に、回路動作について述べる。
プリスケーラ２の出力信号は、ＰＯ３，４１Ｃおいて同
時にカウントされる。ＰＯ３がカウント動作を行ってい
る間、分周比切換信号ｖｓによって、プリスケーラ２の
分周比は１／１８の分周動作を行う。ＰＯ３の分局比が
４である場合、４ケのカウントを行った後、そのカウン
ト動作を停止する。
時にカウントされる。ＰＯ３がカウント動作を行ってい
る間、分周比切換信号ｖｓによって、プリスケーラ２の
分周比は１／１８の分周動作を行う。ＰＯ３の分局比が
４である場合、４ケのカウントを行った後、そのカウン
ト動作を停止する。
これと同時に、分周比切換信号Ｖ８により、プリスケー
ラ２０分周比が１／１８から１／１６に切換えられる。
ラ２０分周比が１／１８から１／１６に切換えられる。
ＰＯ４の分局比Ｎが３４６である場合、ＰＯ３がカウン
ト停止状態になった後も、カウント動作゛を継続する。
ト停止状態になった後も、カウント動作゛を継続する。
そして、ＰＯ４の出力信号ｆ。が位相比較器５に供給さ
れ、基準周波数ｆｒｅｆ との位相比較が行われる。
れ、基準周波数ｆｒｅｆ との位相比較が行われる。
ここで、ＰＬＬ回路がロック状態であるとすると、分周
比口・Ｍ、、〒；（Ｎｌ−Ｍ、）であるから、出力信号
ｆ は、１８・Ｍ、＋１６（Ｎｌ−Ｍ＋ ）で決定され
る。そして、周波数信号ｆ。と基準周波数信号’ｒｅｆ
との位相差がないとき、周波数信号ｆＬ。
比口・Ｍ、、〒；（Ｎｌ−Ｍ、）であるから、出力信号
ｆ は、１８・Ｍ、＋１６（Ｎｌ−Ｍ＋ ）で決定され
る。そして、周波数信号ｆ。と基準周波数信号’ｒｅｆ
との位相差がないとき、周波数信号ｆＬ。
が安定化（ロック状態）される。
従って、（１８・Ｍ＋ ＋１６（Ｎｌ ｌＶ＋ ）
ｆｒｅｆ ＝’ｉ、。
ｆｒｅｆ ＝’ｉ、。
が得られ、これを変形して（２Ｍ、 ＋ １６Ｎ、 ）
ｆｒｅ。
ｆｒｅ。
＝ｆＬｏのときロック状態となる。すなわち、上記ＰＬ
Ｌ回路では、２つのＰＯ３，４のカウント出力の和によ
ってＰＬＬ動作が行われる。０ＰＵＩＩにより上記ＮＩ
２Ｍｌ を指定して、周波数信号ｆＬｏを２・’ｒｅ
ｆ又は１６・ｆｒｅｆ毎に可変することができる。ちな
みに、ｆＬｏ−６９，３ＭＨ２，ｆｒｅｆ＝１２、５
ＫＨｚとすると、２ ” ｆｒｅ（＝２５ＫＨｚ、１６
’ｆｒｅｆ＝２００ＫＨ２となる。なお、上記分周比
Ｎ１゜Ｍ、は３４６，４等に限定されるものではな（、
その組合せは多数ある。
Ｌ回路では、２つのＰＯ３，４のカウント出力の和によ
ってＰＬＬ動作が行われる。０ＰＵＩＩにより上記ＮＩ
２Ｍｌ を指定して、周波数信号ｆＬｏを２・’ｒｅ
ｆ又は１６・ｆｒｅｆ毎に可変することができる。ちな
みに、ｆＬｏ−６９，３ＭＨ２，ｆｒｅｆ＝１２、５
ＫＨｚとすると、２ ” ｆｒｅ（＝２５ＫＨｚ、１６
’ｆｒｅｆ＝２００ＫＨ２となる。なお、上記分周比
Ｎ１゜Ｍ、は３４６，４等に限定されるものではな（、
その組合せは多数ある。
〔実施例−２〕
次に、第２図を参照して本発明の第２の実施例を述べる
。なお、本実施例は、上記第１の実施例で述べたＰ Ｌ
Ｌ回路を適用したＦＭ／ＡＭ受信機であるので、共通
部分には同一の符号を付け、その詳細な説明を省略する
。
。なお、本実施例は、上記第１の実施例で述べたＰ Ｌ
Ｌ回路を適用したＦＭ／ＡＭ受信機であるので、共通
部分には同一の符号を付け、その詳細な説明を省略する
。
先ず、ＦＭ受信時の回路動作について述べる。
２１は受信アンテナであり、受信信号ｆＡは高周波増幅
回路２２に供給される。高周波増幅回路２２の同調動作
によって、受信信号ｆＡ′が選択され、混合回路２３に
供給される。混合回路２３には、局部発振回路として動
作する周波数信号ｆＬ。
回路２２に供給される。高周波増幅回路２２の同調動作
によって、受信信号ｆＡ′が選択され、混合回路２３に
供給される。混合回路２３には、局部発振回路として動
作する周波数信号ｆＬ。
が供給される。受信信号ｆＡと周波数信号ｆＬｏとが、
混合回路２３において周波数混合される。両者の差の周
波数ｆ、が中間周波回路２４に供給さ、
れる。中間周波回路２４の出力信号ｆ、Ｉは、検波回路
２５に供給され、検波出力Ｖ。ｕｔを得る。
混合回路２３において周波数混合される。両者の差の周
波数ｆ、が中間周波回路２４に供給さ、
れる。中間周波回路２４の出力信号ｆ、Ｉは、検波回路
２５に供給され、検波出力Ｖ。ｕｔを得る。
次に、ＰＬＬ回路の回路動作について述べる。
ＰＬＬ回路において、スイッチＳ ’＋ ｅ ８２
ｅ Ｓｓ＋Ｓ４はＦＭ／ＡＭ切換スイッチである。図
示の切換え状態はＦＭ受信時であるとする。ＶＯＯＩか
ら得られる周波数信号ｆＬｏは、プリスケーラ２に供給
される。プリスケーラ２の出力信号は、ＰＯ３゜４に同
時に供給される。ＰＯ４の出力信号ｆ。は、位相比較器
５に供給される。
ｅ Ｓｓ＋Ｓ４はＦＭ／ＡＭ切換スイッチである。図
示の切換え状態はＦＭ受信時であるとする。ＶＯＯＩか
ら得られる周波数信号ｆＬｏは、プリスケーラ２に供給
される。プリスケーラ２の出力信号は、ＰＯ３゜４に同
時に供給される。ＰＯ４の出力信号ｆ。は、位相比較器
５に供給される。
一万、位相比較器５には、基準周波数発振器６からスイ
ッチＳ４を介して基準周波数信号’ｒｅｆが供給されて
いる。従って、位相比較器５からは、両者の位相差に対
応した出力信号ｆ。が得られ、ローパスフィルタ７に供
給される。ローパスフィルタフの出力電圧ＶＣは、制御
′電圧Ｙ。として■００１に供給される。
ッチＳ４を介して基準周波数信号’ｒｅｆが供給されて
いる。従って、位相比較器５からは、両者の位相差に対
応した出力信号ｆ。が得られ、ローパスフィルタ７に供
給される。ローパスフィルタフの出力電圧ＶＣは、制御
′電圧Ｙ。として■００１に供給される。
以上が、ＦＭ受信時の回路動作であるが、この場合は２
つのＰＯ３，４が動作して、上記出力信号ｆ。が得られ
ることになる。
つのＰＯ３，４が動作して、上記出力信号ｆ。が得られ
ることになる。
次に、Ａ、Ｍ受信時の回路動作につ℃・て述べる。
なお、ＡＭ受信回路の回路構成は、上記ＦＭ受信回路と
ほぼ同一であるので、その図示は省略する。
ほぼ同一であるので、その図示は省略する。
ただし、上記ＶＯＯ１に相当するＡＭ局部発振回路から
得られる周波数信号が、スイッチＳ１にＡで示した端子
に供給されるものとする。
得られる周波数信号が、スイッチＳ１にＡで示した端子
に供給されるものとする。
ＡＭ受信時において、スイッチｓ、、ｓ、、ｓ４はすべ
て白丸で図示した固定接点に供給される。
て白丸で図示した固定接点に供給される。
この場合、プリスケーラ２の出力信号は、ＰＯ３゜４の
何れにも供給されない。また、スイッチＳ。
何れにも供給されない。また、スイッチＳ。
がオフ状態に切換えられるので、ＰＯ３にはＰＯ４の出
力信号が供給されない。
力信号が供給されない。
ＡＭ受信時においては、ＰＯ４が動作して出力信号ｆ。
が得られる。そして、位相比較器５には、ＰＯ３によっ
て分周された０８０６の周波数信号ｆｒｅｆ’が基準信
号として供給される。故に、位相比較器５からは、両者
の位相差に対応した出力信号ｆＰが得られ、ローパスフ
ィルタフに供給される。ローパスフィルタ７から得られ
る制御電圧■ｏは、ＡＭ受信回路を構成するＡＭ局部発
振回路を制御する。この結果、上記端子Ａに供給される
ＡＭ局部発振回路の周波数信号が安定化される。
て分周された０８０６の周波数信号ｆｒｅｆ’が基準信
号として供給される。故に、位相比較器５からは、両者
の位相差に対応した出力信号ｆＰが得られ、ローパスフ
ィルタフに供給される。ローパスフィルタ７から得られ
る制御電圧■ｏは、ＡＭ受信回路を構成するＡＭ局部発
振回路を制御する。この結果、上記端子Ａに供給される
ＡＭ局部発振回路の周波数信号が安定化される。
（１）、分周比の異なる２つのプログラマブルカウンタ
と、上記２つのプログラマブルカウンタのうちの１のカ
ウント動作終了を検出して分周比が切換えられるプリス
ケーラを設けたことにより、北記プリスケーラの分周比
と他のプログラマブルカウンタの分局比にょる出力信号
を得るという作用で、上記２つのプログラマブルカウン
タを構成するフリップフロップ回路を削減するという効
果が得られる。
と、上記２つのプログラマブルカウンタのうちの１のカ
ウント動作終了を検出して分周比が切換えられるプリス
ケーラを設けたことにより、北記プリスケーラの分周比
と他のプログラマブルカウンタの分局比にょる出力信号
を得るという作用で、上記２つのプログラマブルカウン
タを構成するフリップフロップ回路を削減するという効
果が得られる。
（２）、上記（１）により、ＩＣ化した際のチップ面積
を小にすることができ、集積度が向上するという効果が
得られる。
を小にすることができ、集積度が向上するという効果が
得られる。
（３）、上記（ＩＨ２１により、本発明を適用した）゛
Ｍ／ＡＭ受信機では、簡単な回路構成でディジタルナー
ーニングシステムをＩＣ化するという効果が得られる。
Ｍ／ＡＭ受信機では、簡単な回路構成でディジタルナー
ーニングシステムをＩＣ化するという効果が得られる。
以上に、本発明者によってなされた発明をその実施例に
もとづき具体的に説明したが、本発明は上記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変形可能であることばいうまでもない。
もとづき具体的に説明したが、本発明は上記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変形可能であることばいうまでもない。
例えば、プリスケーラ、プログラマブルカウンタの分周
比は上記に限定されるものではなく、ＰＬＬ回路に供給
嘔れる周波数信号に応じて所望の分周比にすることがで
きる。
比は上記に限定されるものではなく、ＰＬＬ回路に供給
嘔れる周波数信号に応じて所望の分周比にすることがで
きる。
・〔利用分野〕
以上の説明では、主として本発明者によってなされた発
明を、その技術分野であるＰＬＬ回路及びＦＭ／ＡＭ受
信機に適用した場合について説明したが、それに限定さ
れるものではない。
明を、その技術分野であるＰＬＬ回路及びＦＭ／ＡＭ受
信機に適用した場合について説明したが、それに限定さ
れるものではない。
例えば、本発明のＰＬＬ回路は、テレビジョン受像機に
適用することができる。
適用することができる。
本発明は、少なくともＰＬＬ回路を応用する各種電子機
器に適用することができる。
器に適用することができる。
第１図は本発明の第１の実施例を示すＰＬＬ回路のブロ
ックダイアグラム、 □ 第２図は本発明の第２の実施例を示すＦＭ／ＡＭ受ＭＳ
の要部のブロックダイアグラム。 ｌ・・・電圧制御発振器、２・・・プリスケーラ、３゜
４・・・プログラマブルカウンタ、５・・・位相比較器
、６・・・基準周波数発掘器、７・・・ローパスフィル
タ、１１・・・ＯＰＵ、ｆＬｏ・・・周波数信号、ｆｒ
ｅｆ・・・基準周波数信号、ｖｃ・・・制御電圧、２２
・・・高周波増幅回路、２３・・・混合回路、ｆＡ・・
・受信信号、Ｖｏｕｌ・・・検波出力、８１ ＋ Ｓ
ｔ ｅ Ｓ３ ＋ Ｓ４・・・ＦＭ／ＡＭ切換用の
スイッチ。 代理人 弁理士 高 橋 明 夫
ックダイアグラム、 □ 第２図は本発明の第２の実施例を示すＦＭ／ＡＭ受ＭＳ
の要部のブロックダイアグラム。 ｌ・・・電圧制御発振器、２・・・プリスケーラ、３゜
４・・・プログラマブルカウンタ、５・・・位相比較器
、６・・・基準周波数発掘器、７・・・ローパスフィル
タ、１１・・・ＯＰＵ、ｆＬｏ・・・周波数信号、ｆｒ
ｅｆ・・・基準周波数信号、ｖｃ・・・制御電圧、２２
・・・高周波増幅回路、２３・・・混合回路、ｆＡ・・
・受信信号、Ｖｏｕｌ・・・検波出力、８１ ＋ Ｓ
ｔ ｅ Ｓ３ ＋ Ｓ４・・・ＦＭ／ＡＭ切換用の
スイッチ。 代理人 弁理士 高 橋 明 夫
Claims (1)
- 【特許請求の範囲】 １、分周比の異なる複数のプログラマブルカウンタと、
上記複数のプログラマブルカウンタに出力信号を供給す
るとともに、その分周比が切換えられるプリスケーラと
を具備してなるＰＬＬ回路。 ２、 ＦＭ／ＡＭ受信機において、ＰＭ／ＡＭ切換ス
イッチにより、複数のプログラマブルカウンタを同時又
は個別に駆動して、ＰＭ／ＡＭ同調動作を安定化させる
ことを特徴とするＦＭ／ＡＭ受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105714A JPS59231925A (ja) | 1983-06-15 | 1983-06-15 | Ｆｍ／ａｍ受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105714A JPS59231925A (ja) | 1983-06-15 | 1983-06-15 | Ｆｍ／ａｍ受信機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59231925A true JPS59231925A (ja) | 1984-12-26 |
Family
ID=14414999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58105714A Pending JPS59231925A (ja) | 1983-06-15 | 1983-06-15 | Ｆｍ／ａｍ受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231925A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61186024A (ja) * | 1985-02-13 | 1986-08-19 | Nec Corp | タイミング信号発生回路 |
| JPS63114421A (ja) * | 1986-10-31 | 1988-05-19 | Yaesu Musen Co Ltd | Ｐｌｌ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5467753A (en) * | 1977-11-10 | 1979-05-31 | Toshiba Corp | Pulse swallow type programmable frequency divider |
-
1983
- 1983-06-15 JP JP58105714A patent/JPS59231925A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5467753A (en) * | 1977-11-10 | 1979-05-31 | Toshiba Corp | Pulse swallow type programmable frequency divider |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61186024A (ja) * | 1985-02-13 | 1986-08-19 | Nec Corp | タイミング信号発生回路 |
| JPS63114421A (ja) * | 1986-10-31 | 1988-05-19 | Yaesu Musen Co Ltd | Ｐｌｌ回路 |
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