JPS59231925A - Pll circuit and fm/am receiver using it - Google Patents
Pll circuit and fm/am receiver using itInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、各種電子機器に多用されているＰＬＬ （Ｐ
ｈａｓｅ −Ｌｏｃｋｄ Ｌｏｏｐ）回路と、このＰＬ
Ｌ回路を用いたＦＭ／ＡＭ受信機に関する。[Detailed Description of the Invention] [Technical Field] The present invention relates to a PLL (PLL) which is frequently used in various electronic devices.
hase-Lockd Loop) circuit and this PL
This invention relates to an FM/AM receiver using an L circuit.
ＦＭ／ＡＭ受信機には、ディジタルチューニングシステ
ムを採用したものがある。ディジタルチューニングシス
テムは、上記ＰＬＬ回路を具備し、ＦＭ受信時及びＡＭ
受信時の同調周波数や局部発振周波数を選択するように
構成されている。Some FM/AM receivers employ digital tuning systems. The digital tuning system is equipped with the above-mentioned PLL circuit, and when receiving FM and
It is configured to select the tuning frequency and local oscillation frequency during reception.
本願発明に先立ち、本発明者は上記ＰＬＬ回路につき検
討を行った。その結果、下記の如き欠陥を有しているこ
とが判明した。Prior to the invention of the present application, the present inventor conducted a study on the above-mentioned PLL circuit. As a result, it was found that the following defects were present.
すなわち、上記ＰＬＬ回路はＦＭ受信用とＡＭ受信用の
２つの分周回路を具備している。しかし、ＦＭ受信時を
例に述べると、ＡＭ受信用の分周回路は使用されていな
いことが、本発明者の検討により明らかにされた。一方
、ＦＭ受信周波数はＡＭ受信周波数に比較して高周波で
あるから、分周回路の段数も多い。このため、分周回路
を構成するフリップフロップの数も大となる。そして、
必然的にＩＣ化した際のチップ面積が大になってしまう
ことも、本発明者の検討により明らかにされた。That is, the PLL circuit includes two frequency dividing circuits, one for FM reception and one for AM reception. However, taking FM reception as an example, the inventor's studies have revealed that the frequency dividing circuit for AM reception is not used. On the other hand, since the FM reception frequency is higher than the AM reception frequency, the number of stages of the frequency dividing circuit is also large. Therefore, the number of flip-flops forming the frequency dividing circuit also increases. and,
The inventor's study also revealed that the chip area inevitably becomes large when integrated into an IC.
本発明の目的は、分周回路を構成するためのフリップフ
ロップの数を減じ、ＩＣ化に好適なＰＬＬ回路と、それ
を用いたＦＭ／ＡＭ受信機を提供することにある。An object of the present invention is to provide a PLL circuit that reduces the number of flip-flops for configuring a frequency dividing circuit and is suitable for IC implementation, and an FM/AM receiver using the PLL circuit.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、制御信号により分局比が切換えられるプリス
ケーラと、プリスケーラの出力信号を同時にカウントす
る分周比の異なる２つのプロゲラぐ
ムカウンタを設け、２つのプログラムカウンタのうちの
１つがカウント終了と同時に上記制御４５号を発生し、
上記プリスケーラの分周比とプログラムカウンタの分周
比とにより所望の周波数信号を得て、ＰＬＬ回路をＩＣ
化する際にチップサイズを小にする、という本発明の目
的を達成するものである。That is, a prescaler whose division ratio is switched by a control signal and two program counters with different division ratios that simultaneously count the output signal of the prescaler are provided, and when one of the two program counters finishes counting, the control 45 generates a number,
A desired frequency signal is obtained by the frequency division ratio of the prescaler and the frequency division ratio of the program counter, and the PLL circuit is integrated into the IC.
This achieves the object of the present invention, which is to reduce the chip size when converting the chips.
〔実施例−１〕
以下、第１図を参照して、本発明を適用したＰＬＬ回路
の第１の実施例を述べる。なお、第１図はＰＬＬ回路の
回路構成を示すブロックダイアグラムであり、特に図示
せずとも半導体集積回路（以下において工０という）化
されているものとする。また、本実施例における分局比
Ｎ、Ｍについては、８０ ＭＨｚのＦＭ受信時における
局部発振周波数６９．３ＭＨｚ （ｆ Ｌｏ）を念頭に
おいて述べている。[Embodiment 1] Hereinafter, a first embodiment of a PLL circuit to which the present invention is applied will be described with reference to FIG. Incidentally, FIG. 1 is a block diagram showing the circuit configuration of the PLL circuit, and it is assumed that it is implemented as a semiconductor integrated circuit (hereinafter referred to as "process 0") even though it is not particularly shown. Furthermore, the division ratios N and M in this embodiment are described keeping in mind the local oscillation frequency of 69.3 MHz (f Lo) at the time of 80 MHz FM reception.
１は電圧制御発振器（以下においてＶＯＱという）であ
り、発振された周波数信号ｆＬＯはプリスケーラ２に供
給される。プリスケーラ２は、高速フリップフロップ回
路（例えばバイポーラトランジスタで構成されている）
を用いた分周器であり、１／Ｎｏ及び】／Ｍｏの分周を
行う。なお、上記分周比Ｎ。は例えば１６であってよく
、分周比Ｍ０は例えば１８でよい。プリスケーラ２は、
後述するプログラマブルカウンタ（以下においてＰＣと
いう）３がカウント終了しているとき、１／１８分周動
作を行う。また、後述するプログラマブルカウンタ（以
下においてＰＣという）４がカウント動作しているとき
、１／１６分周動作を行う。1 is a voltage controlled oscillator (hereinafter referred to as VOQ), and an oscillated frequency signal fLO is supplied to a prescaler 2. Prescaler 2 is a high-speed flip-flop circuit (for example, composed of bipolar transistors)
This is a frequency divider using 1/No and ]/Mo. Note that the above frequency division ratio N. may be, for example, 16, and the frequency division ratio M0 may be, for example, 18. Prescaler 2 is
When a programmable counter (hereinafter referred to as PC) 3, which will be described later, has finished counting, a 1/18 frequency division operation is performed. Furthermore, when a programmable counter (hereinafter referred to as PC) 4, which will be described later, is performing a counting operation, a 1/16 frequency division operation is performed.
５は位相比較器であり、ＰＯ４の出力信号ｆ０と基準周
波数発振器６の出力信号’ｒｅｆとの位相比較を行う。A phase comparator 5 compares the phases of the output signal f0 of the PO 4 and the output signal 'ref of the reference frequency oscillator 6.
位相比較器５の出力信号ｆＰは、ローハスフィルタ７
）／Ｃ供給される。ローパスフィルタフの出力電圧Ｖ。The output signal fP of the phase comparator 5 is passed through the Lohas filter 7
)/C is supplied. Low-pass filter output voltage V.
は、ｖｏｏｌの発振周波数’ＬＯを制御する。controls the oscillation frequency 'LO of vool.
中央処理装置（以下においてＯＰＵという）１１は、Ｐ
Ｏ３，４に対し分周比１／Ｎ、、１／Ｍ。The central processing unit (hereinafter referred to as OPU) 11 is P
Frequency division ratio 1/N, 1/M for O3 and 4.
の指定を行うものである。This is to specify the following.
次に、回路動作について述べる。Next, the circuit operation will be described.
プリスケーラ２の出力信号は、ＰＯ３，４１Ｃおいて同
時にカウントされる。ＰＯ３がカウント動作を行ってい
る間、分周比切換信号ｖｓによって、プリスケーラ２の
分周比は１／１８の分周動作を行う。ＰＯ３の分局比が
４である場合、４ケのカウントを行った後、そのカウン
ト動作を停止する。The output signals of prescaler 2 are counted simultaneously at PO3 and PO41C. While PO3 is performing a counting operation, the frequency division ratio of the prescaler 2 is divided into 1/18 by the frequency division ratio switching signal vs. When the division ratio of PO3 is 4, the counting operation is stopped after counting 4 digits.
これと同時に、分周比切換信号Ｖ８により、プリスケー
ラ２０分周比が１／１８から１／１６に切換えられる。At the same time, the frequency division ratio of the prescaler 20 is switched from 1/18 to 1/16 by the frequency division ratio switching signal V8.
ＰＯ４の分局比Ｎが３４６である場合、ＰＯ３がカウン
ト停止状態になった後も、カウント動作゛を継続する。When the division ratio N of PO4 is 346, the counting operation continues even after PO3 stops counting.
そして、ＰＯ４の出力信号ｆ。が位相比較器５に供給さ
れ、基準周波数ｆｒｅｆ との位相比較が行われる。And the output signal f of PO4. is supplied to the phase comparator 5, and the phase is compared with the reference frequency fref.
ここで、ＰＬＬ回路がロック状態であるとすると、分周
比口・Ｍ、、〒；（Ｎｌ−Ｍ、）であるから、出力信号
ｆ は、１８・Ｍ、＋１６（Ｎｌ−Ｍ＋ ）で決定され
る。そして、周波数信号ｆ。と基準周波数信号’ｒｅｆ
との位相差がないとき、周波数信号ｆＬ。Here, assuming that the PLL circuit is in a locked state, the frequency division ratio is M, 〒; (Nl-M,), so the output signal f is determined by 18 M, +16 (Nl-M+). be done. and a frequency signal f. and the reference frequency signal 'ref
When there is no phase difference with the frequency signal fL.
が安定化（ロック状態）される。is stabilized (locked).
従って、（１８・Ｍ＋ ＋１６（Ｎｌ ｌＶ＋ ）
ｆｒｅｆ ＝’ｉ、。Therefore, (18・M+ +16(Nl lV+ )
fref='i,.
が得られ、これを変形して（２Ｍ、 ＋ １６Ｎ、 ）
ｆｒｅ。is obtained, which is transformed into (2M, + 16N, )
fre.
＝ｆＬｏのときロック状態となる。すなわち、上記ＰＬ
Ｌ回路では、２つのＰＯ３，４のカウント出力の和によ
ってＰＬＬ動作が行われる。０ＰＵＩＩにより上記ＮＩ
２Ｍｌ を指定して、周波数信号ｆＬｏを２・’ｒｅ
ｆ又は１６・ｆｒｅｆ毎に可変することができる。ちな
みに、ｆＬｏ−６９，３ＭＨ２，ｆｒｅｆ＝１２、５
ＫＨｚとすると、２ ” ｆｒｅ（＝２５ＫＨｚ、１６
’ｆｒｅｆ＝２００ＫＨ２となる。なお、上記分周比
Ｎ１゜Ｍ、は３４６，４等に限定されるものではな（、
その組合せは多数ある。=fLo, the lock state is reached. That is, the above PL
In the L circuit, a PLL operation is performed by the sum of the count outputs of two POs 3 and 4. The above NI by 0PUII
Specify 2Ml and set the frequency signal fLo to 2・'re
It can be varied every f or 16 fref. By the way, fLo-69,3MH2,fref=12,5
KHz, 2” fre (=25KHz, 16
'fref=200KH2. Note that the frequency division ratio N1゜M is not limited to 346.4, etc.
There are many combinations.
〔実施例−２〕
次に、第２図を参照して本発明の第２の実施例を述べる
。なお、本実施例は、上記第１の実施例で述べたＰ Ｌ
Ｌ回路を適用したＦＭ／ＡＭ受信機であるので、共通
部分には同一の符号を付け、その詳細な説明を省略する
。[Embodiment 2] Next, a second embodiment of the present invention will be described with reference to FIG. Note that this embodiment is based on the P L described in the first embodiment above.
Since this is an FM/AM receiver to which an L circuit is applied, common parts are given the same reference numerals and detailed explanation thereof will be omitted.
先ず、ＦＭ受信時の回路動作について述べる。First, the circuit operation during FM reception will be described.
２１は受信アンテナであり、受信信号ｆＡは高周波増幅
回路２２に供給される。高周波増幅回路２２の同調動作
によって、受信信号ｆＡ′が選択され、混合回路２３に
供給される。混合回路２３には、局部発振回路として動
作する周波数信号ｆＬ。21 is a receiving antenna, and the received signal fA is supplied to a high frequency amplification circuit 22. The received signal fA' is selected by the tuning operation of the high frequency amplifier circuit 22 and is supplied to the mixing circuit 23. The mixing circuit 23 receives a frequency signal fL that operates as a local oscillation circuit.
が供給される。受信信号ｆＡと周波数信号ｆＬｏとが、
混合回路２３において周波数混合される。両者の差の周
波数ｆ、が中間周波回路２４に供給さ、
れる。中間周波回路２４の出力信号ｆ、Ｉは、検波回路
２５に供給され、検波出力Ｖ。ｕｔを得る。is supplied. The received signal fA and the frequency signal fLo are
Frequency mixing is performed in the mixing circuit 23. The difference frequency f between the two is supplied to the intermediate frequency circuit 24,
It will be done. The output signals f and I of the intermediate frequency circuit 24 are supplied to a detection circuit 25, and a detection output V is obtained. get ut.
次に、ＰＬＬ回路の回路動作について述べる。Next, the circuit operation of the PLL circuit will be described.
ＰＬＬ回路において、スイッチＳ ’＋ ｅ ８２
ｅ Ｓｓ＋Ｓ４はＦＭ／ＡＭ切換スイッチである。図
示の切換え状態はＦＭ受信時であるとする。ＶＯＯＩか
ら得られる周波数信号ｆＬｏは、プリスケーラ２に供給
される。プリスケーラ２の出力信号は、ＰＯ３゜４に同
時に供給される。ＰＯ４の出力信号ｆ。は、位相比較器
５に供給される。In the PLL circuit, switch S'+e 82
e Ss+S4 is an FM/AM changeover switch. It is assumed that the illustrated switching state is during FM reception. A frequency signal fLo obtained from VOOI is supplied to a prescaler 2. The output signal of prescaler 2 is simultaneously supplied to PO3.4. Output signal f of PO4. is supplied to the phase comparator 5.
一万、位相比較器５には、基準周波数発振器６からスイ
ッチＳ４を介して基準周波数信号’ｒｅｆが供給されて
いる。従って、位相比較器５からは、両者の位相差に対
応した出力信号ｆ。が得られ、ローパスフィルタ７に供
給される。ローパスフィルタフの出力電圧ＶＣは、制御
′電圧Ｙ。として■００１に供給される。A reference frequency signal 'ref is supplied to the phase comparator 5 from a reference frequency oscillator 6 via a switch S4. Therefore, the phase comparator 5 outputs an output signal f corresponding to the phase difference between the two. is obtained and supplied to the low-pass filter 7. The output voltage VC of the low-pass filter is the control voltage Y. It is supplied to ■001 as follows.
以上が、ＦＭ受信時の回路動作であるが、この場合は２
つのＰＯ３，４が動作して、上記出力信号ｆ。が得られ
ることになる。The above is the circuit operation during FM reception, but in this case, 2
The two POs 3 and 4 operate to output the above output signal f. will be obtained.
次に、Ａ、Ｍ受信時の回路動作につ℃・て述べる。Next, the circuit operation when receiving A and M will be described.
なお、ＡＭ受信回路の回路構成は、上記ＦＭ受信回路と
ほぼ同一であるので、その図示は省略する。Note that the circuit configuration of the AM receiving circuit is almost the same as that of the FM receiving circuit described above, so its illustration is omitted.
ただし、上記ＶＯＯ１に相当するＡＭ局部発振回路から
得られる周波数信号が、スイッチＳ１にＡで示した端子
に供給されるものとする。However, it is assumed that a frequency signal obtained from the AM local oscillation circuit corresponding to the above-mentioned VOO1 is supplied to the terminal indicated by A of the switch S1.
ＡＭ受信時において、スイッチｓ、、ｓ、、ｓ４はすべ
て白丸で図示した固定接点に供給される。During AM reception, switches s, s, , s4 are all supplied with fixed contacts indicated by white circles.
この場合、プリスケーラ２の出力信号は、ＰＯ３゜４の
何れにも供給されない。また、スイッチＳ。In this case, the output signal of the prescaler 2 is not supplied to any of the POs 3 and 4. Also, switch S.
がオフ状態に切換えられるので、ＰＯ３にはＰＯ４の出
力信号が供給されない。Since PO3 is switched to the off state, the output signal of PO4 is not supplied to PO3.
ＡＭ受信時においては、ＰＯ４が動作して出力信号ｆ。During AM reception, PO4 operates to output signal f.
が得られる。そして、位相比較器５には、ＰＯ３によっ
て分周された０８０６の周波数信号ｆｒｅｆ’が基準信
号として供給される。故に、位相比較器５からは、両者
の位相差に対応した出力信号ｆＰが得られ、ローパスフ
ィルタフに供給される。ローパスフィルタ７から得られ
る制御電圧■ｏは、ＡＭ受信回路を構成するＡＭ局部発
振回路を制御する。この結果、上記端子Ａに供給される
ＡＭ局部発振回路の周波数信号が安定化される。is obtained. The phase comparator 5 is supplied with a frequency signal fref' of 0806 frequency-divided by PO3 as a reference signal. Therefore, an output signal fP corresponding to the phase difference between the two is obtained from the phase comparator 5, and is supplied to the low-pass filter. The control voltage ■o obtained from the low-pass filter 7 controls the AM local oscillation circuit that constitutes the AM receiving circuit. As a result, the frequency signal of the AM local oscillation circuit supplied to the terminal A is stabilized.
（１）、分周比の異なる２つのプログラマブルカウンタ
と、上記２つのプログラマブルカウンタのうちの１のカ
ウント動作終了を検出して分周比が切換えられるプリス
ケーラを設けたことにより、北記プリスケーラの分周比
と他のプログラマブルカウンタの分局比にょる出力信号
を得るという作用で、上記２つのプログラマブルカウン
タを構成するフリップフロップ回路を削減するという効
果が得られる。(1) By providing two programmable counters with different frequency division ratios and a prescaler whose frequency division ratio is switched by detecting the end of the counting operation of one of the two programmable counters, the By obtaining an output signal based on the frequency ratio and the division ratio of the other programmable counters, it is possible to reduce the number of flip-flop circuits constituting the two programmable counters.
（２）、上記（１）により、ＩＣ化した際のチップ面積
を小にすることができ、集積度が向上するという効果が
得られる。(2) According to (1) above, the chip area when integrated into an IC can be reduced, and the degree of integration can be improved.
（３）、上記（ＩＨ２１により、本発明を適用した）゛
Ｍ／ＡＭ受信機では、簡単な回路構成でディジタルナー
ーニングシステムをＩＣ化するという効果が得られる。(3) The M/AM receiver described above (to which the present invention is applied using IH21) has the effect of integrating a digital learning system into an IC with a simple circuit configuration.
以上に、本発明者によってなされた発明をその実施例に
もとづき具体的に説明したが、本発明は上記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変形可能であることばいうまでもない。Although the invention made by the present inventor has been specifically explained based on the embodiments above, the present invention is not limited to the above embodiments, and can be modified in various ways without departing from the gist of the invention. Needless to say.
例えば、プリスケーラ、プログラマブルカウンタの分周
比は上記に限定されるものではなく、ＰＬＬ回路に供給
嘔れる周波数信号に応じて所望の分周比にすることがで
きる。For example, the frequency division ratio of the prescaler and programmable counter is not limited to the above, and can be set to a desired frequency division ratio depending on the frequency signal supplied to the PLL circuit.
・〔利用分野〕
以上の説明では、主として本発明者によってなされた発
明を、その技術分野であるＰＬＬ回路及びＦＭ／ＡＭ受
信機に適用した場合について説明したが、それに限定さ
れるものではない。- [Field of Application] In the above explanation, the invention made by the present inventor was mainly applied to the technical fields of PLL circuits and FM/AM receivers, but the present invention is not limited thereto.
例えば、本発明のＰＬＬ回路は、テレビジョン受像機に
適用することができる。For example, the PLL circuit of the present invention can be applied to a television receiver.
本発明は、少なくともＰＬＬ回路を応用する各種電子機
器に適用することができる。The present invention can be applied to various electronic devices that apply at least PLL circuits.
第１図は本発明の第１の実施例を示すＰＬＬ回路のブロ
ックダイアグラム、
□
第２図は本発明の第２の実施例を示すＦＭ／ＡＭ受ＭＳ
の要部のブロックダイアグラム。
ｌ・・・電圧制御発振器、２・・・プリスケーラ、３゜
４・・・プログラマブルカウンタ、５・・・位相比較器
、６・・・基準周波数発掘器、７・・・ローパスフィル
タ、１１・・・ＯＰＵ、ｆＬｏ・・・周波数信号、ｆｒ
ｅｆ・・・基準周波数信号、ｖｃ・・・制御電圧、２２
・・・高周波増幅回路、２３・・・混合回路、ｆＡ・・
・受信信号、Ｖｏｕｌ・・・検波出力、８１ ＋ Ｓ
ｔ ｅ Ｓ３ ＋ Ｓ４・・・ＦＭ／ＡＭ切換用の
スイッチ。
代理人 弁理士 高 橋 明 夫Fig. 1 is a block diagram of a PLL circuit showing a first embodiment of the present invention, □ Fig. 2 is a block diagram of an FM/AM receiving MS showing a second embodiment of the present invention.
Block diagram of main parts. 1... Voltage controlled oscillator, 2... Prescaler, 3° 4... Programmable counter, 5... Phase comparator, 6... Reference frequency excavator, 7... Low pass filter, 11...・OPU, fLo...frequency signal, fr
ef...Reference frequency signal, vc...Control voltage, 22
...High frequency amplifier circuit, 23...Mixing circuit, fA...
・Received signal, Voul...detection output, 81 + S
t e S3 + S4...Switch for FM/AM switching. Agent Patent Attorney Akio Takahashi
Claims (1)
上記複数のプログラマブルカウンタに出力信号を供給す
るとともに、その分周比が切換えられるプリスケーラと
を具備してなるＰＬＬ回路。 ２、 ＦＭ／ＡＭ受信機において、ＰＭ／ＡＭ切換ス
イッチにより、複数のプログラマブルカウンタを同時又
は個別に駆動して、ＰＭ／ＡＭ同調動作を安定化させる
ことを特徴とするＦＭ／ＡＭ受信機。[Claims] 1. A plurality of programmable counters with different frequency division ratios;
A PLL circuit comprising a prescaler that supplies an output signal to the plurality of programmable counters and whose frequency division ratio is switched. 2. An FM/AM receiver characterized in that a plurality of programmable counters are simultaneously or individually driven by a PM/AM changeover switch to stabilize PM/AM tuning operation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105714A JPS59231925A (en) | 1983-06-15 | 1983-06-15 | Pll circuit and fm/am receiver using it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105714A JPS59231925A (en) | 1983-06-15 | 1983-06-15 | Pll circuit and fm/am receiver using it |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59231925A true JPS59231925A (en) | 1984-12-26 |
Family
ID=14414999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58105714A Pending JPS59231925A (en) | 1983-06-15 | 1983-06-15 | Pll circuit and fm/am receiver using it |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231925A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61186024A (en) * | 1985-02-13 | 1986-08-19 | Nec Corp | Timing signal generating circuit |
| JPS63114421A (en) * | 1986-10-31 | 1988-05-19 | Yaesu Musen Co Ltd | Pll circuit |
Citations (1)
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| JPS5467753A (en) * | 1977-11-10 | 1979-05-31 | Toshiba Corp | Pulse swallow type programmable frequency divider |
-
1983
- 1983-06-15 JP JP58105714A patent/JPS59231925A/en active Pending
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