JPS61186024A - タイミング信号発生回路 - Google Patents
タイミング信号発生回路Info
- Publication number
- JPS61186024A JPS61186024A JP60025743A JP2574385A JPS61186024A JP S61186024 A JPS61186024 A JP S61186024A JP 60025743 A JP60025743 A JP 60025743A JP 2574385 A JP2574385 A JP 2574385A JP S61186024 A JPS61186024 A JP S61186024A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- circuit
- output
- frequency division
- controlled oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＃婁トの１１１用分野
本発明は、時分割多重装置等において、入力信号に同期
して複数種類の周波数のタイミング信号を作成するため
に使用されるタイミング信号発生回路に関する。
して複数種類の周波数のタイミング信号を作成するため
に使用されるタイミング信号発生回路に関する。
発明の概要
本発明は、タイミング信号発生回路において、位相比較
器と低域一波器と電圧制御発振器と分周回路のループ回
路によって入力信号の周波数に同期してその整数倍の周
波数を発振する位相同期回路の出力を可変分周回路で分
周し、該可変分周回路の出力をさらに固定分周回路で分
周し、この固定分周回路の出力によって前記可変分周回
路の分周比を制御することにより、前記可変分周回路か
ら前記電圧制御発振器の出力がｎ／ｍ（ｎ、ｍは整数）
分周されたタイミング信号を出力するようにしたもので
あり、複数種類の周波数のタイミング信号を得るための
基準周波数を複数種類の周波数の最小公倍数よりも低く
することができる。
器と低域一波器と電圧制御発振器と分周回路のループ回
路によって入力信号の周波数に同期してその整数倍の周
波数を発振する位相同期回路の出力を可変分周回路で分
周し、該可変分周回路の出力をさらに固定分周回路で分
周し、この固定分周回路の出力によって前記可変分周回
路の分周比を制御することにより、前記可変分周回路か
ら前記電圧制御発振器の出力がｎ／ｍ（ｎ、ｍは整数）
分周されたタイミング信号を出力するようにしたもので
あり、複数種類の周波数のタイミング信号を得るための
基準周波数を複数種類の周波数の最小公倍数よりも低く
することができる。
従来技術
従来、複数種類の周波数のタイミング信号は、上記複数
種類の周波数の最小公倍数の周波数の基準信号を分周す
ることによって作成している。第３図は、従来のタイミ
ング信号発生回路の一例を示すブロック図である。すな
わち、位相比較器１１と低域一波器１２と電圧制御発振
器１３と分周比１／Ｎの分周回路１７のループ回路によ
って位相同期回路を構成し、位相比較器１１に入力され
た入力信号ｆｉ に同期して、そのＮ倍の基準周波数ｆ
、′を電圧制御発振器１３から出力し、これを分周回路
１４〜工６でそれぞれＩ／に、ｆ／Ｌ、Ｉ／Ｍ分周して
周波数ｆｌ 、ｆ２ 、ｆ３のタイミング信号を得
る。
種類の周波数の最小公倍数の周波数の基準信号を分周す
ることによって作成している。第３図は、従来のタイミ
ング信号発生回路の一例を示すブロック図である。すな
わち、位相比較器１１と低域一波器１２と電圧制御発振
器１３と分周比１／Ｎの分周回路１７のループ回路によ
って位相同期回路を構成し、位相比較器１１に入力され
た入力信号ｆｉ に同期して、そのＮ倍の基準周波数ｆ
、′を電圧制御発振器１３から出力し、これを分周回路
１４〜工６でそれぞれＩ／に、ｆ／Ｌ、Ｉ／Ｍ分周して
周波数ｆｌ 、ｆ２ 、ｆ３のタイミング信号を得
る。
近年、機器のディジタル化に伴い、データ端末、ファク
シミリ、音声１画像等の各種信号をディジタル信号に変
換して１本の通信回線に時分割多重して伝送する時分割
多重装置が使用されている。このような時分割多重装置
は、低速のデータから高速の画像信号まで、各種伝送速
度のデータ信号を扱う必要があり、そのために必要とさ
れるタイミング信号は、周波数の低いものから高いもの
まで広範囲に亘る０例えば、１４．４Ｋｂ／ｓのデータ
端末、 ５８Ｋｂ／ｓのファクシミリ、 ２４０Ｋｂ／
ｓのコンピュータ間通信等の各種信号を時分割多重して
、７ＨＫｂ／ｓで伝送する多重化装置を考えると、多重
回線側の７１３８ Ｋｂ／ｓのタイミング信号を基準と
して、これに同期した１４．４Ｋｂ／ｓ、 ５８Ｋｂ／
ｓ、 ２４０ Ｋｂ／ｓの各種タイミング信号を作成す
る必要がある。
シミリ、音声１画像等の各種信号をディジタル信号に変
換して１本の通信回線に時分割多重して伝送する時分割
多重装置が使用されている。このような時分割多重装置
は、低速のデータから高速の画像信号まで、各種伝送速
度のデータ信号を扱う必要があり、そのために必要とさ
れるタイミング信号は、周波数の低いものから高いもの
まで広範囲に亘る０例えば、１４．４Ｋｂ／ｓのデータ
端末、 ５８Ｋｂ／ｓのファクシミリ、 ２４０Ｋｂ／
ｓのコンピュータ間通信等の各種信号を時分割多重して
、７ＨＫｂ／ｓで伝送する多重化装置を考えると、多重
回線側の７１３８ Ｋｂ／ｓのタイミング信号を基準と
して、これに同期した１４．４Ｋｂ／ｓ、 ５８Ｋｂ／
ｓ、 ２４０ Ｋｂ／ｓの各種タイミング信号を作成す
る必要がある。
これらの各種タイミング信号を前述した従来のタイミン
グ信号発生回路で作成しようとすると、電圧制御発振器
１３の発振する基準周波＊ｆｏ’を、１４．４Ｋｂ／ｓ
、 ５ＧＫｂ／ｓ、 ２４０ Ｋｂ／ｓおよび７８８Ｋ
ｂの最小公倍数、すなわち８０．８４ ＭＨｚと極めて
高い周波数に設定する必要がある。このため、位相同期
回路の同期引込み特性が劣化し、また分周回路１４〜１
７の分周段数が増加するという欠点がある。
グ信号発生回路で作成しようとすると、電圧制御発振器
１３の発振する基準周波＊ｆｏ’を、１４．４Ｋｂ／ｓ
、 ５ＧＫｂ／ｓ、 ２４０ Ｋｂ／ｓおよび７８８Ｋ
ｂの最小公倍数、すなわち８０．８４ ＭＨｚと極めて
高い周波数に設定する必要がある。このため、位相同期
回路の同期引込み特性が劣化し、また分周回路１４〜１
７の分周段数が増加するという欠点がある。
周波数の種類に応じて、個別の発振器を用意すれば、分
周回路の段数増加および位相同期回路の引込み特性劣化
を防止することが可能であるが、高価な電圧制御発振器
を含む位相同期回路を複数４Ｂ用意する必要があるため
、装置の小形化および低価格化が困難となる。
周回路の段数増加および位相同期回路の引込み特性劣化
を防止することが可能であるが、高価な電圧制御発振器
を含む位相同期回路を複数４Ｂ用意する必要があるため
、装置の小形化および低価格化が困難となる。
発明が解決しようとする問題点
本発明は、各種タイミング信号の最小公倍数よりも低い
周波数を基準にして、該周波数をｎ／ｍ分周して任意の
各種タイミング信号を得るようにして、基準周波数を低
下させ、かつ分周段数を低減しようとするものである。
周波数を基準にして、該周波数をｎ／ｍ分周して任意の
各種タイミング信号を得るようにして、基準周波数を低
下させ、かつ分周段数を低減しようとするものである。
発明の構成
本発明のタイミング信号発生回路は、
位相比較器と低域一波器と電圧制御発振器と分周回路の
ループ回路によって入力信号に同期してその整数倍の周
波数を発振する位相同期回路と、 前記電圧制御発振器の出力を分周する可変分周回路と。
ループ回路によって入力信号に同期してその整数倍の周
波数を発振する位相同期回路と、 前記電圧制御発振器の出力を分周する可変分周回路と。
該可変分周回路の出力を分局する固定分周回路とを備え
て。
て。
該固定分周回路の分周出力によって前記可変分周回路の
分周比を制御して前記電圧制御発振器の出力をｎ ／
ｍ （ｎ 、 ｍは整数）分周することによ（１人力信
書に置皿Ｌプ犀音の円姑烏め々ｌ；ソゲ信号を発生する
ことを特徴とする。
分周比を制御して前記電圧制御発振器の出力をｎ ／
ｍ （ｎ 、 ｍは整数）分周することによ（１人力信
書に置皿Ｌプ犀音の円姑烏め々ｌ；ソゲ信号を発生する
ことを特徴とする。
発明の実施例
次に１本発明について、図面を参照して詳細に説明する
。
。
第１図は１本発明の一実施例を示すブロック図であり、
４８０８ＫＨｚを基準にして、１４．４Ｋｂ／ｓ。
４８０８ＫＨｚを基準にして、１４．４Ｋｂ／ｓ。
５８Ｋｂ／ｓ、 ２４０ Ｋｂ／ｓおよび７８８Ｋｂの
タイミング信号を得ることができる。すなわち、位相比
較器ｌと低域−波器２と電圧制御発振器３と１７８分周
回路１０のループ回路によって位相同期回路を構成し、
位相比較器ｌに入力された入力信号ｆｉに同期して、そ
の６倍の基準周波数ｆ、を電圧制御発振器３から出力す
る。基準周波数ｆ、は、例えば２４．４ＫＨｚと７８８
ＫＨｚ （１）最小公倍数テある２３０４ＫＨ２の２
倍の周波数（４６０８ＫＨｚ）に選定する。電圧制御発
振器３の出力を１／２分周回路６で１／２分周し、１７
２分周回路６の出力をさらに１／１ｆｆＯ分周回路９で
１／１１３０分膚することによって、１４．４ＫＨｚの
タイミング信号ｆ３を得る。
タイミング信号を得ることができる。すなわち、位相比
較器ｌと低域−波器２と電圧制御発振器３と１７８分周
回路１０のループ回路によって位相同期回路を構成し、
位相比較器ｌに入力された入力信号ｆｉに同期して、そ
の６倍の基準周波数ｆ、を電圧制御発振器３から出力す
る。基準周波数ｆ、は、例えば２４．４ＫＨｚと７８８
ＫＨｚ （１）最小公倍数テある２３０４ＫＨ２の２
倍の周波数（４６０８ＫＨｚ）に選定する。電圧制御発
振器３の出力を１／２分周回路６で１／２分周し、１７
２分周回路６の出力をさらに１／１ｆｆＯ分周回路９で
１／１１３０分膚することによって、１４．４ＫＨｚの
タイミング信号ｆ３を得る。
２４０ ＫＨｚのタイミング信号ｆｌは、電圧制御発振
器３の出力Ａを可変分周回路４によってｌ／１９分周し
、可変分周回路４の出力を固定分周回路５によってさら
に！１５分周して、固定分周回路５の出力Ｃによって可
変分周回路４の分周比が１／２０になるように制御する
ことによって得ることができる。第２図（Ａ）は、可変
分周回路４の入力クロック信号Ａ（電圧制御発振器３の
出力する基準周波数ｆ、の信号）を示し、可変分周回路
４は、入力クロック信号Ａを一定数カウントするごとに
同図（Ｂ）に示すような分周出力Ｂを出す、同図（Ｃ）
は、可変分周回路４の出力Ｂの列を示す。
器３の出力Ａを可変分周回路４によってｌ／１９分周し
、可変分周回路４の出力を固定分周回路５によってさら
に！１５分周して、固定分周回路５の出力Ｃによって可
変分周回路４の分周比が１／２０になるように制御する
ことによって得ることができる。第２図（Ａ）は、可変
分周回路４の入力クロック信号Ａ（電圧制御発振器３の
出力する基準周波数ｆ、の信号）を示し、可変分周回路
４は、入力クロック信号Ａを一定数カウントするごとに
同図（Ｂ）に示すような分周出力Ｂを出す、同図（Ｃ）
は、可変分周回路４の出力Ｂの列を示す。
固定分周回路５からは、同図（Ｄ）に示すように、分周
出力Ｂを５個カウントするごとに分周出力Ｃが出力され
るから、この間は、可変分周回路４は入力クロック信号
Ａを１／２０分周する。従って、可変分周回路４からは
、入力クロック信号Ａの（１９Ｘ ４ ＋ ２０）の期
間に５個のパルスが出力されることになる（同図（Ｃ）
）。すなわち、タイミング信号ｆ工は基準周波数ｆ、が
５／９θ分周されたタイミング信号となる。このタイミ
ング信号ｆ１には、分周比を変化させたことによって、
約４．２％のジッタが発生するが１通常のデータ通信回
線で発生するジッタよりは小さい値であり、端末装置等
に悪影響を与えることはない。
出力Ｂを５個カウントするごとに分周出力Ｃが出力され
るから、この間は、可変分周回路４は入力クロック信号
Ａを１／２０分周する。従って、可変分周回路４からは
、入力クロック信号Ａの（１９Ｘ ４ ＋ ２０）の期
間に５個のパルスが出力されることになる（同図（Ｃ）
）。すなわち、タイミング信号ｆ工は基準周波数ｆ、が
５／９θ分周されたタイミング信号となる。このタイミ
ング信号ｆ１には、分周比を変化させたことによって、
約４．２％のジッタが発生するが１通常のデータ通信回
線で発生するジッタよりは小さい値であり、端末装置等
に悪影響を与えることはない。
５８ＫＨｚのタイミング信号ｆ２は、可変分周回路７に
よって、１７２分周回路６の出力を１／４１分周し、可
変分周回路７の出力を固定分周回路８によって１／７分
周し、固定分周回路８の分周出力時にのみ、可変分周回
路７の分周比がｌ／４２になるように制御する。可変分
周回路７からは、電圧８１ｍ発振器３の出力を７１５７
６分周した５８Ｋｂ／ｓのタイミング信号ｆ２が得られ
る。この場合のジッタは、約２％であり、その影響は全
く無視することができる。
よって、１７２分周回路６の出力を１／４１分周し、可
変分周回路７の出力を固定分周回路８によって１／７分
周し、固定分周回路８の分周出力時にのみ、可変分周回
路７の分周比がｌ／４２になるように制御する。可変分
周回路７からは、電圧８１ｍ発振器３の出力を７１５７
６分周した５８Ｋｂ／ｓのタイミング信号ｆ２が得られ
る。この場合のジッタは、約２％であり、その影響は全
く無視することができる。
上記以外の任意の周波数組合せについても、上記同様に
、各周波数の最小公倍数より低い基準信号をｎ ／ ｍ
分周することによって容易に各種周波数の複数のタイミ
ング信号を得ることが可能である。また、１つのタイミ
ング信号のみを得る場合においても、上記同様にして１
丁度整数倍ではない基準周波数をｎ ／ ｍ分周して作
成できることは勿論である。
、各周波数の最小公倍数より低い基準信号をｎ ／ ｍ
分周することによって容易に各種周波数の複数のタイミ
ング信号を得ることが可能である。また、１つのタイミ
ング信号のみを得る場合においても、上記同様にして１
丁度整数倍ではない基準周波数をｎ ／ ｍ分周して作
成できることは勿論である。
発明の効果
以上のように、本発明においては、基準周波数を可変分
周回路によって分周し、可変分周回路の出力をさらに固
定分周回路によって分周して、該固定分周回路の分周出
力時に前記可変分周回路の分周比を変化させることによ
り、前記可変分周回路から基準周波数をｎ ／ ｍ分周
したタイミング信号を出力させるように構成したから、
複数のタイミング信号を、各周波数の最小公倍数よりも
低い周波数を基準として作成することが可能である。
周回路によって分周し、可変分周回路の出力をさらに固
定分周回路によって分周して、該固定分周回路の分周出
力時に前記可変分周回路の分周比を変化させることによ
り、前記可変分周回路から基準周波数をｎ ／ ｍ分周
したタイミング信号を出力させるように構成したから、
複数のタイミング信号を、各周波数の最小公倍数よりも
低い周波数を基準として作成することが可能である。
従って、位相同期回路の電圧制御発振器の発振周波数を
低くして、同期引込み特性を向上し、かっ分周段数を低
減することができるという効果がある。
低くして、同期引込み特性を向上し、かっ分周段数を低
減することができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例の各部信号を示すタイムチャート、第３図は
従来のタイミング信号発生回路の一例を示すブロック図
である。 図において、に位相比較器、２：低域一波器、３：電圧
制御発振器、４：可変分周回路、５：固定分周回路、６
： １／２分周回路、７：可変分周回路、８：固定分
周回路、９ ： １／１１３０分周回路、ｌＯ：Ｌ／８
分周回路、１１：位相比較器、１２：低域一波器、１３
：電圧制御発振器、１４〜１７：分周回路。
上記実施例の各部信号を示すタイムチャート、第３図は
従来のタイミング信号発生回路の一例を示すブロック図
である。 図において、に位相比較器、２：低域一波器、３：電圧
制御発振器、４：可変分周回路、５：固定分周回路、６
： １／２分周回路、７：可変分周回路、８：固定分
周回路、９ ： １／１１３０分周回路、ｌＯ：Ｌ／８
分周回路、１１：位相比較器、１２：低域一波器、１３
：電圧制御発振器、１４〜１７：分周回路。
Claims (1)
- 【特許請求の範囲】 位相比較器と低域一波器と電圧制御発振器と分周回路の
ループ回路によつて入力信号に同期してその整数倍の周
波数を発振する位相同期回路と、 前記電圧制御発振器の出力を分周する可変分周回路と、 該可変分周回路の出力を分周する固定分周回路とを備え
て、 該固定分周回路の分周出力によつて前記可変分周回路の
分周比を制御して前記電圧制御発振器の出力をｎ／ｍ（
ｎ、ｍは整数）分周することにより、入力信号に同期し
て任意の周波数のタイミング信号を発生することを特徴
とするタイミング信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025743A JPS61186024A (ja) | 1985-02-13 | 1985-02-13 | タイミング信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025743A JPS61186024A (ja) | 1985-02-13 | 1985-02-13 | タイミング信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61186024A true JPS61186024A (ja) | 1986-08-19 |
Family
ID=12174302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60025743A Pending JPS61186024A (ja) | 1985-02-13 | 1985-02-13 | タイミング信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61186024A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019213197A (ja) * | 2018-06-04 | 2019-12-12 | リニアー テクノロジー ホールディング エルエルシー | 共通基準信号に対するマルチチップタイミングアライメント |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50141954A (ja) * | 1974-04-30 | 1975-11-15 | ||
| JPS566152B2 (ja) * | 1979-12-17 | 1981-02-09 | ||
| JPS59231925A (ja) * | 1983-06-15 | 1984-12-26 | Hitachi Micro Comput Eng Ltd | Ｆｍ／ａｍ受信機 |
-
1985
- 1985-02-13 JP JP60025743A patent/JPS61186024A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50141954A (ja) * | 1974-04-30 | 1975-11-15 | ||
| JPS566152B2 (ja) * | 1979-12-17 | 1981-02-09 | ||
| JPS59231925A (ja) * | 1983-06-15 | 1984-12-26 | Hitachi Micro Comput Eng Ltd | Ｆｍ／ａｍ受信機 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019213197A (ja) * | 2018-06-04 | 2019-12-12 | リニアー テクノロジー ホールディング エルエルシー | 共通基準信号に対するマルチチップタイミングアライメント |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100214783B1 (ko) | 디지탈 브이 씨 오 | |
| JPH07154253A (ja) | 周波数シンセサイザ | |
| JPH06334559A (ja) | ディジタル方式無線電話機 | |
| JP3267260B2 (ja) | 位相同期ループ回路及びそれを使用した周波数変調方法 | |
| US6844785B2 (en) | Phase-lock loop for preventing frequency drift and jitter and method thereof | |
| JPS61186024A (ja) | タイミング信号発生回路 | |
| JP2704324B2 (ja) | シンセサイズド信号発生装置 | |
| JP2001244923A (ja) | クロック生成回路 | |
| JPS58168333A (ja) | 位相同期ル−プ回路の位相比較方式 | |
| JPH07170584A (ja) | クロック切替回路 | |
| JPH05199498A (ja) | クロツク発生回路 | |
| JPH0983350A (ja) | クロック発生装置 | |
| JP3248453B2 (ja) | 発振装置 | |
| JP2000022534A (ja) | 周波数シンセサイザ | |
| JPH0548561A (ja) | デスタツフ回路 | |
| JPH0529933A (ja) | 位相同期発振装置 | |
| KR910001472Y1 (ko) | 영상 메모리용 클럭 발생회로 | |
| JP2940220B2 (ja) | Ｆｓｋ変調器 | |
| JPH0369234B2 (ja) | ||
| JPH05343990A (ja) | シンセサイザ発振回路 | |
| JPH08330956A (ja) | Ｐｌｌ回路 | |
| JPH02111124A (ja) | Ｐｌｌ基準発振複合装置 | |
| JPH0126596B2 (ja) | ||
| JPS62286383A (ja) | 同期信号発生器 | |
| JPH02131019A (ja) | 位相同期回路 |