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KR100208671B1 - 엔. 티. 에스. 씨 방식의 원칩 튜닝 시스템 - Google Patents

엔. 티. 에스. 씨 방식의 원칩 튜닝 시스템 Download PDF

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Publication number
KR100208671B1
KR100208671B1 KR1019960080871A KR19960080871A KR100208671B1 KR 100208671 B1 KR100208671 B1 KR 100208671B1 KR 1019960080871 A KR1019960080871 A KR 1019960080871A KR 19960080871 A KR19960080871 A KR 19960080871A KR 100208671 B1 KR100208671 B1 KR 100208671B1
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KR
South Korea
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high frequency
lock loop
phase lock
outputting
Prior art date
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Inventor
김종현
Original Assignee
전주범
대우전자주식회사
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Publication date
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Abstract

전력 소비가 저감되며 안정된 중간 주파 신호를 제공하기 위한 엔·티·에스·씨 방식의 원칩 튜닝 시스템이 개시된다. 믹서기 및 전압 제어 발진기, 페이즈 로크 루프 등과 같은 회로 구성 요소 등이 단일 칩 내에 집적되어서 제조 단가가 절감되고, 페이즈 로크 루프의 바이어스 전류가 제어되어서 전력 소비가 저감되고, 믹서기의 증폭 이득이 제어되어서 안정된 중간 주파 신호가 출력된다.

Description

엔·티·에스·씨 방식의 원칩 튜닝 시스템
본 발명은 전력 소비가 저감되며 안정된 중간 주파 신호를 제공하기 위한 엔·티·에스·씨 방식의 원칩 튜닝 시스템에 관한 것이다.
컬러 텔레비전 방송에 사용되는 신호 방식은 미국, 일본, 한국 등에서 사용되고 있는 NTSC 방식, 독일, 영국 등에서 사용되고 있는 PAL 방식, 그리고 프랑스, 중동 지역 등에서 사용되고 있는 SECAM 방식 등으로 나누어진다. 상기한 NTSC 방식, PAL 방식, SECAM 방식은 어느 방식이나 원리는 같은 것이지만, 컬러 신호를 전송하는 방법에서 다소 차이가 있다.
일반적으로, 상기 NTSC 방식의 튜너 시스템에서는, 안테나에 유기된 고주파 방송 신호가 필터에 의해서 필요 없는 주파수 성분이 제거되어 필요한 주파수 성분만이 동조 회로로 인가된다. 상기 동조 회로에서는 원하는 방송 채널에 따라 동조가 이루어진다. 상기 동조된 고주파 신호는 다시 고주파 신호 증폭부로 인가되어 증폭된 후, 믹서기를 거치면서 발진 주파수 신호와 혼합된다. 상기 혼합된 신호는 뒤에 중간 주파 동조부로 인가되어 동조가 이루어져서 중간 주파 신호(IF)로서 출력된다. 이때, NTSC 방식에서 필요한 중간 주파 신호(IF)는 45MHz이다.
그러나, 상기한 종래의 NTSC 방식의 튜너 시스템은, 믹서기 및 전압 제어 발진기, 페이즈 로크 루프 등이 각각 독립적인 직접 회로(IC)들로 구성되어 있어서 직접도가 낮다. 이에 따라 주변 소자가 많이 사용됨으로써 제조 단가가 높다. 또한, 종래의 NTSC 방식의 튜너 시스템은 그 내부에 페이즈 로크 루프 RF단의 전류 제어를 위한 기능, 믹서기의 증폭 이득 제어를 위한 기능 등을 구비하고 있지 않아서 많은 전력을 소모하며, 출력되는 중간 주파 신호(IF)가 불안정하다.
본 발명은 상기한 종래의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 제1목적은 믹서기 및 전압 제어 발진기, 페이즈 로크 루프 등이 단일 칩 내에 집적되어서 제조 단가가 절감되는, 엔·티·에스·씨 방식의 원칩 튜닝 시스템을 제공함에 있다.
본 발명의 제2의 목적은 그 내부에 페이즈 로크 루프의 무선 주파단(Radio Frequency Stage)의 전류 제어를 위한 기능을 구비하여서 전력의 소모가 적은, 엔·티·에스·씨 방식의 원칩 튜닝 시스템을 제공함에 있다.
본 발명의 제3의 목적은 그 내부에 믹서기의 증폭 이득 제어를 위한 기능을 구비하여서 출력되는 중간 주파수 신호가 안정된 엔·티·에스·씨 방식의 원칩 튜닝 시스템을 제공함에 있다.
제1도는 본 발명의 일 실시예에 따른, 엔·티·에스·씨 방식의 원칩 튜닝 시스템의 회로 구성을 설명하기 위한 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 2 : VHF 및 UHF 튜닝 필터들 3, 4 : 제1 및 제2고주파 증폭기들
5, 6 : VHF 및 UHF 더블 튜닝 필터들 7 : 믹서기
8 : 발진부 9 : 페이즈 로크 루프
10 : 버스 11 : 제1로우 패스 필터
12, 13, 91, 97 : 제3 내지 제6증폭기들 14 : 제5필터
15 : 믹서기 이득 제어기 16 : 정전압기
17 : 밴드 절환용 스위치 90 : 입력 버퍼
92 : 기준 디바이더 93 : 프리 스케일러
94 : 프로그래머블 디바이더 95 : 위상 비교기
96 : 차지 펌프 98, 99 : 제1 및 제2레지스터들
900 : 전류 제어기
상기 제1 내지 제3의 목적들을 달성하기 위하여 본 발명에 따른 엔·티·에스·씨 방식의 원칩 튜닝 시스템은, 안테나를 통해서 수신되는 고주파 입력 신호의 노이즈를 필터링하여서 필터링된 신호를 제공하도록 외부에서 연결되는 튜닝 필터링 수단; 발진 신호를 생성하기 위한 수단; 상기한 고주파 입력 신호와 발진 신호 사이의 주파수 차에 의거하여서 중간 주파 신호를 발생하도록 고주파 입력 신호와 발진 신호를 믹싱하기 위한 수단; 그리고 상기한 고주파 입력 신호가 록킹되어서 동조되게 하며, 상기한 중간 주파 신호가 록킹되어서 출력되게 하기 위한 페이즈 로크 루프 수단을 포함하여 이루어져 있다.
바람직하게는, 상기 엔·티·에스·씨 방식의 원칩 튜닝 시스템은 상기한 믹싱 수단의 이득을 제어하여서 수신되는 고주파 입력 신호의 주파수 대역에 관계없이 안정된 중간 주파 신호를 출력하기 위한 수단을 더 포함하여 이루어져 있다.
더욱 바람직하게는, 상기한 페이즈 로크 루프 수단은, 기준 디바이더에 의하여 분주되어서 제공되는 제1분주 신호와 프로그래머블 디바이더에 의하여 분주되어서 제공되는 제2분주 신호 사이의 위상차를 에러 신호로서 출력하기 위한 위상 비교기; 상기한 위상 비교기로부터의 에러 신호를 전류 신호로 변환하여 출력하기 위한 차지 펌프; 그리고 상기한 차지 펌프로부터의 신호를 증폭하여서 출력하기 위한 증폭기를 포함하여 이루어져 있다. 또한, 상기한 페이즈 로크 루프 수단은 수신되는 고주파 입력 신호의 주파수에 따라 입력 버퍼와 프리 스케일러의 바이어스 전류를 제어하여서 전력 소비를 감소시키기 위한 수단을 더 포함하여 이루어져 있다. 또한, 상기한 발진 신호 생성 수단, 믹싱 수단, 페이즈 로크 루프 수단 그리고 믹싱 이득 제어 수단이 단일 칩 내에 집적된다.
본 발명에 따른, 엔·티·에스·씨 방식의 원칩 튜닝 시스템에서는, 믹서기, 전압 제어 발진기 그리고 페이즈 로크 루프 등이 단일 칩 내에 집적되어서 제조 단가가 절감되며, 페이즈 로크 루프의 무선 주파단의 전류가 제어되어서 소비 전력이 감소된다. 또한 믹서기의 증폭 이득이 제어되어서 안정된 중간 주파 신호가 제공된다.
이하, 도면을 참조하여 본 발명의 일 실시예에 따른, 엔·티·에스·씨 방식의 원칩 튜닝 시스템의 구성과 동작이 설명된다.
제1도는 본 발명의 일 실시예에 따른, 엔·티·에스·씨 방식의 원칩 튜닝 시스템의 회로 구성을 설명하기 위한 회로도이다. 제1도에서 보여준 바와 같이, VHF 및 UHF 튜닝 필터들(1)(2)은 안테나를 통과한 고주파 입력 신호(RF)를 필터링하여서 제1 및 제2필터링된 입력 신호들(1A)(2A)을 각각 출력한다.
제1 및 제2고주파 증폭기들(3)(4)은 VHF 및 UHF 튜닝 필터들(1)(2)로부터 각각 출력되는 제1 및 제2필터링된 입력 신호들(1A)(2A)을 각각 증폭하여서 제1 및 제2고주파 증폭된 신호들(3A)(4A)을 출력한다.
VHF 및 UHF 튜닝 필터들(5)(6)은 제1 및 제2고주파 증폭기들(3)(4)로부터 각각 출력되는 제1 및 제2고주파 증폭된 신호들(3A)(4A)을 각각 필터링하여서 제3 및 제4필터링된 신호들(5A)(6A)을 출력한다.
제1 및 제2입력단들(18)(19)은 VHF 및 UHF 튜닝 필터들(5)(6)로부터 각각 출력되는 제3 및 제4필터링된 신호들(5A)(6A)을 입력하여서 제1 및 제2입력된 신호들(18A)(18B)과, 제3 및 제4입력된 신호들(19A)(19B)을 각각 출력한다.
발진부(8)는 UHF 및 VHF 발진부(800)(810)로 이루어져 있으며, 각각 제1 및 제2인덕턴스 커패시턴스 회로들(820)(830)과 연결되어서 각각 제1 및 제2발진신호들(800A)(800B)과, 제3 및 제4발진 신호들(810A)(810B)을 각각 출력한다.
믹서기(7)는 제1 및 제2믹서기들(700)(710)을 포함한다. 제1믹서기(700)는 제1입력단(18)으로부터 출력되는 제1 및 제2입력된 신호들(18A)(18B)과, UHF 발진부(800)로부터 출력되는 제1 및 제2발진 신호들(800A)(800B)을 믹싱하여서 제1 및 제2믹싱된 신호들(700A)(700B)을 출력한다. 제2믹서기(710)는 제2입력단(19)으로부터 출력되는 제3 및 제4입력된 신호들(19A)(19B)과, VHF 발진부(810)로부터 출력되는 제3 및 제4발진 신호들(810A)(810B)을 믹싱하여서 제3 및 제4믹싱된 신호들(700A)(700B)을 출력한다.
믹서기 이득 제어기(15)는 믹서기(7)의 이득을 제어하여서 주파수 대역에 관계없이 일정한 레벨을 갖는 중간 주파 신호(IF)가 출력되게 한다.
제3증폭기(12)는 믹서기(7)로부터의 제1 및 제2믹싱된 신호들(700A)(700B)과 제3 및 제4발진 신호들(810A)(810B)을 증폭하여서 제3증폭된 신호(12A)를 출력한다.
제5필터(14)는 제3증폭기(12)로부터의 제3증폭된 신호(12A)를 필터링하여서 제5필터링된 신호(14A)를 출력한다.
제4증폭기(13)는 제5필터(14)로부터의 제5필터링된 신호(14A)를 증폭하여서 중간 주파 신호(IF)를 출력한다.
페이즈 로크 루프(Phase-Locked Loop; PLL)(9)는 수신되는, 변조된 입력 신호의 위상과 출력 신호의 궤환 전압의 위상을 비교하여서 출력 신호의 주파수를 변조된 입력 신호의 주파수와 동일하게 고정시킴으로써 동조 기능이 이루어지게 한다. 발진부(8)로부터의 발진 신호의 주파수는 페이즈 로크 루프(9)의 제6증폭기(97)의 출력 전압에 의해서 결정된다. 페이즈 로크 루프(9)의 구성은 다음과 같다.
참조 부호 XTAL은 기준 주파수를 갖는 발진 신호(REF.OSC)를 발생하기 위한 크리스탈 발진기를 나타낸다.
증폭기(91)는 크리스탈 발진기(XTAL)로부터의 기준 발진 신호(REF.OSC)를 증폭하여서 제5증폭된 발진 신호(91A)를 출력한다.
기준 디바이더(92)는 제5증폭기(91)로부터의 제5증폭된 발진 신호(91A)를 분주하여서 제1분주된 발진 신호(92A)를 출력한다.
제1레지스터(98)는 버스(10)를 통해서 신호를 입력하여서 제1 및 제2레지스터 신호들(98A)(98B)을 출력한다.
입력 버퍼(90)는 발진부(8)로부터의 제1 내지 제4발진 신호들(800A)(800B)(810A)(810B)을 버퍼링하여서 제1 및 제2버퍼링된 신호들(90A)(90B)을 출력한다.
프리 스케일러(93)는 입력 버퍼(90)로부터의 제1 및 제2버퍼링된 신호들(90A)(90B)의 전압 레벨들을 그 후단에 연결되는 소자에 적합하도록 가감하여서 제1 및 제2프리 스케일된 신호들(93A)(93B)을 출력한다.
프로그래머블 디바이더(94)는 프리 스케일러(93)로부터의 제1 및 제2프리 스케일된 신호들(93A)(93B)을 제1레지스터(98)로부터의 제1레지스터 입력 신호(98A)에 따라 분주하여서 제2분주된 신호(94A)를 출력한다. 제1레지스터 입력 신호(98A)는 프로그래밍에 의하여 설정된 주파수 세트 비트에 해당한다.
제1위상 비교기(95)는 기준 디바이더(92)로부터의 제1분주된 발진 신호(92A)의 위상과 프로그래머블 디바이더(94)로부터의 제2분주된 신호(94A)의 위상의 차이를 검출하여서 제1에러 신호(95A)를 출력한다.
차지 펌프(96)는 제1위상 비교기(95)로부터의 제1에러 신호(95A)를 전류 신호로 변환시켜서 제1전류 신호(96A)를 출력한다.
제6증폭기(97)는 차지 펌프(96)로부터의 제1전류 신호(96A)를 증폭하여서 제6증폭된 신호(97A)를 출력한다.
OR 게이트(910)는 제1레지스터(98)로부터의 제2레지스터 신호들(98B)을 논리합하여서 논리합된 신호(910A)를 출력한다.
OR 게이트(910)로부터의 논리합된 신호(910A)가 인가될 때, 전류 제어기(900)는 입력 버퍼(90)와 프리 스케일러(93)에 각각 제1 및 제2전류 제어 신호(900A)(900B)를 인가하여서, 고주파 입력 신호(RF)의 주파수에 따라서 입력 버퍼(90)와 프리 스케일러(93)로 유입되는 바이어스 전류의 양을 제어한다.
제6증폭기(97)와 외부의 제1로우 패스 필터(11)는 차지 펌프(96)로부터의 제1전류 신호(96A)를 적분하여서 제1적분된 신호(11A)를 제공한다.
제1적분된 신호(11A)는 VHF 및 UHF 튜닝 필터들(1)(2)과 VHF 및 UHF 튜닝 필터들(5)(6)에 각각 입력된다.
제11도에서 참조 부호 16, 17 그리고 99는 각각 정전압기, 밴드 절환용 스위치 그리고 제2레지스터를 나타낸다. 제1도에서 페이즈 로크 루프(9)를 포함하여 그 외곽에 둘러처져 있는 사각형은 회로 구성 요소들이 단일 칩 내에 집적되는 회로임을 보여준다.
이하에서, 이와 같이 구성된 본 발명에 따른, 엔·티·에스·씨 방식의 원칩 튜닝 시스템의 동작이 기술된다.
안테나를 통하여 수신된 고주파 입력 신호(RF)는 VHF 및 UHF 튜닝 필터들(1)(2)을 거쳐서 제1 및 제2고주파 증폭기들(3)(4)에 의하여 증폭된다. 제1 및 제2고주파 증폭된 신호들(3A)(3B)은 VHF 및 UHF 튜닝 필터들(5)(6)을 거쳐서 제1 및 제2입력단들(18)(19)로 입력된다.
제1 내지 제4입력된 신호들(18A)(18B)(19A)(19B)은 믹서기(7)로 입력되어서 발진부(8)로부터의 제1 내지 제4발진 신호들(800A)(800B)(810A)(810B)과 믹싱되어서 제3증폭기(12), 제5필터(14) 그리고 제4증폭기(13)를 거쳐서 중간 주파 신호(IF)로서 출력된다. 여기에서, 발진부(8)로부터의 제1 내지 제4발진 신호들(800A)(800B)(810A)(810B)의 주파수들은 제6증폭기(97)로부터의 제6증폭된 신호(97A)의 전압에 의하여 결정된다.
기준 주파수를 갖는 발진 신호(REF.OSC)는 제5증폭기(91)를 거쳐서 기준 디바이더(92)로 입력되며, 기준 디바이더(92)에 의하여 분주되어서 제1분주된 발진 신호(92A)로서 출력된다. 제1 내지 제4발진 신호들(800A)(800B)(810A)(810B)은 입력 버퍼(90)와 프리 스케일러(93)를 거쳐서 프로그래머블 디바이더(94)로 입력되며, 프로그래머블 디바이더(94)에 의하여 분주되어서 제2분주된 신호(94A)로서 출력된다.
제1분주된 발진 신호(92A)와 제2분주된 신호(94A)는 제1위상 비교기(95)로 입력되며, 제1위상 비교기(95)에 의하여 위상차가 검출되어서 제1에러 신호(95A)로서 출력된다. 제1에러 신호(95A)는 차지 펌프(96)로 입력되며, 차지 펌프(96)에 의하여 전류 신호로 변환되어서 제1전류 신호(96A)로서 출력된다.
제1전류 신호(96A)는 제6증폭기(97)와 외부의 제1로우 패스 필터(11)에 의하여 제1적분된 신호(11A)로서 출력된다. 이에 따라 발진부(8)로부터의 제1 내지 제4발진 신호들(800A)(800B)(810A)(810B)는 제6증폭기(97)로부터의 제6증폭된 신호(97A)의 전압에 의하여 결정된다. 즉, 발진부(8)는 프로그래머블 디바이더(94)에서 설정된 주파수에 의거하여서 동작한다. 고주파 입력 신호(RF)의 주파수와 발진부(8)로부터의 제1 내지 제4발진 신호들(800A)(800B)(810A)(810B)의 주파수 사이의 차이는 중간 주파 신호(IF)로서 출력된다.
OR 게이트(910)로부터의 논리합된 신호(910A)를 입력할 때, 전류 제어기(900)는 고주파 입력 신호(RF)의 주파수 변화에 따라 입력 버퍼(90)와 프리 스케일러(93)로 유입되는 바이어스 전류의 양을 제어하여서 전력 소비를 감소시킨다. 즉, 주파수가 비교적 높은 고주파 입력 신호(RF)에 동조할 때에는, 입력 버퍼(90)와 프리 스케일러(93)의 바이어스 전류를 높여서 동작 속도를 증가시킨다. 한편, 주파수가 비교적 낮은 고주파 입력 신호(RF)에 동조할 때에는, 입력 버퍼(90)와 프리 스케일러(93)의 바이어스 전류를 감소시킨다. 따라서, 고주파 입력 신호(RF)의 주파수 변화에 따라서 페이즈 로크 루프(9)의 무선 주파단의 바이어스 전류가 가감되어서 전력 소모가 감소된다.
믹서기 이득 제어기(15)는 믹서기(7)의 이득을 제어하여서 고주파 입력 신호(RF)의 주파수 대역에 관계없이 안정된 전압 레벨을 갖는 중간 주파 신호(IF)가 출력된다.
본 발명에 따른, 엔·티·에스·씨 방식의 원칩 튜닝 시스템에서는, 첫째 믹서기, 발진부(즉, 전압 제어 발진기) 그리고 페이즈 로크 루프 등이 단일 칩 내에 집적되어서 제조 단가가 절감되며, 둘째 수신되는 고주파 입력 신호의 주파수 변화에 의거하여 페이즈 로크 루프의 무선 주파단의 전류가 제어되어서 소비 전력이 감소되며, 셋째 믹서기의 증폭 이득이 제어되어서 안정된 중간 주파 신호가 제공된다.
이상, 본 발명을 상기한 바람직한 실시예를 들어 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 당업자의 통상의 지식의 범위 내에서 그 변형이나 개량이 가능하다.

Claims (5)

  1. 안테나를 통해서 수신되는 고주파 입력 신호의 노이즈를 필터링하여서 필터링된 신호를 제공하도록 외부에서 연결되는 튜닝 필터링 수단; 발진 신호를 생성하기 위한 수단; 상기한 고주파 입력 신호와 발진 신호 사이의 주파수 차에 의거하여서 중간 주파 신호를 발생하도록 고주파 입력 신호와 발진 신호를 믹싱하기 위한 수단; 그리고 상기한 고주파 입력 신호가 록킹되어서 동조되게 하며, 상기한 중간 주파 신호가 록킹되어서 출력되게 하기 위한 페이즈 로크 루프 수단을 포함하여 이루어져 있는 것을 특징으로 하는 엔·티·에스·씨 방식의 원칩 튜닝 시스템.
  2. 제1항에 있어서, 상기한 믹싱 수단의 이득을 제어하여서 수신되는 고주파 입력 신호의 주파수 대역에 관계 없이 안정된 중간 주파 신호를 출력하기 위한 수단을 더 포함하여 이루어져 있는 것을 특징으로 하는 엔·티·에스·씨 방식의 원칩 튜닝 시스템.
  3. 제1항 또는 제2항 가운데 어느 한 항에 있어서, 상기한 페이즈 로크 루프 수단은, 기준 디바이더에 의하여 분주되어서 제공되는 제1분주 신호와 프로그래머블 디바이더에 의하여 분주되어서 제공되는 제2분주 신호 사이의 위상차를 에러 신호로서 출력하기 위한 위상 비교기; 상기한 위상 비교기로부터의 에러 신호를 전류 신호로 변환하여 출력하기 위한 차지 펌프; 그리고 상기한 차지 펌프로부터의 신호를 증폭하여서 출력하기 위한 증폭기를 포함하여 이루어져 있는 것을 특징으로 하는 엔·티·에스·씨 방식의 원칩 튜닝 시스템.
  4. 제1항 또는 제2항 가운데 어느 한 항에 있어서, 상기한 페이즈 로크 루프 수단은 수신되는 고주파 입력 신호의 주파수에 따라 입력 버퍼와 프리 스케일러의 바이어스 전류를 제어하여서 전력 소비를 감소시키기 위한 수단을 더 포함하여 이루어져 있는 것을 특징으로 하는 엔·티·에스·씨 방식의 원칩 튜닝 시스템.
  5. 제1항 또는 제2항 가운데 어느 한 항에 있어서, 상기한 발진 신호 생성 수단, 믹싱 수단, 페이즈 로크 루프 수단 그리고 믹싱 이득 제어 수단은 단일 칩 내에 집적되는 것을 특징으로 하는 엔·티·에스·씨 방식의 원칩 튜닝 시스템.
KR1019960080871A 1996-12-31 1996-12-31 엔. 티. 에스. 씨 방식의 원칩 튜닝 시스템 KR100208671B1 (ko)

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