JPS59123937A - 演算装置におけるバイパス制御方式 - Google Patents
演算装置におけるバイパス制御方式Info
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- JPS59123937A JPS59123937A JP57231890A JP23189082A JPS59123937A JP S59123937 A JPS59123937 A JP S59123937A JP 57231890 A JP57231890 A JP 57231890A JP 23189082 A JP23189082 A JP 23189082A JP S59123937 A JPS59123937 A JP S59123937A
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- Japan
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- instruction
- operand
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
- G06F9/3826—Bypassing or forwarding of data results, e.g. locally between pipeline stages or within a pipeline stage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は演算装置の制御方式に関するものであり、特に
、演算装置において、１つの演算命令の実行結果が次の
演算命令のオペランドとして使用される場合に、演算時
間を短縮するために設けられているバイパス回路の制御
方式に関する。
、演算装置において、１つの演算命令の実行結果が次の
演算命令のオペランドとして使用される場合に、演算時
間を短縮するために設けられているバイパス回路の制御
方式に関する。
第１図は９本発明が対象としている形式の従来の演算装
置の回路構成を示したものである。本図において、１は
（％＋１）個の要素レジスタＲ（０） 。
置の回路構成を示したものである。本図において、１は
（％＋１）個の要素レジスタＲ（０） 。
Ｒ（１） 、 ・・・、 Ｒ（ｓ）からなるＰ Ｒ（Ｆ
１ｏａｔｉ＊ｇ Ｒｅｇｉｓｔｅｒ ）と呼ばれるデ
ータレジスタ、２．３はオペランドレジスタであって、
２はＡレジスタ、３はＢレジスタ、４はＬＯＡＤ系演算
全演算命令する第１演算部、５は加減乗除算命令を実行
する第２演算部。
１ｏａｔｉ＊ｇ Ｒｅｇｉｓｔｅｒ ）と呼ばれるデ
ータレジスタ、２．３はオペランドレジスタであって、
２はＡレジスタ、３はＢレジスタ、４はＬＯＡＤ系演算
全演算命令する第１演算部、５は加減乗除算命令を実行
する第２演算部。
６．７．８はマルチプレクサ、９は制御部、ｉ。
はＤバス、１１はＥバスを表わしている。ここで。
各レジスタ１．２．３は、制御部９により、書込みと読
出しを同時に実行されるものである。
出しを同時に実行されるものである。
以下、第１図の従来装置の動作について、簡単に説明す
る。なお、説明の便宜上、ＦＲのレジスタ要素Ｒ（０）
、 Ｒ（１）、・・・、Ｒ（、月こついては、ときによ
り、その内容データを表わすものとして使用される。
る。なお、説明の便宜上、ＦＲのレジスタ要素Ｒ（０）
、 Ｒ（１）、・・・、Ｒ（、月こついては、ときによ
り、その内容データを表わすものとして使用される。
はじめに、第２演算部５を用いた演算動作について。
を例にとり説明する。第２図はそのタイムチャートを示
したものであり、ｔｌにおいて、ＦＲから。
したものであり、ｔｌにおいて、ＦＲから。
Ｒ（０）をＡレジスタへ転送し、Ｒ（１）をＢレジスタ
へ転送する。次に第２と第３において、Ａレジスタおよ
びＢレジスタから、第２演算部へオペランドＲ（０）お
よびＲ（１）を読込み、■のＲ（０） 十Ｒ（１）の加
算演算を実行し、演算結果をＥバス上へ出力してＰＲの
Ｒ（０）へ書込むと同時に、マルチプレクサ７を通るバ
イパスにより、Ａレジスタへも書込む。この第２演算部
の動作には、２サイクルが使用される。
へ転送する。次に第２と第３において、Ａレジスタおよ
びＢレジスタから、第２演算部へオペランドＲ（０）お
よびＲ（１）を読込み、■のＲ（０） 十Ｒ（１）の加
算演算を実行し、演算結果をＥバス上へ出力してＰＲの
Ｒ（０）へ書込むと同時に、マルチプレクサ７を通るバ
イパスにより、Ａレジスタへも書込む。この第２演算部
の動作には、２サイクルが使用される。
また第３には、同時に、ＦＲからＲ（１）をＢレジスタ
へ転送する。
へ転送する。
次に第４と第５において、前の■の演算結果であるＡレ
ジスタのＲ（０）と、ＢレジスタのＲ（２）とにもとづ
き、第２演算部において、 Ｒｔｏ） ＋ Ｒ（２）の
加算演算を実行し、演算結果を、再びＥバス上に出力し
てＦＲのＲ（０）に書込む。この後の演算のためにも２
サイクルが使用されたので、■と■の全体の演算が４サ
イクルで実行されたことになる。しかし、これは上記■
の演算で使用するオペランドのＲ（０）を、ＰＲからＡ
レジスタへ転送せずに、Ｅバスからバイパスを用いて、
直接、Ａレジスタへ書込んだものを使用していることに
より、１サイクルだけ演算時間の短縮がなされている。
ジスタのＲ（０）と、ＢレジスタのＲ（２）とにもとづ
き、第２演算部において、 Ｒｔｏ） ＋ Ｒ（２）の
加算演算を実行し、演算結果を、再びＥバス上に出力し
てＦＲのＲ（０）に書込む。この後の演算のためにも２
サイクルが使用されたので、■と■の全体の演算が４サ
イクルで実行されたことになる。しかし、これは上記■
の演算で使用するオペランドのＲ（０）を、ＰＲからＡ
レジスタへ転送せずに、Ｅバスからバイパスを用いて、
直接、Ａレジスタへ書込んだものを使用していることに
より、１サイクルだけ演算時間の短縮がなされている。
このようなバイパスの使用は、制御部９において、順次
の演算命令について、先行命令の演算結果の行先アドレ
スと次の演算命令のオペランドアドレスとの比較を行な
い、その比較結果にしたがって、マルチプレクサ７ある
いは８を制御することによって行なわれている。
の演算命令について、先行命令の演算結果の行先アドレ
スと次の演算命令のオペランドアドレスとの比較を行な
い、その比較結果にしたがって、マルチプレクサ７ある
いは８を制御することによって行なわれている。
次に、第１演算部の動作について、ＰＲにおけるＲ （
０） −Ｒ（１）の転送を例にとり、ＩＶ４図のタイム
チャートにしたがって説明する。まずｔｌにお（１で。
０） −Ｒ（１）の転送を例にとり、ＩＶ４図のタイム
チャートにしたがって説明する。まずｔｌにお（１で。
ＦＲからＲ（０）をＡレジスタへ転送し、！１．’て第
１演算部へ読込み、ｔｌにおいてＰＲのＲ（υへ書込む
。
１演算部へ読込み、ｔｌにおいてＰＲのＲ（υへ書込む
。
こり場合、第１演算部の動作のだ−めに、１サイクルが
使用される９才１演算部の機能４は、データの正負極性
を操作することにあり、データ本体１こついては単なる
転送を行なうだけである。
使用される９才１演算部の機能４は、データの正負極性
を操作することにあり、データ本体１こついては単なる
転送を行なうだけである。
第５図は１以上の第１演算部と第２演算部とを両方とも
使用し、かつオペランドの）（′イノ（ス制御も行なわ
れる演算例 についてのタイムチャートを示したものである。
使用し、かつオペランドの）（′イノ（ス制御も行なわ
れる演算例 についてのタイムチャートを示したものである。
このように、演算装置においては、〕くイノ（ス回路を
使用することにより演算時間の大幅な短縮力ず可能とな
る。 ・〔発明の目的お
よび構成〕 本発明の目的は、演算装置にお゛けるノ（イノ（ス制御
回路を改善し、・〕〕１−ドウエを簡単化することにあ
る。
使用することにより演算時間の大幅な短縮力ず可能とな
る。 ・〔発明の目的お
よび構成〕 本発明の目的は、演算装置にお゛けるノ（イノ（ス制御
回路を改善し、・〕〕１−ドウエを簡単化することにあ
る。
本発明は、ＤバスからＡレジスタへ通じるバイパス回路
の特性に着目し、第１演算部は、ＬＯＡＤ系命令全命令
する場合、その正負の符号について操作を行なうだけで
、データ本体については何ら操作しないことから、ＬＯ
ＡＤ系命令全命令した後、その演算結果が１次め命令で
使用され、かつノ（イパス制御される場合に、Ａレジス
タのデータ本体を第１演算部へ供給する一方、Ａレジス
タ内にそのまま保存しておき、第１演算部からＤバスへ
出力されたデータ中、正負の符号のみをＡレジスタへバ
イパスするようにして、Ａレジスタの入力部におけるマ
ルチプレクサ回路の構成を簡単化するものである。
゛ 本発明の構成は、それにより演算データを格納するデー
タレジスタと、オペランドレジスタと。
の特性に着目し、第１演算部は、ＬＯＡＤ系命令全命令
する場合、その正負の符号について操作を行なうだけで
、データ本体については何ら操作しないことから、ＬＯ
ＡＤ系命令全命令した後、その演算結果が１次め命令で
使用され、かつノ（イパス制御される場合に、Ａレジス
タのデータ本体を第１演算部へ供給する一方、Ａレジス
タ内にそのまま保存しておき、第１演算部からＤバスへ
出力されたデータ中、正負の符号のみをＡレジスタへバ
イパスするようにして、Ａレジスタの入力部におけるマ
ルチプレクサ回路の構成を簡単化するものである。
゛ 本発明の構成は、それにより演算データを格納するデー
タレジスタと、オペランドレジスタと。
演算部と、連続・する２つの演算命令について先行命令
の演算結果を後続命令がオ゛ペランドとして使用するか
否かを検出し、オペランドとして使用する場合、演算部
からデータレジスタ′へ出力される演算結果を、オペラ
ンドレジスタへバイパスさせる制御回路とを有する演算
装置において、上記先行命令がＬＯＡＤ系命令であった
場合、該先行命令を実行した後、後続命令を実行するま
で、オペランドレジスタ内のデータを保存するとともに
、先行命令の演算結果をデータレジスタへ転送する際。
の演算結果を後続命令がオ゛ペランドとして使用するか
否かを検出し、オペランドとして使用する場合、演算部
からデータレジスタ′へ出力される演算結果を、オペラ
ンドレジスタへバイパスさせる制御回路とを有する演算
装置において、上記先行命令がＬＯＡＤ系命令であった
場合、該先行命令を実行した後、後続命令を実行するま
で、オペランドレジスタ内のデータを保存するとともに
、先行命令の演算結果をデータレジスタへ転送する際。
該演算結果の正負符号のみをオペランドレジスタへバイ
パスすることを特徴とするものである。
パスすることを特徴とするものである。
牙６図は１本発明の実施例構成を示す。同図は。
第１図の回路にほぼ対応するものである。図中。
１はＦＲ，２はＡレジスタ、３はＢレジスタ、４は第１
演算部、５は第２演算部、６，８はマルチプレクサ、９
は制御部、１０はＤバス、１１はＥバス、１２はＡレジ
スタの正負符号部、１３．１４はマルチプレクサ、１５
はアドレス比較部、１６は命令判定回路を表わしている
。
演算部、５は第２演算部、６，８はマルチプレクサ、９
は制御部、１０はＤバス、１１はＥバス、１２はＡレジ
スタの正負符号部、１３．１４はマルチプレクサ、１５
はアドレス比較部、１６は命令判定回路を表わしている
。
マルチプレクサ１３はＡレジスタの正負符号部１２にの
み結合され、マルチプレクサ１４はＡレジスタの残り部
分、すなわちデータ本体部に結合される。ＦＲからの出
力線およびＥバスからのバイパス線は、マルチプレクサ
１３および１４の両方に結合されているが、Ｄバスから
のバイパス線は、マルチプレクサ１４に結合されていな
い。これにより、第１演算部４からＤバスへ出力された
演算結果については、正負符号のみがＡレジスタへバイ
パスされることになる。Ａレジスタの正負符号部のみに
書込みを行なうためには、正負符号部のみにクロックを
与え、他へはクロックを供給しないようにすればよい。
み結合され、マルチプレクサ１４はＡレジスタの残り部
分、すなわちデータ本体部に結合される。ＦＲからの出
力線およびＥバスからのバイパス線は、マルチプレクサ
１３および１４の両方に結合されているが、Ｄバスから
のバイパス線は、マルチプレクサ１４に結合されていな
い。これにより、第１演算部４からＤバスへ出力された
演算結果については、正負符号のみがＡレジスタへバイ
パスされることになる。Ａレジスタの正負符号部のみに
書込みを行なうためには、正負符号部のみにクロックを
与え、他へはクロックを供給しないようにすればよい。
このための制御は、制御部９において、アドレス比較回
路１５および命令判定回路１６により行なわれる。
路１５および命令判定回路１６により行なわれる。
アドレス比較回路１５は、相続く２つの命令について、
先行命令の演算結果の行先外が、後続命令の第１オペラ
ンド（単一オペランドの場合を含む）あるいは″）ｖ２
オペランドの格納場所ＮあるいはＭのいずれかに一致す
るか否かを調べる。そして１％＝Ｎあるいはｎ＝Ｍの場
合にバイパス制御を行なう。
先行命令の演算結果の行先外が、後続命令の第１オペラ
ンド（単一オペランドの場合を含む）あるいは″）ｖ２
オペランドの格納場所ＮあるいはＭのいずれかに一致す
るか否かを調べる。そして１％＝Ｎあるいはｎ＝Ｍの場
合にバイパス制御を行なう。
ＤバスおよびＥバスに対して、マルチプレクサ８．１３
．１４．を制御するためには、更に以下のように先行命
令の種別を考慮する必要がある。
．１４．を制御するためには、更に以下のように先行命
令の種別を考慮する必要がある。
ｓ ＝ Ｎの場合
■ 先行命令がＬＯＡＤ系命令であれば、マルチプレク
サ１３をＤバスに対して有効化する。
サ１３をＤバスに対して有効化する。
■ 先行命令が非ＬＯＡＤ系命令、すなわち加減乗除算
命令であれば、マルチプレクサ１３゜１４をＥバスに対
して有効化する。
命令であれば、マルチプレクサ１３゜１４をＥバスに対
して有効化する。
■ 先行命令がＬＯＡＤ系命令であれば、マルチプレク
サ８をＤバスに対して有効化する。
サ８をＤバスに対して有効化する。
■ 先行命令が非ＬＯＡＤ系命令であれば、マルチプレ
クサ８をＥバスに対して有効化する。
クサ８をＥバスに対して有効化する。
以上のような制御は、命令判定回路１６によって実行さ
れる。
れる。
Ａレジスタの正負符号部に対するクロック制御は１％”
Ｎでかつ先行命令がＬＯＡＤ系命令であるか否かによっ
て行なわれる。
Ｎでかつ先行命令がＬＯＡＤ系命令であるか否かによっ
て行なわれる。
上述したように９本発明によれば、Ｄバスのデータ本体
をＡレジスタの入力マルチプレクサに結合する必要がな
いため、データビット長が長い場合には、マルチプレク
サの入力回路が簡単化されることによるハードウェア量
の削減効果は大きい。
をＡレジスタの入力マルチプレクサに結合する必要がな
いため、データビット長が長い場合には、マルチプレク
サの入力回路が簡単化されることによるハードウェア量
の削減効果は大きい。
第１図は従来の演算装置の回路構成図、第２図゛は第１
図の従来装置の動作側説明図、第３図は牙１図の装置の
Ａレジスタ、Ｄバスを抜き出した構成図、第４図および
牙５図はその動作側説明図。 第６図は本発明実施例の回路構成図である。 図中、１はＦＲ，２はＡレジスタ、３はＢレジスタ、４
は第１演算部、５は第２演算部、６，８゜１３．１４は
′マルチプレクサ、９は制御部、１０はＤバス、１１は
Ｅバス、１５はアドレス比較回路、１６は命令判定回路
を表わす。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文 廣（外１名））Ｊ ｄ や □
図の従来装置の動作側説明図、第３図は牙１図の装置の
Ａレジスタ、Ｄバスを抜き出した構成図、第４図および
牙５図はその動作側説明図。 第６図は本発明実施例の回路構成図である。 図中、１はＦＲ，２はＡレジスタ、３はＢレジスタ、４
は第１演算部、５は第２演算部、６，８゜１３．１４は
′マルチプレクサ、９は制御部、１０はＤバス、１１は
Ｅバス、１５はアドレス比較回路、１６は命令判定回路
を表わす。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文 廣（外１名））Ｊ ｄ や □
Claims (1)
- 演算データを格納するデータレジスタと、オペランドレ
ジスタと、演算部と、連続する２つの演算命令について
先行命令の演算結果を後続命令がオペランドとして使用
するか否かを検出し、オペランドとして使用する場合演
算部からデータレジスタへ出力される演算結果を、オペ
ランドレジスタへバイパスさせる制御回路とを有する演
算装置において、上記先行命令がＬＯＡＤ系命令であっ
た場合、該先行命令を実行した後、後続命令を実行する
まで、オペランドレジスタ内のデータを保存するととも
に、先行命令の演算結果をデータレジスタへ転送する際
、該演算結果の正負符号のみをオペランドレジスタへバ
イパスすることを特徴とする演算装置におけるバイパス
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231890A JPS59123937A (ja) | 1982-12-29 | 1982-12-29 | 演算装置におけるバイパス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57231890A JPS59123937A (ja) | 1982-12-29 | 1982-12-29 | 演算装置におけるバイパス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123937A true JPS59123937A (ja) | 1984-07-17 |
| JPS6226730B2 JPS6226730B2 (ja) | 1987-06-10 |
Family
ID=16930631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57231890A Granted JPS59123937A (ja) | 1982-12-29 | 1982-12-29 | 演算装置におけるバイパス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123937A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6188332A (ja) * | 1984-10-06 | 1986-05-06 | Nec Corp | ２進演算回路 |
| JPS6237737A (ja) * | 1985-08-12 | 1987-02-18 | Matsushita Electric Ind Co Ltd | マイクロプロセツサ回路 |
| US6772318B1 (en) * | 1999-09-24 | 2004-08-03 | Kabushiki Kaisha Toshiba | Bypass control circuit |
| US7287150B2 (en) | 2002-07-05 | 2007-10-23 | Fujitsu Limited | Processor and instruction control method |
-
1982
- 1982-12-29 JP JP57231890A patent/JPS59123937A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6188332A (ja) * | 1984-10-06 | 1986-05-06 | Nec Corp | ２進演算回路 |
| JPS6237737A (ja) * | 1985-08-12 | 1987-02-18 | Matsushita Electric Ind Co Ltd | マイクロプロセツサ回路 |
| US6772318B1 (en) * | 1999-09-24 | 2004-08-03 | Kabushiki Kaisha Toshiba | Bypass control circuit |
| US7287150B2 (en) | 2002-07-05 | 2007-10-23 | Fujitsu Limited | Processor and instruction control method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6226730B2 (ja) | 1987-06-10 |
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