JPH1039276A

JPH1039276A - 液晶パネル

Info

Publication number: JPH1039276A
Application number: JP19420696A
Authority: JP
Inventors: Kazuhiro Nukiyama; 和宏抜山; Toshiaki Suzuki; 俊明鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-07-24
Filing date: 1996-07-24
Publication date: 1998-02-13

Abstract

(57)【要約】【課題】フィールドスルー電圧のバラツキを抑えて画
質の改善と液晶の劣化防止を図る。【解決手段】交差状に配列した多数のゲートバスライ
ン及び多数のデータバスライン並びにゲートバスライン
とデータバスラインの各交差点に配置した画素を備え、
各画素はゲート電極をゲートバスラインに接続しドレイ
ン電極をデータバスラインに接続し且つソース電極を画
素電極に接続したＴＦＴを含む液晶パネルにおいて、ゲ
ートバスラインの末端位置に一端を接続するとともに他
端をＴＦＴのしきい値を下回る定電位に接続したスイッ
チ要素、ゲートバスラインに印加されるＴＦＴオン電圧
波形の立ち下がりに同期して所定時間、スイッチ要素を
オンする制御手段を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチング素子
にＴＦＴ（Thin Film Transistor）を用いたアクティブ
マトリクス方式の液晶パネルに関し、詳しくは、フィー
ルドスルー電圧のバラツキを抑えて画質の改善と液晶の
劣化防止を意図した液晶パネルに関する。

【０００２】

【従来の技術】図４は、従来の液晶パネルの平面レイア
ウト概略図である。なお、この図では、図示の都合上、
実際よりもはるかに少ない画素数（６×６画素）として
いる。図４において、１は液晶パネルであり、液晶パネ
ル１は、画面の縦方向にレイアウトされた６本のデータ
バスライン２₁〜２₆と、横方向にレイアウトされた６
本のゲートバスライン３₁〜３₆と、各ラインの交点に
レイアウトされた６×６個の画素とを有し、各画素は全
て同サイズ及び同一構成で、ＩＴＯ等の透明導電材料か
らなる画素電極４及びＴＦＴ５で構成されている。

【０００３】６は図示を略した水平走査信号に同期して
全てのデータバスライン２_j（ｊは１〜６）に１ライン
（６画素）分の表示電圧を出力するデータライン駆動回
路、７は同じく水平走査信号に同期して線順次で各ゲー
トバスライン３_i（ｉは１〜６）に所定の“ＴＦＴオン
信号”（後述）を出力するゲートライン駆動回路であ
る。

【０００４】図５は、各画素の詳細レイアウト図であ
る。この図ではＴＦＴ５を、データバスライン２_j及び
ゲートバスライン３_iの各一部をドレイン電極やゲート
電極とすると共に、ガラス基板上に形成されたアモーフ
ァスＳｉ８をチャネル層とするアモーファスＳｉＴＦＴ
としているが、これに限らない。多結晶ＳｉＴＦＴであ
ってもよい。

【０００５】また、この図では、次順のゲートバスライ
ン３_i+1の一部を拡大し、その拡大部分と画素電極４と
を対向させることにより、画素電極４に書き込まれた表
示電圧を保持するための付加容量Ｃ_ADDiを形成している
（付加容量方式）が、これに限らない。画素電極４の対
向電極をゲートバスラインとは別の端子で引き出すよう
にした「蓄積容量方式」でも構わない。但し、ゲートバ
スラインの寄生容量は、付加容量方式の方が大きく、後
述のフィールドスルー電圧のバラツキ問題を引き起こし
やすい点を強調する。

【０００６】図６は、付加容量方式の回路図である。な
お、図５と共通する要素には同一の符号を付してある。
図６において、Ｃ_ADDi及びＣ_ADDi+1は上述の付加容量、
Ｃ_LC _i及びＣ_LCi+1は液晶電極４と共通電極（コモン電
極とも言う）Ｖ_COMMとの間に形成される液晶容量、Ｃ
_gdi、Ｃ_gdi+1、Ｃ_gsi、Ｃ_gsi+1、Ｃ_dsi及びＣ_dsi+
₁はそれぞれＴＦＴ５の電極間容量、Ｃ_gCOMMi及びＣ
_gCOMMi+1は共通電極Ｖ_COMMとゲートバスライン２_i、２
_i+1との間に形成される容量である。符号の添え字の
「ｇ」はＴＦＴ５のゲート電極、「ｓ」はソース電極、
「ｄ」はドレイン電極を表している。

【０００７】図７は、図６のモデル図であり、ｉ＋１番
目のゲートバスライン３_i+1に注目したものである。こ
のモデル図によれば、ゲートバスライン３_i+1のトータ
ルの寄生容量Ｃは、次式で与えられる。

【０００８】

【数１】

【０００９】因みに、図８及び次式は、蓄積容量方式
におけるモデル図と、そのゲートバスライン３_i+1の寄
生容量Ｃ′の算出式である。図８及び次式において、
Ｃ_STは蓄積容量である。

【００１０】

【数２】

【００１１】

【発明が解決しようとする課題】ところで、液晶パネル
における１ラインの書込み時間は、ゲートバスライン駆
動回路（図４符号７参照）からの「ＴＦＴオン信号」の
幅で決まる“ある時間”内に完了しなければならない。
しかしながら、ＴＦＴオン信号は、水平走査周波数によ
ってその幅が一義的に決まる“矩形状”のパルスであ
り、一般に、矩形状のパルスは、その立ち上がりや立ち
下がりの電流変化分（ｄｉ／ｄｔ）が大きいため、信号
経路中の時定数の影響を受けやすく、実際の立ち上がり
や立ち下がり波形が時定数カーブに沿った曲線的な波形
………以下、この曲線的な波形のことを“波形なまり”
と称し曲率が大きい波形のことを“波形なまりが大き
い”と言う………になるから、しかも、その波形なまり
は信号経路（液晶パネルではゲートバスライン）の末端
になるにつれて大きくなるから、以下に詳述するよう
に、液晶電圧のフィールドスルー電圧のバラツキが大き
くなって画質の悪化や液晶の劣化を招くという問題点が
あった。

【００１２】以下、上記問題点を具体的に説明する。図
９は、液晶パネルの１ライン分の等価回路である。この
図において、１０はＴＦＴオン信号の入力端子（すなわ
ち図４のゲートバスライン駆動回路７の出力端子）であ
り、この端子１０は、ゲートバスライン駆動回路７と液
晶パネルとの間の配線１１を通して、液晶パネルのゲー
トバスライン１２に接続されている。Ｒ₁₁及びＣ₁₁は配
線１１の抵抗分と容量分をそれぞれ表している。ゲート
バスライン１２は画素単位に等価されており、各画素の
Ｒ₁₂及びＣ₁₂は各画素の抵抗分と容量分（上述のＣまた
はＣ′に相当）をそれぞれ表している。

【００１３】今、データバスライン１２の二つの点ａ、
ｂに着目し、それぞれの点におけるＴＦＴオン信号の波
形遅延を考える。ａは端子１０に最も近い点である。こ
の点ａのＴＦＴオン信号を便宜的にＳａとする。ｂは端
子１０から最も遠い（言い換えればデータバスライン末
端の）点である。この点ｂのＴＦＴオン信号を便宜的に
Ｓｂとする。

【００１４】図１０は、二つのＴＦＴオン信号Ｓａ、Ｓ
ｂの波形比較図である。いずれの信号Ｓａ、Ｓｂも、１
水平走査期間内に割当てられた所定の書込み期間Ｔｘで
立ち上がりから立ち下がりまで変化する矩形状のパルス
である。信号Ｓａの波形なまりは、Ｒ₁₁とＣ₁₁の時定数
によって生じた微小なものであるが、信号Ｓｂの波形な
まりは、このＲ₁₁とＣ₁₁の時定数に、さらにライン画素
数分のＲ₁₂とＣ₁₂を加えた時定数によって生じた大きな
ものである。このため、信号Ｓａに比べて信号Ｓｂの立
ち下がりが相当に遅くなる。なお、立ち上がりも遅くな
るが、フィールドスルー電圧と直接の関係がないため無
視する。

【００１５】図１１は、ＴＦＴの各電極波形図である。
ＴＦＴのドレイン電極に任意階調の電位（便宜的にＶｄ
とする）を有する表示電圧を与えた状態で、ゲート電極
にＴＦＴオン信号を与えると、ＴＦＴは、ＴＦＴオン信
号が充分に高くなった時点（便宜的にピーク電圧Ｖｇに
一致した時点ｔ０）で直ちにオンする。このため、ソー
ス電極（すなわち画素電極）の電位がドレイン電極の電
位Ｖｄに向けて変化を開始し、時点Ｔ₁でＶｄに到達し
た後、ＴＦＴオン信号の立ち下がりの時点Ｔ₂で、所定
電圧だけ下がった電位で安定する。この所定電圧とＶｇ
との電位差がフィールドスルー電圧であり、次式で与
えられる電圧である。

【００１６】

【数３】

【００１７】ここに、Ｃ_gsはＴＦＴのゲート−ソース間
容量、Ｃ_dsはドレイン−ソース間容量、Ｃ_LCは画素電極
容量、Ｃ_ADDは付加容量、ΔＶｇはＴＦＴオン信号の振
幅である。式からも理解されるように、フィールドス
ルー電圧はＴＦＴの電極間容量のうち、特にゲート−ソ
ース間容量Ｃ_gsの影響を受ける。この容量を通して、ゲ
ートバスライン上の急激な電位変化成分（ＦＥＴオン信
号の、特に立ち下がり成分）が画素電極に飛び込むから
である。立ち上がり成分はデータバスラインからの信号
書込みによって打ち消されるが、立ち下がり成分はその
まま残る。この残余成分が直流分となって現れた場合、
液晶には常時直流電圧が印加される状態となり、パネル
特性に様々な悪影響（焼き付き、フリッカまたは残像な
ど）を及ぼすため、液晶画素の対向電極電圧（Ｖ_COMM）
を正確にソース電極波形の正負中心レベルに合わせ込む
ことにより、直流分をゼロにしている。

【００１８】しかしながら、かかる対策は、フィールド
スルー電圧にバラツキがない場合に限って有効となるも
のであるから、バラツキを抑えない以上、パネル全面に
わたって直流分をゼロにすることが不可能であり、程度
の差こそあれ、部分的な焼き付き、フリッカまたは残像
などの悪影響が避けられない。そこで、本発明は、フィ
ールドスルー電圧のバラツキを抑えて画質の改善と液晶
の劣化防止を図ることを目的とする。

【００１９】

【課題を解決するための手段】本発明は、上記目的を達
成するために、交差状に配列した多数のゲートバスライ
ン及び多数のデータバスライン、並びに、該ゲートバス
ラインとデータバスラインの各交差点に配置した画素を
備え、各画素は、ゲート電極を前記ゲートバスラインに
接続し、ドレイン電極を前記データバスラインに接続
し、且つ、ソース電極を画素電極に接続したＴＦＴを含
む液晶パネルにおいて、前記ゲートバスラインの末端位
置（又は末端に近い位置；以下、末端位置で代表）に一
端を接続するとともに、他端を前記ＴＦＴのしきい値を
下回る定電位に接続したスイッチ要素と、前記ゲートバ
スラインに印加されるＴＦＴオン電圧波形の立ち下がり
に同期して所定時間該スイッチ要素をオンする制御手段
と、を備えたことを特徴とする。

【００２０】これによれば、（ａ）ＴＦＴは、ゲートバ
スライン上のＴＦＴオン電圧波形の立ち上がりから立ち
下がりまでの間でオンし、そのオン期間中にデータバス
ラインの電圧を画素電極に書き込む、（ｂ）スイッチ要
素は、ＴＦＴオン電圧波形の“立ち下がり”と同時にオ
ンし、ゲートバスラインの末端位置を“ＴＦＴのしきい
値を下回る定電位”に接続する、ため、（ｂ）により、
ゲートバスラインの末端位置におけるＴＦＴオン電圧波
形の立ち下がりが急峻となり、同ラインの始端位置にお
ける立ち下がり時間に一致し又は近くなるから、フィー
ルドスルー電圧のバラツキが抑制される。

【００２１】なお、本発明の制御手段は、ｉ番目のゲー
トバスラインにつながるスイッチ要素のオンを、該ｉ番
目のゲートバスラインに印加されるＴＦＴオン電圧波形
の立ち下がりに同期して所定時間オンするもの（便宜的
に「ライン専用方式」と呼称する）であることが望まし
い。なお、ｉは１〜ｎであり、ｎは垂直ライン数であ
る。

【００２２】ライン専用方式にしない場合、ｉ番目のゲ
ートバスラインにつながるスイッチ要素が、すべてのＴ
ＦＴオン信号波形の立ち下がりに同期してオンするた
め、ｉ番目のＴＦＴオン電圧波形の立ち上がり部分がス
イッチ要素のオン期間だけカットされてしまい、ｉ番目
のＴＦＴオン電圧波形の幅が減少するからである。この
ことは、特に１画素あたりの書き込み時間がきわめて短
い高精細液晶パネルの場合、書き込み不足を生ずるとい
う不都合を招くことになる。ライン専用方式にすれば、
ｉ番目のスイッチ要素は１垂直走査期間中に１回しかオ
ンしないから、このような不都合を生じない。

【００２３】

【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１はライン専用方式を採用する本実
施例の液晶パネルの要部レイアウト模式図であり、２０
は液晶パネル、２１はゲートライン駆動回路、２２は制
御回路（制御手段）である。

【００２４】なお、以下の説明において、ｉは１〜ｎ、
ｊは１〜ｍであり、ｎは垂直ライン数、ｍは１ラインの
画素数である。例えば、ＸＧＡ規格（ｎ×ｍ＝７６８×
１０２４）の液晶パネルであれば、ｉは１〜７６８の範
囲、ｊは１〜１０２４の範囲になる。液晶パネル２０
は、ｍ本のデータバスライン２３_j（図ではそのうちの
ｍ番目のゲートバスライン２３_mを示している）と、ｎ
本のゲートバスライン２４_i（図ではそのうちのｎ−２
番目からｎ番目までの３本のゲートバスライン２
４_n-3、２４_n-1、２４_nを示している）とを交差状に
配列し、各交差点に、ＴＦＴ２５_(j,i)と画素電極２６
_(j,i)からなる画素２７_(j,i)を配置した点で従来例
（図４）と共通するが、有効表示領域外のいわゆるブラ
ックマトリクス部分に、次に述べる構成を備える点で相
違する。

【００２５】すなわち、ブラックマトリクス部分には、
ｎ個のスイッチ要素２８_i（図ではそのうちのｎ−２番
目からｎ番目までの３個のスイッチ要素２８_n-3、２８
_n-1、２８_nを示している）と、パネルの上下方向に敷
設された３本の配線（第１配線２９、第２配線３０、第
３配線３１）とが備えられており、各スイッチ要素２８
_iには、例えばＴＦＴが用いられ、ＴＦＴのドレイン−
ソース間を、同一添え字のゲートバスライン２４_iの末
端位置Ｐ_i（末端に近い位置でもよい）と第１配線２９
との間に接続し、且つ、ゲートを１ラインごとに第２配
線３０と第３配線３１に交互に接続している。

【００２６】第１配線２９には、画素２７_(j,i)のＴＦ
Ｔ２５_(j,i)のしきい値を下回る定電位Ｖ_OFFが与えら
れており、また、第２配線３０には、制御回路２２から
の第１制御信号Ｓ₁が与えられ、さらに、第３配線３１
には、同じく制御回路２２からの第２制御信号Ｓ₂が与
えられている。ここで、第１及び第２制御信号Ｓ₁、Ｓ
₂は、次の特徴を有する信号である。（１）第１制御信号Ｓ₁は奇数番目の水平走査期間に１
回発生し、第２制御信号Ｓ₂は偶数番目の水平走査期間
に１回発生する。但し、ｎが奇数の場合。ｎが偶数の場
合は水平走査期間の奇偶が入れ替わる。（２）第１及び第２制御信号Ｓ₁、Ｓ₂の電位レベル
は、通常は、スイッチ要素２８_iをオフさせるのに充分
な第１電位レベルにあるが、ゲートライン駆動回路２１
で発生するＴＦＴオン電圧波形の立ち下がりに同期し
て、その電位を第２の電位レベル（スイッチ要素２８_i
をオンさせるのに充分な電位レベル）に変化させ、且
つ、その第２電位レベルを所定時間（ＴＦＴオン電圧波
形の立ち下がりの最大遅れ時間程度）継続する。

【００２７】図２はゲートバスライン２４_iの末端位置
Ｐ_iにおけるＴＦＴオン電圧波形（便宜的にライン番号
と同じ番号を付してある）と、第１及び第２制御信号Ｓ
₁、Ｓ₂とのタイミング関係を示すチャートである。冒
頭に述べた理由により、ゲートバスライン２４_iの末端
位置Ｐ_iにおけるＴＦＴオン電圧波形２４_n-2（又は２
４_n）及び２４_n-1の立ち下がりが遅くなっているが、
本実施例では、第１及び第２制御信号Ｓ₁、Ｓ₂がＴＦ
Ｔオン電圧波形の立ち下がりに同期して第２の電位レベ
ルに変化し、これに応答して、各ゲートバスライン２４
_iにつながるスイッチ要素２８_iがオンするため、各ゲ
ートバスライン２４_iの電位がＴＦＴオン電圧波形の立
ち下がりと同時に定電位Ｖ_OFFに引き下げられるから、
同波形の立ち下がりを急峻にすることができる。その結
果、ゲートバスライン２４_iの始端位置（ゲートライン
駆動回路２１に近い位置）と末端位置Ｐ_iでの立ち下が
りの時間差を小さくすることができ、冒頭に述べたフィ
ールドスルー電圧のバラツキを抑えることができる。

【００２８】なお、本実施例では、ゲートバスライン２
４_iを奇数グループと偶数グループに分け、各グループ
ごとに制御信号（Ｓ₁、Ｓ₂）を発生しているが、これ
に限らない。例えば、画素への書き込み時間が比較的長
い液晶パネルに適用する場合には、第１の制御信号Ｓ₁
と第２の制御信号Ｓ₂とをまとめて第３の制御信号Ｓ ₃
とし、この第３の制御信号Ｓ₃をすべてのスイッチ要素
２８_iで共有化してもよい。

【００２９】図３において、第３の制御信号Ｓ₃は、水
平走査期間ごとに周期的に第２の電位レベルに変化して
いる。ここで、それぞれの第２の電位レベルの期間を符
号イ〜ヘで識別すると、期間イではｎ−６番目のＴＦＴ
オン信号２４_n-6の立ち下がりがカットされ、期間ロで
はｎ−５番目のＴＦＴオン信号２４_n-5の立ち下がりが
カットされ、期間ハではｎ−４番目のＴＦＴオン信号２
４_n-4の立ち下がりがカットされ、………、期間ヘでは
ｎ−１番目のＴＦＴオン信号２４_n-1の立ち下がりがカ
ットされるから、上述と同様な作用効果を得ることがで
きる。

【００３０】但し、この例では、ＴＦＴオン信号の立ち
上がり部分が不本意ながらカットされてしまうという欠
点がある。すなわち、期間イではｎ−５番目のＴＦＴオ
ン信号２４_n-5の立ち上がり部分がカットされ、期間ロ
ではｎ−４番目のＴＦＴオン信号２４_n-4の立ち上がり
部分がカットされ、期間ハではｎ−３番目のＴＦＴオン
信号２４_n-3の立ち上がり部分がカットされ、………、
期間ヘではｎ番目のＴＦＴオン信号２４_nの立ち上がり
部分がカットされてしまうため、画素への書き込み時間
がカット後の時間（Ｔα）以内に収まる場合にしか適用
できない。

【００３１】

【発明の効果】本発明によれば、フィールドスルー電圧
のバラツキを抑えることができ、より一層の画質改善を
図ることができるとともに、液晶の劣化防止をより完璧
に図ることができるという従来技術にない格別有利な効
果か得られる。

【図面の簡単な説明】

【図１】一実施例の要部レイアウト模式図である。

【図２】一実施例のＴＦＴオン電圧波形と制御信号のタ
イミングチャートである。

【図３】他の実施例のＴＦＴオン電圧波形と制御信号の
タイミングチャートである。

【図４】従来の液晶パネルの平面レイアウト概略図であ
る。

【図５】画素の詳細レイアウト図である。

【図６】付加容量方式の回路図である。

【図７】付加容量方式のモデル図である。

【図８】蓄積容量方式のモデル図である。

【図９】従来の液晶パネルの１ライン分の等価回路図で
ある。

【図１０】二つのＴＦＴオン信号Ｓａ、Ｓｂの波形比較
図である。

【図１１】ＴＦＴの各電極波形図である。

【符号の説明】

Ｐ_i：末端位置Ｖ_OFF：定電位２２：制御回路（制御手段）２３_j：データバスライン２４_i：ゲートバスライン２５_i：ＴＦＴ２６_i：画素電極２７_i：画素２８_i：スイッチ要素

Claims

【特許請求の範囲】

【請求項１】交差状に配列した多数のゲートバスライン
及び多数のデータバスライン、並びに、該ゲートバスラ
インとデータバスラインの各交差点に配置した画素を備
え、各画素は、ゲート電極を前記ゲートバスラインに接
続し、ドレイン電極を前記データバスラインに接続し、
且つ、ソース電極を画素電極に接続したＴＦＴを含む液
晶パネルにおいて、前記ゲートバスラインの末端位置又は末端に近い位置に
一端を接続するとともに、他端を前記ＴＦＴのしきい値
を下回る定電位に接続したスイッチ要素と、前記ゲートバスラインに印加されるＴＦＴオン電圧波形
の立ち下がりに同期して所定時間該スイッチ要素をオン
する制御手段と、を備えたことを特徴とする液晶パネ
ル。
【請求項２】前記制御手段は、ｉ番目のゲートバスライ
ンにつながるスイッチ要素のオンを、該ｉ番目のゲート
バスラインに印加されるＴＦＴオン電圧波形の立ち下が
りに同期して所定時間オンすることを特徴とする請求項
１記載の液晶パネル。