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JPH10335637A - ヘテロ接合電界効果トランジスタ - Google Patents

ヘテロ接合電界効果トランジスタ

Info

Publication number
JPH10335637A
JPH10335637A JP9142221A JP14222197A JPH10335637A JP H10335637 A JPH10335637 A JP H10335637A JP 9142221 A JP9142221 A JP 9142221A JP 14222197 A JP14222197 A JP 14222197A JP H10335637 A JPH10335637 A JP H10335637A
Authority
JP
Japan
Prior art keywords
layer
type
gan
undoped
contact layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9142221A
Other languages
English (en)
Inventor
Hiroharu Kawai
弘治 河合
Toshiharu Imanaga
俊治 今永
Toshimasa Kobayashi
俊雅 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP9142221A priority Critical patent/JPH10335637A/ja
Priority to US09/086,988 priority patent/US6064082A/en
Publication of JPH10335637A publication Critical patent/JPH10335637A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
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  • Ceramic Engineering (AREA)
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  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 ゲート耐圧を十分に高く維持しながら、ソー
ス抵抗の大幅な低減により高性能化が可能なヘテロ接合
電界効果トランジスタを提供する。 【解決手段】 Ｃ面サファイア基板１上に、バッファ層
を介して、アンドープＧａＮ層２、アンドープＡｌ0.3
Ｇａ0.7 Ｎ層３、アンドープＧａＮチャネル層４、アン
ドープＡｌ0.15Ｇａ0.85Ｎスペーサ層５、ｎ型Ａｌ0.15
Ｇａ0.85Ｎ電子供給層６、傾斜組成アンドープＡｌz Ｇ
ａ1-z Ｎ障壁層７およびｎ型Ａｌ0.06Ｇａ0.94Ｎコンタ
クト層８を順次積層し、ｎ型Ａｌ0.06Ｇａ0.94Ｎコンタ
クト層８上にゲート電極９、ソース電極１０およびドレ
イン電極１１を設け、ＡｌＧａＮ／ＧａＮ ＨＥＭＴを
構成する。傾斜組成アンドープＡｌz Ｇａ1-z Ｎ障壁層
７のＡｌ組成ｚはｎ型Ａｌ0.15Ｇａ0.85Ｎ電子供給層６
からｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層８に向かって
０．１５から０．０６まで連続的に減少させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ヘテロ接合電界
効果トランジスタに関し、特に、ＧａＮなどの窒化物系
ＩＩＩ−Ｖ族化合物半導体を用いたヘテロ接合電界効果
トランジスタに適用して好適なものである。
【０００２】
【従来の技術】ＧａＮを主成分とする窒化物系ＩＩＩ−
Ｖ族化合物半導体（以下「ＧａＮ系半導体」ともいう）
は直接遷移半導体であり、そのエネルギーギャップ（バ
ンドギャップ）Ｅg は１．９〜６．２ｅＶに亘り、可視
領域から紫外線領域におよぶ発光が可能な発光素子の実
現が理論上可能であるため、このＧａＮ系半導体を用い
た半導体発光素子の開発が活発に進められている。この
ＧａＮ系半導体はまた、電子走行素子の材料としても大
きな可能性を持っている。すなわち、ＧａＮの飽和電子
速度は約２×１０7 ｃｍ／ｓとＳｉ、ＧａＡｓまたはＳ
ｉＣに比べて大きく、また、破壊電界は５×１０6 Ｖ／
ｃｍとダイヤモンドに次ぐ大きさを持っている。このよ
うな理由により、ＧａＮ系半導体は高周波、大電力用半
導体素子の材料として大きな可能性を持つことが予想さ
れてきた。
【０００３】このＧａＮ系半導体を用いた電子走行素子
としては、高キャリア濃度のｐ型層が容易には得られな
いことからバイポーラトランジスタは作製されておら
ず、現在はもっぱら電界効果トランジスタ（ＦＥＴ）が
試作されている。このＧａＮ系半導体を用いたＦＥＴに
おいては、ＧａＡｓ系半導体を用いたＦＥＴと異なり、
三つの大きなハンディキャップがある。すなわち、第１
に、不純物のイオン注入や拡散による伝導層の形成が困
難であること、第２に、金属との合金化が生じにくいこ
と、第３に、エッチングの手法が反応性イオンエッチン
グ（ＲＩＥ）法またはその関連手段に限られており、高
精度なゲートリセス技術が開発されていないことであ
る。したがって、これまでは、これらの制約の下にＧａ
Ｎ系ＦＥＴの開発が行われてきた。
【０００４】図１１に従来のＡｌＧａＮ／ＧａＮヘテロ
接合ＦＥＴの一例を示す（Appl. Phys. Lett.65(9),112
1(1994))。図１１に示すように、このＡｌＧａＮ／Ｇａ
Ｎヘテロ接合ＦＥＴにおいては、サファイア基板１０１
上に電子走行層としてのｎ型ＧａＮ層チャネル１０２お
よびｎ型Ａｌ0.13Ｇａ0.87Ｎ電子供給層１０３が順次積
層されている。ｎ型ＧａＮチャネル層１０２の厚さは
０．６μｍ、ｎ型Ａｌ0.13Ｇａ0.87Ｎ電子供給層１０３
の厚さは２５ｎｍである。ｎ型Ａｌ0.13Ｇａ0.87Ｎ電子
供給層１０３は所定形状にパターニングされている。こ
こで、このパターニングは、ＲＩＥ法による無選択エッ
チングにより行われたものと考えられる。ｎ型Ａｌ0.13
Ｇａ0.87Ｎ電子供給層１０３上にゲート電極１０４が設
けられているとともに、このｎ型Ａｌ0.13Ｇａ0.87Ｎ電
子供給層１０３の両側壁にそれぞれ接触するようにソー
ス電極１０５およびドレイン電極１０６がｎ型ＧａＮチ
ャネル層１０２上に設けられている。ここで、ゲート電
極１０４はｎ型Ａｌ0.13Ｇａ0.87Ｎ電子供給層１０３と
ショットキー接触しており、ソース電極１０５およびド
レイン電極１０６はｎ型ＧａＮチャネル層１０２とオー
ミック接触している。このＡｌＧａＮ／ＧａＮヘテロ接
合ＦＥＴは、いわゆる高電子移動度トランジスタ（High
Electron Mobility Transistor,ＨＥＭＴ）と類似の構
造を有するが、電子走行層として真性ＧａＮ層ではなく
ｎ型ＧａＮチャネル層１０２を用いていることが通常の
ＨＥＭＴと異なる。
【０００５】しかしながら、この図１１に示す従来のＡ
ｌＧａＮ／ＧａＮヘテロ接合ＦＥＴにおいては、比較的
オーミック接触性の良好なｎ型ＧａＮチャネル層１０２
にソース電極１０５およびドレイン電極１０６を直接接
触させるためにｎ型Ａｌ0.13Ｇａ0.87Ｎ電子供給層１０
３を無選択エッチングによりパターニングする必要があ
るため、このｎ型ＧａＮチャネル層１０３の厚さを０．
６μｍもの厚さにしなければならず、これがＦＥＴその
ものの性能を落とす原因となっている。
【０００６】図１２は従来のＡｌＧａＮ／ＧａＮヘテロ
接合ＦＥＴの他の例を示す（Appl.Phys. Lett.69(6),79
4(1996)) 。図１２に示すように、このＡｌＧａＮ／Ｇ
ａＮヘテロ接合ＦＥＴにおいては、サファイア基板２０
１上に真性ＧａＮ層２０２、電子走行層としてのｎ型Ｇ
ａＮチャネル層２０３、アンドープＡｌ0.15Ｇａ0.85Ｎ
スペーサ層２０４およびｎ型Ａｌ0.15Ｇａ0.85Ｎ電子供
給層２０５が順次積層されている。各層の厚さは、真性
ＧａＮ層２０２は１μｍ、ｎ型ＧａＮチャネル層２０３
は０．１μｍ、アンドープＡｌ0.15Ｇａ0.85Ｎスペーサ
層２０４は３ｎｍ、ｎ型Ａｌ0.15Ｇａ0.85Ｎ電子供給層
２０５は３０ｎｍである。ｎ型Ａｌ0.15Ｇａ0.85Ｎ電子
供給層２０５上にゲート電極２０６、ソース電極２０７
およびドレイン電極２０８が設けられている。ここで、
ゲート電極２０６はｎ型Ａｌ0.15Ｇａ0.85Ｎ電子供給層
２０５とショットキー接触しており、ソース電極２０７
およびドレイン電極２０８はｎ型Ａｌ0.15Ｇａ0.85Ｎ電
子供給層２０５とオーミック接触している。
【０００７】しかしながら、この図１２に示す従来のＡ
ｌＧａＮ／ＧａＮヘテロ接合ＦＥＴにおいても、ｎ型Ｇ
ａＮチャネル層２０３の厚さを０．１μｍもの厚さにし
ているため、これがＦＥＴそのものの性能を落とす原因
となっている。
【０００８】図１３は、電子走行層の厚さの低減により
高性能化を図った従来のＡｌＧａＮ／ＧａＮ ＨＥＭＴ
の例を示す（Appl. Phys. Lett.68(20),2849(1996)）。
図１３に示すように、このＡｌＧａＮ／ＧａＮ ＨＥＭ
Ｔにおいては、サファイア基板３０１上にＡｌＮバッフ
ァ層３０２、アンドープＧａＮ層３０３、アンドープＡ
ｌ0.16Ｇａ0.84Ｎ層３０４、電子走行層としてのアンド
ープＧａＮチャネル層３０５、アンドープＡｌ0.16Ｇａ
0.84Ｎスペーサ層３０６、ｎ型Ａｌ0.16Ｇａ0.84Ｎ電子
供給層３０７、アンドープＡｌ0.16Ｇａ0.84Ｎ障壁層３
０８およびｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層３０９
が順次積層されている。各層の厚さは、アンドープＧａ
Ｎ層３０３は３〜５μｍ、アンドープＡｌ0.16Ｇａ0.84
Ｎ層３０４は２０ｎｍ、アンドープＧａＮチャネル層３
０５は７．５ｎｍ、アンドープＡｌ0.16Ｇａ0.84Ｎスペ
ーサ層３０６は５ｎｍ、ｎ型Ａｌ0.16Ｇａ0.84Ｎ電子供
給層３０７は２ｎｍ、アンドープＡｌ0.16Ｇａ0.84Ｎ障
壁層３０８は１３ｎｍ、ｎ型Ａｌ0.06Ｇａ0.94Ｎコンタ
クト層３０９は６ｎｍである。ｎ型0.06Ｇａ0.94Ｎコン
タクト層３０９上にゲート電極３１０、ソース電極３１
１およびドレイン電極３１２が設けられている。ここ
で、ゲート電極３１０はｎ型0.06Ｇａ0.94Ｎコンタクト
層３０９とショットキー接触しており、ソース電極３１
１およびドレイン電極３１２はｎ型Ａｌ0.06Ｇａ0.94Ｎ
コンタクト層３０９とオーミック接触している。ゲート
電極３１０はＴｉ／Ｐｄ／Ａｕ膜からなり、ソース電極
３１１およびドレイン電極３１２はＮｉ／ＡｕＳｉ／Ａ
ｇ／Ａｕ膜からなる。
【０００９】
【発明が解決しようとする課題】しかしながら、上述の
図１３に示す従来のＡｌＧａＮ／ＧａＮ ＨＥＭＴにお
いては、電子走行層としてのアンドープＧａＮチャネル
層３０５の厚さは７．５ｎｍと小さいものの、ソース電
極３１１およびドレイン電極３１２はｎ型Ａｌ0.06Ｇａ
0.94Ｎコンタクト層３０９上に設けられていることか
ら、良好なオーミック接触を得ることができない。この
ため、ソース抵抗が高く、ＡｌＧａＮ／ＧａＮ ＨＥＭ
Ｔ本来の性能を引き出すことができなかった。すなわ
ち、一般に、ＦＥＴの性能の指標の一つである相互コン
ダクタンスｇm は、ソース抵抗をＲs 、真性相互コンダ
クタンス（Ｒs ＝０のときの相互コンダクタンス）をｇ
miで表すと、ｇm ＝ｇmi／（１＋Ｒs ｇmi）となるが、
この式より、Ｒs が大きいと本来のｇmiに比べて小さな
ｇm しか得ることができず、大きな電流駆動能力を得る
ことができない。
【００１０】ソース電極３１１およびドレイン電極３１
２のオーミック接触性の向上のために、これらのソース
電極３１１およびドレイン電極３１２をｎ型Ａｌ0.06Ｇ
ａ0.94Ｎコンタクト層３０９と合金化することも考えら
れるが、ＡｌＧａＮは非常に固く、融点が高いため（Ａ
ｌＮの融点は３０００℃、ＧａＮの融点は１７００℃以
上である）、金属とほとんど固溶せず、したがって合金
化により低抵抗のオーミック接触を得ることは極めて困
難である。したがって、この発明の目的は、ゲート耐圧
を十分に高く維持しながら、ソース抵抗の大幅な低減に
より高性能化を図ることができるヘテロ接合電界効果ト
ランジスタを提供することにある。
【００１１】
【課題を解決するための手段】本発明者は、従来技術が
有する上述の課題を解決すべく、鋭意検討を行った。以
下にその概要を説明する。
【００１２】金属／半導体接触理論によれば、半導体の
電子濃度が十分に高ければ、合金化しないでも、半導体
に電極を低接触抵抗でオーミック接触させることが可能
である。そこで、この観点から図１３に示す従来のＡｌ
ＧａＮ／ＧａＮ ＨＥＭＴを検討すると、この場合、ソ
ース電極３１１およびドレイン電極３１２がコンタクト
しているｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層３０９
は、ゲート電極３１０がコンタクトしている層でもある
ため、その電子濃度はゲート電極３１０とこのｎ型Ａｌ
0.06Ｇａ0.94Ｎコンタクト層３０９との間に有効なショ
ットキー障壁が形成される範囲に制限されており、した
がってオーミック接触を得るには不十分な電子濃度であ
り、接触抵抗が高くなっている。
【００１３】ここで、図１２に示すＡｌＧａＮ／ＧａＮ
ヘテロ接合ＦＥＴおよび図１３に示すＡｌＧａＮ／Ｇａ
Ｎ ＨＥＭＴにおいて、ソース電極およびドレイン電極
のコンタクト層としてより高キャリア濃度のｎ++型Ｇａ
Ｎ層が採用されない第１の理由は、このｎ++型ＧａＮ層
を成長させた後、ゲート電極形成領域におけるｎ++型Ｇ
ａＮ層のみをその下のＡｌＧａＮ層を残したまま精度良
く除去する技術がないからである。第２の理由は、ソー
ス電極およびドレイン電極の合金化によってソース電極
を構成する金属が電子走行層まで達することができない
ので、たとえソース電極の接触抵抗が小さくても、電子
走行層との間にはＡｌＧａＮ障壁層が存在し、ソース抵
抗が大きくなってしまうからである。なお、図１１に示
すＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴにおいては、ソ
ース電極１０５およびドレイン電極１０６はｎ型ＧａＮ
チャネル層１０２にコンタクトしているが、このｎ型Ｇ
ａＮチャネル層１０２は高キャリア濃度ではないので、
これらのソース電極１０５およびドレイン電極１０６と
ｎ型ＧａＮチャネル層１０２との間には電子に対する障
壁が形成されている。
【００１４】図１４は、図１３に示すＡｌＧａＮ／Ｇａ
Ｎ ＨＥＭＴにおけるソース電極の直下のエネルギーバ
ンド図、特に伝導帯を示す。図１４において、ＥF はフ
ェルミ準位、Ｅc は伝導帯の下端のエネルギーを示す
（以下同様）。図１４に示すように、このＡｌＧａＮ／
ＧａＮ ＨＥＭＴにおいては、ソース電極３１１とアン
ドープＧａＮチャネル層３０５との間にはエネルギーギ
ャップＥg の大きなアンドープＡｌ0.16Ｇａ0.84Ｎ障壁
層３０８が存在し、このアンドープＡｌ0.16Ｇａ0.84Ｎ
障壁層３０８とｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層３
０９とのヘテロ界面に伝導帯のオフセットΔＥc が生じ
ている。このオフセットΔＥc による電子に対する障壁
の高さは０．１５ｅＶ程度あり、室温における熱エネル
ギー０．０２５ｅＶに対して大きく、ソース電極１１か
らアンドープＧａＮチャネル層３０５への電子の移動、
したがってアンドープＧａＮチャネル層３０５からソー
ス電極３１１に流れる電流の阻害要因となる。したがっ
て、この電子に対する障壁を除去することが重要であ
る。
【００１５】本発明者は、鋭意検討を行った結果、ｎ型
Ａｌ0.06Ｇａ0.94Ｎコンタクト層３０９とアンドープＡ
ｌ0.16Ｇａ0.84Ｎ障壁層３０８とのヘテロ界面における
伝導帯のオフセットΔＥc による電子に対する障壁をな
くすためには、アンドープＡｌ0.16Ｇａ0.84Ｎ障壁層３
０８の代わりに、ｎ型Ａｌ0.16Ｇａ0.84Ｎ電子供給層３
０７からｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層３０９に
向かってＡｌ組成ｚを０．１６から０．０６に連続的に
減少させた傾斜組成アンドープＡｌz Ｇａ1-zＮ層を用
いることが有効であることを見い出した。このときのソ
ース電極３１１の直下の伝導帯を図１に示す。図１に示
すように、この傾斜組成アンドープＡｌz Ｇａ1-z Ｎ層
とｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層３０９とのヘテ
ロ界面における伝導帯のオフセットΔＥc は０となって
いる。一方、このときのゲート電極３１０の直下の伝導
帯は図２に示すようになる。図２に示すように、ゲート
電極３１０を構成する金属の仕事関数が十分に大きく、
ｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層３０９のキャリア
濃度および厚さが大きくなければ、十分な高さのショッ
トキー障壁ｅφB が得られ、ゲートショットキー障壁と
して機能することがわかる。
【００１６】次に、ｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト
層３０９上に第２のコンタクト層として十分に高キャリ
ア濃度のｎ++型ＧａＮ層を積層し、その上にソース電極
３１１をコンタクトさせるとすると、そのときの伝導帯
は図３に示すようになり、ソース電極３１１の直下にお
ける電子に対する障壁の高さはさらに減少する。
【００１７】ここで、ソース電極とソース電極直下の電
子走行層との間に電圧が印加された場合に、図１３に示
すＡｌＧａＮ／ＧａＮ ＨＥＭＴと、このＡｌＧａＮ／
ＧａＮ ＨＥＭＴにおけるアンドープＡｌ0.16Ｇａ0.84
Ｎ障壁層３０８の代わりにアンドープ傾斜組成Ａｌz Ｇ
ａ1-z Ｎ層を用いたＡｌＧａＮ／ＧａＮ ＨＥＭＴとの
間で、どのような作用上の相違があるか考察する。ま
ず、図１３に示すＡｌＧａＮ／ＧａＮ ＨＥＭＴにおい
ては、図１４に示すように、ソース電極３１１の電子に
対する障壁ｅφT は、ＥF とアンドープＡｌ0.16Ｇａ
0.84Ｎスペーサ層３０６の伝導帯の下端の頂上との間の
エネルギー差である。ここで、電圧Ｖf がソース電極と
電子走行層との間に印加されたとき、全体の障壁ｅφT
は減少せず、これはショットキー逆バイアスと同じ状況
であり、ソース抵抗は高いことが予想される。これに対
し、アンドープＡｌ0.16Ｇａ0.84Ｎ障壁層３０８の代わ
りにアンドープ傾斜組成Ａｌz Ｇａ1-z Ｎ層を用いた図
１に示すＡｌＧａＮ／ＧａＮＨＥＭＴにおいては、印加
電圧Ｖf の上昇とともに電子に対する障壁ｅφT は減少
し、最終的にはソース電極３１１とｎ型Ａｌ0.06Ｇａ
0.94Ｎコンタクト層３０９との界面に存在する小さな障
壁だけとなる。この印加モードはあたかもショットキー
順方向バイアスと同じである。
【００１８】ｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層３０
９とソース電極３１１との間にさらにｎ++型ＧａＮ層が
介在していれば、ソース電極３１１とｎ型Ａｌ0.06Ｇａ
0.94Ｎコンタクト層３０９との界面に存在していた障壁
も実質的になくなり、完全なショットキー順バイアスモ
ードとなることがわかる。
【００１９】なお、このように高キャリア濃度のｎ++型
ＧａＮ層をソース電極部のみに存在させるためには、ゲ
ート電極３１０の形成部のｎ++型ＧａＮ層のみを選択的
にエッチングすることが必要であるが、このエッチング
には、本出願人が特願平９−６６５３６号において提案
したエッチング技術を用いることができる。このエッチ
ング技術によれば、ＨＣｌとＮ2 との混合ガスをエッチ
ングとして用い、６００〜８００℃の高温で熱化学的に
エッチングすることにより、ＧａＮのみエッチングし、
ＡｌＧａＮはエッチングされないようにすることができ
る。
【００２０】次に、図１３に示すＡｌＧａＮ／ＧａＮ
ＨＥＭＴにおいては、コンタクト層としてｎ型Ａｌ0.06
Ｇａ0.94Ｎコンタクト層２０９を用いているが、このコ
ンタクト層としてのｎ型ＡｌＧａＮ層のＡｌ組成はどの
程度の値とすることが可能か検討する。まず、ＡｌＧａ
Ｎの電子親和力はそのＡｌ組成の増加とともに小さくな
る。したがって、ＡｌＧａＮと金属との間のショットキ
ー障壁はそのＡｌ組成の増加とともに大きくなる。ここ
で、十分な高さのゲートショットキー障壁を得る観点か
らは、ＡｌＧａＮのＡｌ組成は大きい方がよい。すなわ
ち、図１２に示すＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴ
におけるようにＡｌ組成が０．１５と高いｎ型ＡｌＧａ
Ｎ層上にゲート電極を形成する方がよい。しかしなが
ら、このようにすると、結果的にソース電極の直下にお
ける障壁が高くなるので、ソース抵抗の低減の観点から
は好ましくない。実際問題としては、ゲート電極３１０
の主要材料としてＰｔを用いれば、ＧａＮにＰｔをコン
タクトさせたときのショットキー障壁が１．１ｅＶある
ので、ゲートショットキー障壁の必要条件は十分に満た
していると考えられる。そこで、ここでは、ソース抵抗
の低減に主眼を置き、Ａｌ組成を小さくするのが望まし
い。理論上は、ソース電極の直下における障壁の高さを
０．１５ｅＶ以下に抑えるためには、コンタクト層とし
てのｎ型ＡｌＧａＮ層のＡｌ組成は０．１以下とするこ
とが望ましい。さらに、このｎ型ＡｌＧａＮ層のＡｌ組
成が０、すなわちｎ型ＧａＮ層をコンタクト層として用
いることも、その厚さおよびキャリア濃度が大きくない
限り可能である。
【００２１】以上はＡｌＧａＮ／ＧａＮ ＨＥＭＴにつ
いてであるが、ＧａＮ系半導体と同様に、金属との合金
化が生じにくく、合金化により金属との良好なオーミッ
ク接触を得ることが困難な他の半導体を用いたＨＥＭＴ
についても同様なことが成立し得る。この発明は、本発
明者による以上の検討に基づいて案出されたものであ
る。
【００２２】すなわち、上記目的を達成するために、こ
の発明によるヘテロ接合電界効果トランジスタは、電子
走行層と、電子走行層上の電子供給層と、電子供給層上
の障壁層と、障壁層上のコンタクト層とを有するヘテロ
接合電界効果トランジスタにおいて、ソース電極の直下
における障壁層の伝導帯の下端のエネルギーが電子供給
層からコンタクト層に向かって連続的に減少しているこ
とを特徴とするものである。
【００２３】この発明において、ソース電極およびドレ
イン電極はコンタクト層上に設けられる。一方、ゲート
電極は本来コンタクト層上に設けられる必要はないが、
ソース電極およびドレイン電極とともにコンタクト層上
に設けてもよい。
【００２４】この発明においては、典型的には、障壁層
とコンタクト層との界面において障壁層の伝導帯の下端
のエネルギーがコンタクト層の伝導帯の下端のエネルギ
ーとほぼ同一である。このとき、ソース電極の直下にお
ける障壁層とコンタクト層との界面の伝導帯のオフセッ
トΔＥc はほぼ０となる。ここで、障壁層の伝導帯の下
端のエネルギーを電子供給層からコンタクト層に向かっ
て連続的に減少させるためには、具体的には、障壁層の
組成を電子供給層からコンタクト層に向かって連続的に
変化させる。また、この発明においては、典型的には、
ソース電極の直下における障壁層のエネルギーギャップ
が電子供給層からコンタクト層に向かって連続的に減少
している。なお、電子供給層のエネルギーギャップは、
通常、電子走行層のエネルギーギャップより大きい。
【００２５】この発明において、典型的には、障壁層は
アンドープであり、コンタクト層はｎ型である。
【００２６】この発明において、電子走行層、電子供給
層、障壁層、コンタクト層などは、典型的には、窒化物
系ＩＩＩ−Ｖ族化合物半導体からなる。この窒化物系Ｉ
ＩＩ−Ｖ族化合物半導体は、少なくともＧａおよびＮを
含み、場合により、さらにＡｌ、ＩｎおよびＢからなる
群より選ばれた一種以上のＩＩＩ族元素および／または
ＡｓおよびＰからなる群より選ばれた一種以上のＶ族元
素を含む。具体的には、例えば、電子走行層はＧａ1-x
Ｉｎx Ｎ（ただし、０≦ｘ≦１）からなり、電子供給層
はＡｌy Ｇａ1-y Ｎ（ただし、０≦ｙ≦１）からなり、
障壁層はＡｌzＧａ1-z Ｎからなり、コンタクト層はｎ
型Ａｌu Ｇａ1-u Ｎ（ただし、０≦ｕ≦０．１）または
ｎ型Ｇａ1-v Ｉｎv Ｎ（ただし、０≦ｖ≦１）からな
る。
【００２７】この場合、好適には、障壁層を構成するＡ
ｌz Ｇａ1-z ＮのＡｌ組成ｚは、電子供給層からコンタ
クト層に向かってｙからｕに連続的に減少させる。ま
た、障壁層を構成するＡｌz Ｇａ1-z ＮのＡｌ組成ｚ
は、好適には、障壁層とコンタクト層との界面において
０．１以下とする。
【００２８】上述のように構成されたこの発明によれ
ば、ソース電極の直下における障壁層の伝導帯の下端の
エネルギーが電子供給層からコンタクト層に向かって連
続的に減少していることにより、障壁層とコンタクト層
との界面における伝導帯のオフセットΔＥc を十分に小
さくすることができ、したがってこのオフセットΔＥc
による電子に対する障壁を十分に小さくすることができ
る。
【００２９】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
【００３０】図４は、この発明の第１の実施形態による
ＡｌＧａＮ／ＧａＮ ＨＥＭＴを示す。このＡｌＧａＮ
／ＧａＮ ＨＥＭＴにおけるソース電極直下の伝導帯お
よびゲート電極直下の伝導帯はそれぞれ図１および図２
に示すものと同様である。
【００３１】図４に示すように、この第１の実施形態に
よるＡｌＧａＮ／ＧａＮ ＨＥＭＴにおいては、Ｃ面サ
ファイア基板１上に、ＡｌＮまたはＧａＮからなる低温
成長によるバッファ層（図示せず）を介して、アンドー
プＧａＮ層２、アンドープＡｌ0.3 Ｇａ0.7 Ｎ層３、ア
ンドープＧａＮチャネル層４、アンドープＡｌ0.15Ｇａ
0.85Ｎスペーサ層５、ｎ型不純物として例えばＳｉがド
ープされたｎ型Ａｌ0.15Ｇａ0.85Ｎ電子供給層６、傾斜
組成アンドープＡｌz Ｇａ1-z Ｎ障壁層７およびｎ型不
純物として例えばＳｉがドープされたｎ型Ａｌ0.06Ｇａ
0.94Ｎコンタクト層８が順次積層されている。各層の厚
さの一例を挙げると、バッファ層は３０ｎｍ、アンドー
プＧａＮ層２は２μｍ、アンドープＡｌ0.3 Ｇａ0.7 Ｎ
層３は３０ｎｍ、アンドープＧａＮチャネル層４は１０
ｎｍ、アンドープＡｌ0.15Ｇａ0.85Ｎスペーサ層５は１
０ｎｍ、ｎ型Ａｌ0.15Ｇａ0.85Ｎ電子供給層６は１０ｎ
ｍ、傾斜組成アンドープＡｌz Ｇａ1-z Ｎ障壁層７は１
５ｎｍ、ｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層８は６ｎ
ｍである。ｎ型Ａｌ0.15Ｇａ0.85Ｎ電子供給層６および
ｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層８のキャリア濃度
は例えば２×１０19cm-3である。
【００３２】ｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層８上
にゲート電極９、ソース電極１０およびドレイン電極１
１が設けられている。ここで、ゲート電極９はｎ型Ａｌ
0.06Ｇａ0.94Ｎコンタクト層８とショットキー接触して
おり、ソース電極１０およびドレイン電極１１はｎ型Ａ
ｌ0.06Ｇａ0.94Ｎコンタクト層８とオーミック接触して
いる。
【００３３】ここで、傾斜組成アンドープＡｌz Ｇａ
1-z Ｎ障壁層７のＡｌ組成ｚは、この傾斜組成アンドー
プＡｌz Ｇａ1-z Ｎ障壁層７とｎ型Ａｌ0.15Ｇａ0.85Ｎ
電子供給層６との界面における０．１５から、この傾斜
組成アンドープＡｌz Ｇａ1-zＮ層７とｎ型Ａｌ0.06Ｇ
ａ0.94Ｎコンタクト層８との界面における０．０６まで
直線的に連続的に減少している。このとき、この傾斜組
成アンドープＡｌz Ｇａ1-z Ｎ障壁層７の伝導帯の下端
のエネルギーＥc は、ｎ型Ａｌ0.15Ｇａ0.85Ｎ電子供給
層６からｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層８に向か
って直線的に連続的に減少しており、この傾斜組成アン
ドープＡｌz Ｇａ1-z Ｎ障壁層７とｎ型Ａｌ0.06Ｇａ
0.94Ｎコンタクト層８とのヘテロ界面においてはこのｎ
型Ａｌ0.06Ｇａ0.94Ｎコンタクト層８の伝導帯の下端の
エネルギーＥc と等しくなっている。このため、傾斜組
成アンドープＡｌz Ｇａ1-z Ｎ障壁層７とｎ型Ａｌ0.06
Ｇａ0.94Ｎコンタクト層８とのヘテロ界面においては伝
導帯のオフセットΔＥc が存在せず、したがってこのオ
フセットΔＥc による電子に対する障壁は存在しない。
そして、この場合には、ソース電極１０の直下において
は、このソース電極１０とｎ型Ａｌ0.06Ｇａ0.94Ｎコン
タクト層８との界面に理論上存在する約０．１ｅＶ以下
の高さの小さなノッチ状の障壁しか現れない。このと
き、このソース電極１０の直下においては、電子の流れ
はダイオードに順方向バイアスを印加した場合と等価で
あるので、約０．１ｅＶ以下の高さの小さな障壁による
抵抗を除けば抵抗は非常に低くなる。一方、図２に示す
ように、ゲート電極１０の直下の伝導帯には、十分に高
いショットキー障壁ｅφB が形成されている。
【００３４】次に、上述のように構成されたこの第１の
実施形態によるＡｌＧａＮ／ＧａＮＨＥＭＴの製造方法
について説明する。
【００３５】すなわち、図４に示すように、まず、例え
ば、有機金属化学気相成長（ＭＯＣＶＤ）装置の反応管
内で、Ｃ面サファイア基板１を水素（Ｈ2 ）雰囲気中に
おいて例えば１０５０℃に加熱することにより表面をク
リーニングした後、基板温度を例えば５３０℃に下げ、
この温度でＡｌＮまたはＧａＮからなるバッファ層（図
示せず）を成長させる。次に、アンモニア（ＮＨ3 ）ガ
スを流しながら基板温度を例えば１０００℃に上昇させ
て保持し、バッファ層上に、アンドープＧａＮ層２、ア
ンドープＡｌ0.3 Ｇａ0.7 Ｎ層３、アンドープＧａＮチ
ャネル層４、アンドープＡｌ0.15Ｇａ0.85Ｎスペーサ層
５、ｎ型Ａｌ0.15Ｇａ0.85Ｎ電子供給層６、傾斜組成ア
ンドープＡｌz Ｇａ1-z Ｎ障壁層７およびｎ型Ａｌ0.06
Ｇａ0.94Ｎコンタクト層８を順次成長させる。これらの
ＧａＮ系半導体層の成長の際の原料ガスとしては、例え
ば、Ｇａ原料としてトリメチルガリウム（ＴＭＧ）、Ａ
ｌ原料としてトリメチルアルミニウム（ＴＭＡ）、Ｎ原
料としてＮＨ3 、ｎ型不純物であるＳｉのドーパントと
してシラン（ＳｉＨ4 ）を用いる。キャリアガスとして
は例えばＨ2 を用いる。ここで、傾斜組成アンドープＡ
ｌz Ｇａ1-z Ｎ障壁層７の成長の際には、Ｇａ原料の供
給量に対するＡｌ原料の供給量の比を徐々に減少させな
がら成長を行う。
【００３６】次に、リソグラフィーによりｎ型Ａｌ0.06
Ｇａ0.94Ｎコンタクト層８上に所定形状のレジストパタ
ーン（図示せず）を形成した後、このレジストパターン
をマスクとして例えばＲＩＥ法によりアンドープＧａＮ
層２の深さ方向の途中まで、例えば０．１μｍの深さま
でエッチングすることにより、アンドープＧａＮ層２の
上層部、アンドープＡｌ0.3 Ｇａ0.7 Ｎ層３、アンドー
プＧａＮチャネル層４、アンドープＡｌ0.15Ｇａ0.85Ｎ
スペーサ層５、ｎ型Ａｌ0.15Ｇａ0.85Ｎ電子供給層６、
アンドープ傾斜組成Ａｌz Ｇａ1-z Ｎ障壁層７およびｎ
型Ａｌ0.06Ｇａ0.94Ｎコンタクト層８をメサ型にパター
ニングし、素子分離を行う。
【００３７】次に、リソグラフィーによりｎ型Ａｌ0.06
Ｇａ0.94Ｎコンタクト層８上にソース電極およびドレイ
ン電極形成用の所定形状のレジストパターン（図示せ
ず）を形成した後、例えば真空蒸着法により全面に例え
ばＴｉ／Ａｌ／Ａｕ膜（図示せず）を形成する。この
後、リフトオフ法により、レジストパターンをその上に
形成されたＴｉ／Ａｌ／Ａｕ膜とともに除去する。これ
によって、ｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層８上に
ソース電極１０およびドレイン電極１１が形成される。
この後、ソース電極１０およびドレイン電極１１の接触
抵抗を低くするために、例えば、Ｎ2 雰囲気、８５０
℃、５分間の条件で熱処理を行う。
【００３８】次に、リソグラフィーによりｎ型Ａｌ0.06
Ｇａ0.94Ｎコンタクト層８上にゲート電極形成用の所定
形状のレジストパターン（図示せず）を形成した後、例
えば真空蒸着法により全面に例えばＴｉ／Ｐｔ／Ａｕ膜
を形成する。次に、リフトオフ法により、レジストパタ
ーンをその上に形成されたＴｉ／Ｐｔ／Ａｕ膜とともに
除去する。これによって、ｎ型Ａｌ0.06Ｇａ0.94Ｎコン
タクト層８上にこのｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト
層８とショットキー接触したゲート電極９が形成され
る。
【００３９】以上により、図４に示すように、目的とす
るＡｌＧａＮ／ＧａＮ ＨＥＭＴが製造される。
【００４０】以上のように、この第１の実施形態によれ
ば、ｎ型Ａｌ0.15Ｇａ0.85Ｎ電子供給層６とｎ型Ａｌ
0.06Ｇａ0.94Ｎコンタクト層８との間に設けられる障壁
層が、ｎ型Ａｌ0.06Ｇａ0.94Ｎ電子供給層８からｎ型Ａ
ｌ0.06Ｇａ0.94Ｎコンタクト層８に向かってＡｌ組成ｚ
が０．１５から０．０６まで連続的に減少している傾斜
組成アンドープＡｌz Ｇａ1-z Ｎ障壁層７であるので、
この傾斜組成アンドープＡｌz Ｇａ1-z Ｎ障壁層７の伝
導帯の下端のエネルギーはｎ型Ａｌ0.06Ｇａ0.94Ｎ電子
供給層８からｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層８に
向かって直線的に連続的に減少し、この傾斜組成アンド
ープＡｌz Ｇａ1-z Ｎ障壁層７とｎ型Ａｌ 0.06Ｇａ0.94
Ｎコンタクト層８とのヘテロ界面ではこのｎ型Ａｌ0.06
Ｇａ0.94Ｎコンタクト層８の下端のエネルギーと一致し
ている。このため、この傾斜組成アンドープＡｌz Ｇａ
1-z Ｎ障壁層７とｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層
８とのヘテロ界面には伝導帯のオフセットΔＥc がな
く、したがってこのオフセットΔＥc による電子に対す
る障壁は存在せず、わずかにソース電極１０とｎ型Ａｌ
0.06Ｇａ0.94Ｎコンタクト層８との界面に小さな障壁が
存在するのみである。このため、ソース電極１０からア
ンドープＧａＮチャネル層４への電子の移動、したがっ
てアンドープＧａＮチャネル層４からソース電極１０に
流れる電流の阻害要因がなくなり、ソース抵抗の大幅な
低減を図ることができる。これによって、ＡｌＧａＮ／
ＧａＮ ＨＥＭＴ本来の性能を引き出すことができ、従
来に比べて相互コンダクタンスｇm を大幅に増加させ、
大きな電流駆動能力を得ることができる。また、このと
き、ゲート電極９とｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト
層８との間には十分な高さのショットキー障壁が形成さ
れていることにより、ゲート耐圧も十分に確保すること
ができる。
【００４１】以上により、ゲート耐圧を十分に高く維持
しながら、ソース抵抗の大幅な低減を図ることができ、
さらにアンドープＧａＮチャネル層４の厚さを１０ｎｍ
と十分に小さくしていることにより、高出力の高性能Ａ
ｌＧａＮ／ＧａＮ ＨＥＭＴを実現することができる。
【００４２】また、このＡｌＧａＮ／ＧａＮ ＨＥＭＴ
は、基本的には従来の技術を用いて容易に製造すること
ができ、低コストで製造することができる。
【００４３】次に、この発明の第２の実施形態によるＡ
ｌＧａＮ／ＧａＮ ＨＥＭＴについて説明する。図５は
この第２の実施形態によるＡｌＧａＮ／ＧａＮ ＨＥＭ
Ｔを示す。
【００４４】図５に示すように、この第２の実施形態に
よるＡｌＧａＮ／ＧａＮ ＨＥＭＴにおいては、ソース
電極およびドレイン電極部におけるｎ型Ａｌ0.06Ｇａ
0.94Ｎコンタクト層８上にｎ++型ＧａＮコンタクト層１
２が積層され、このｎ++型ＧａＮコンタクト層１２上に
ソース電極１０およびドレイン電極１１が設けられてい
る。このｎ++型ＧａＮコンタクト層１２の厚さは例えば
０．２μｍ、キャリア濃度は例えば２×１０19ｃｍ-3で
ある。また、ゲート電極９とソース電極１０およびドレ
イン電極１１との間の部分の表面は例えばＳｉＯ2 膜１
３により覆われている。その他の構成は第１の実施形態
と同様であるので、説明を省略する。
【００４５】次に、上述のように構成されたこの第２の
実施形態によるＡｌＧａＮ／ＧａＮＨＥＭＴの製造方法
について説明する。
【００４６】すなわち、まず、第１の実施形態と同様に
して、Ｃ面サファイア基板１上に、ＭＯＣＶＤ法によ
り、ＡｌＮまたはＧａＮからなるバッファ層（図示せ
ず）、アンドープＧａＮ層２、アンドープＡｌ0.3 Ｇａ
0.7 Ｎ層３、アンドープＧａＮチャネル層４、アンドー
プＡｌ0.15Ｇａ0.85Ｎスペーサ層５、ｎ型Ａｌ0.15Ｇａ
0.85Ｎ電子供給層６、傾斜組成アンドープＡｌz Ｇａ
1-z Ｎ障壁層７、ｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層
８およびｎ++型ＧａＮコンタクト層１２を順次成長させ
た後、これらの層をメサ型にパターニングして素子分離
を行う。
【００４７】次に、ソース電極およびドレイン電極形成
部におけるｎ++型ＧａＮコンタクト層１２の表面を例え
ばＳｉＯ2 膜（図示せず）でマスクし、例えばＨＣｌと
Ｎ2との混合ガスからなり、ＨＣｌを１０％含むエッチ
ングガスを用いて、７００℃で３５分間、熱化学エッチ
ングを行う。この熱化学エッチングにおいては、ｎ++型
ＧａＮコンタクト層１２は３０分間のエッチングで約
０．３μｍエッチングされるが、ｎ型Ａｌ0.06Ｇａ0.94
Ｎコンタクト層８はＡｌ組成が０．０６と少なくても全
くエッチングされない。したがって、この熱化学エッチ
ングにより、ゲート電極形成部におけるｎ++型ＧａＮコ
ンタクト層１２は完全に除去されるが、ｎ型Ａｌ0.06Ｇ
ａ0.94Ｎコンタクト層８は全くエッチングされず完全に
残される。
【００４８】次に、例えばＣＶＤ法により全面にＳｉＯ
2 膜１３を形成した後、このＳｉＯ 2 膜１３上にリソグ
ラフィーによりソース電極およびドレイン電極形成用の
所定形状のレジストパターン（図示せず）を形成し、こ
のレジストパターンをマスクとしてＳｉＯ2 膜１３をエ
ッチングし、ソース電極およびドレイン電極形成部にお
けるｎ++型ＧａＮコンタクト層１２の表面を露出させ
る。次に、例えば真空蒸着法により全面に例えばＴｉ／
Ａｌ／Ａｕ膜（図示せず）を形成する。この後、リフト
オフ法により、レジストパターンをその上に形成された
Ｔｉ／Ａｌ／Ａｕ膜とともに除去する。これによって、
ｎ++型ＧａＮコンタクト層１２上にソース電極１０およ
びドレイン電極１１が形成される。この後、ソース電極
１０およびドレイン電極１１の接触抵抗を低くするため
に、例えば、Ｎ2 雰囲気、８５０℃、５分の条件で熱処
理を行う。
【００４９】次に、ＳｉＯ2 膜１３上にリソグラフィー
によりゲート電極形成用の所定形状のレジストパターン
（図示せず）を形成し、このレジストパターンをマスク
としてＳｉＯ2 膜１３をエッチングし、ゲート電極形成
部におけるｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層８の表
面を露出させる。次に、例えば真空蒸着法により全面に
例えばＴｉ／Ｐｔ／Ａｕ膜（図示せず）を形成する。こ
の後、リフトオフ法により、レジストパターンをその上
に形成されたＴｉ／Ｐｔ／Ａｕ膜とともに除去する。こ
れによって、ｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層８上
にゲート電極９が形成される。
【００５０】以上により、図５に示すように、目的とす
るＡｌＧａＮ／ＧａＮ ＨＥＭＴが製造される。
【００５１】以上のように、この第２の実施形態によれ
ば、ソース電極およびドレイン電極部におけるｎ型Ａｌ
0.06Ｇａ0.94Ｎコンタクト層８上にのみｎ++型ＧａＮコ
ンタクト層１２が積層され、このｎ++型ＧａＮコンタク
ト層１２上にソース電極１０およびドレイン電極１１が
設けられていることにより、ソース電極１０の直下にお
ける電子に対する障壁をより小さくすることができる。
これによって、ソース抵抗のさらなる低減を図ることが
でき、ＡｌＧａＮ／ＧａＮ ＨＥＭＴの一層の高性能化
を図ることができる。
【００５２】次に、この発明の第３の実施形態によるＡ
ｌＧａＮ／ＧａＮ ＨＥＭＴについて説明する。図６は
この第３の実施形態によるＡｌＧａＮ／ＧａＮ ＨＥＭ
Ｔを示す。
【００５３】図６に示すように、この第３の実施形態に
よるＡｌＧａＮ／ＧａＮ ＨＥＭＴにおいては、第２の
実施形態によるＡｌＧａＮ／ＧａＮ ＨＥＭＴと同様
に、Ｃ面サファイア基板１上に、ＡｌＮまたはＧａＮか
らなる低温成長によるバッファ層（図示せず）を介し
て、アンドープＧａＮ層２、アンドープＡｌ0.3 Ｇａ
0.7Ｎ層３、アンドープＧａＮチャネル層４、アンドー
プＡｌ0.15Ｇａ0.85Ｎスペーサ層５、ｎ型Ａｌ0.15Ｇａ
0.85Ｎ電子供給層６、傾斜組成アンドープＡｌz Ｇａ
1-z Ｎ障壁層７およびｎ型Ａｌ0.06Ｇａ0.94Ｎコンタク
ト層８が順次積層されているとともに、ソース電極およ
びドレイン電極部におけるｎ型Ａｌ0.06Ｇａ0.94Ｎコン
タクト層８上にｎ++型ＧａＮコンタクト層１２が積層さ
れている。これらの層の厚さやキャリア濃度は、第１の
実施形態および第２の実施形態で述べたと同様である。
【００５４】ｎ++型ＧａＮコンタクト層１２上にはＳｉ
Ｏ2 膜１４が設けられている。このＳｉＯ2 膜１４の厚
さは例えば０．４μｍである。このＳｉＯ2 膜１４には
開口１４ａ、１４ｂが設けられ、これらの開口１４ａ、
１４ｂを通じてｎ++型ＧａＮコンタクト層１２上にソー
ス電極１０およびドレイン電極１１が設けられている。
また、ｎ++型ＧａＮコンタクト層１２およびＳｉＯ2 膜
１４の内側の側壁には例えばＳｉＯ2 からなるサイドウ
ォールスペーサ１５が設けられている。このサイドウォ
ールスペーサ１５はまた、メサ型にパターニングされ
た、アンドープＧａＮ層２の上部、アンドープＡｌ0.3
Ｇａ0.7 Ｎ層３、アンドープＧａＮチャネル層４、アン
ドープＡｌ0.15Ｇａ0.85Ｎスペーサ層５、ｎ型Ａｌ0.15
Ｇａ0.85Ｎ電子供給層６、傾斜組成アンドープＡｌz Ｇ
ａ1-z Ｎ障壁層７、ｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト
層８およびｎ++型ＧａＮコンタクト層１２の外側の側壁
にも設けられている。
【００５５】この場合、ゲート電極９は、ｎ++型ＧａＮ
コンタクト層１２およびＳｉＯ2 膜１４の内側の側壁に
設けられたサイドウォールスペーサ１５の間の部分にお
けるｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層８上にこのサ
イドウォールスペーサ１５に対して自己整合的に設けら
れている。
【００５６】次に、上述のように構成されたこの第３の
実施形態によるＡｌＧａＮ／ＧａＮＨＥＭＴの製造方法
について説明する。
【００５７】すなわち、まず、図７に示すように、第１
の実施形態と同様にして、Ｃ面サファイア基板１上に、
ＭＯＣＶＤ法により、ＡｌＮまたはＧａＮからなるバッ
ファ層（図示せず）、アンドープＧａＮ層２、アンドー
プＡｌ0.3 Ｇａ0.7 Ｎ層３、アンドープＧａＮチャネル
層４、アンドープＡｌ0.15Ｇａ0.85Ｎスペーサ層５、ｎ
型Ａｌ0.15Ｇａ0.85Ｎ電子供給層６、傾斜組成アンドー
プＡｌz Ｇａ1-z Ｎ障壁層７、ｎ型Ａｌ0.06Ｇａ0.94Ｎ
コンタクト層８およびｎ++型ＧａＮコンタクト層１２を
順次成長させる。
【００５８】次に、図８に示すように、例えばＣＶＤ法
によりｎ++型ＧａＮコンタクト層１２の全面に例えば厚
さが０．４μｍのＳｉＯ2 膜１４を形成した後、このＳ
ｉＯ2 膜１４をリソグラフィーおよびエッチングにより
所定形状にパターニングする。このＳｉＯ2 膜１４のエ
ッチングには、例えば、フッ酸系エッチング液を用いた
ウエットエッチングまたはフッ素系エッチングガスを用
いたＲＩＥ法を用いる。
【００５９】次に、ＳｉＯ2 膜１４をマスクとして、例
えばＲＩＥ法により、アンドープＡｌ0.3 Ｇａ0.7 Ｎ層
３に達するまでエッチングする。
【００６０】次に、図９に示すように、リソグラフィー
によりソース電極およびドレイン電極形成用の所定形状
のレジストパターン（図示せず）を形成した後、このレ
ジストパターンをマスクとしてＳｉＯ2 膜１４をエッチ
ングすることにより開口１４ａ、１４ｂを形成する。次
に、例えば真空蒸着法により全面に例えばＴｉ／Ａｌ／
Ａｕ膜（図示せず）を形成する。次に、リフトオフ法に
より、このレジストパターンをその上に形成されたＴｉ
／Ａｌ／Ａｕ膜とともに除去する。これによって、開口
１４ａ、１４ｂの部分におけるｎ++型ＧａＮコンタクト
層１２上にそれぞれソース電極１０およびドレイン電極
１１が形成される。この後、ソース電極１０およびドレ
イン電極１１の接触抵抗を低くするために、例えば、Ｎ
2 雰囲気、８５０℃、５分間の条件で熱処理を行う。
【００６１】次に、図１０に示すように、リソグラフィ
ーおよびエッチングにより、ゲート電極形成領域のＳｉ
Ｏ2 膜１４を除去した後、ＨＣｌとＮ2 との混合ガスか
らなり、ＨＣＩを１０％含むエッチングガスを用いて、
７００℃で３５分間、熱化学エッチングを行う。この熱
化学エッチングにより、ゲート電極形成部におけるｎ++
型ＧａＮコンタクト層１２は完全に除去されるが、ｎ型
Ａｌ0.06Ｇａ0.94Ｎコンタクト層８は全くエッチングさ
れず完全に残される。
【００６２】次に、例えばＣＶＤ法により全面に例えば
厚さが０．３μｍのＳｉＯ2 膜を形成した後、ＲＩＥ法
によりエッチバックする。これによって、ゲート電極形
成領域におけるｎ++型ＧａＮコンタクト層１２およびＳ
ｉＯ2 膜１４の側壁にＳｉＯ2 からなるサイドウォール
スペーサ１５が形成される。
【００６３】次に、リソグラフィーによりゲート電極形
成用の所定形状のレジストパターン（図示せず）を形成
した後、例えば真空蒸着法により全面に例えばＴｉ／Ａ
ｕ膜を形成する。次に、リフトオフ法により、レジスト
パターンをその上に形成されたＴｉ／Ａｕ膜とともに除
去する。これによって、図６に示すように、ｎ型Ａｌ
0.06Ｇａ0.94Ｎコンタクト層８とショットキー接触した
ゲート電極９が形成される。
【００６４】以上により、図６に示すように、目的とす
るＡｌＧａＮ／ＧａＮ ＨＥＭＴが製造される。
【００６５】この第３の実施形態によれば、第１の実施
形態および第２の実施形態と同様な利点を得ることがで
きほか、次のような利点を得ることもできる。すなわ
ち、ｎ++型ＧａＮコンタクト層１２およびＳｉＯ2 膜１
４の内側の側壁に設けられたサイドウォールスペーサ１
５の間の部分におけるｎ型Ａｌ0.06Ｇａ0.94Ｎコンタク
ト層８上にゲート電極９を形成しているので、ゲート電
極９とソース電極１０との間の短縮を図ることができる
ことにより全ソース抵抗の低減を図ることができるとと
もに、エッチングによる加工限界よりもサイドウォール
スペーサ１５の厚さの２倍小さい寸法にまでゲート長を
短縮することができる。一方、このゲート電極９の上部
の寸法は十分に大きくすることができるので、ゲート抵
抗の大幅な低減を図ることができる。これによって、極
めて高性能のリセスゲート構造のＡｌＧａＮ／ＧａＮ
ＨＥＭＴを実現することができる。
【００６６】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００６７】例えば、上述の第１、第２および第３の実
施形態において挙げた数値、構造、材料、原料、成長法
などはあくまでも例に過ぎず、必要に応じてこれらと異
なる数値、構造、材料、原料、成長法などを用いてもよ
い。
【００６８】すなわち、例えば、上述の第２の実施形態
においては、ソース電極１０およびドレイン電極１１は
十分に高キャリア濃度のｎ++型ＧａＮコンタクト層１２
上に設けられており、また、ｎ型Ａｌ0.06Ｇａ0.94Ｎコ
ンタクト層８はゲート電極９にとっては本来不要なもの
であるため、ｎ型Ａｌ0.06Ｇａ0.94Ｎコンタクト層８を
省略してもよい。
【００６９】
【発明の効果】以上説明したように、この発明によるヘ
テロ接合電界効果トランジスタによれば、ソース電極の
直下における障壁層の伝導帯の下端のエネルギーが電子
供給層からコンタクト層に向かって連続的に減少してい
ることにより、ゲート耐圧を十分に高く維持しながら、
ソース抵抗の大幅な低減により高性能化を図ることがで
きる。
【図面の簡単な説明】
【図１】この発明の原理を説明するためのエネルギーバ
ンド図である。
【図２】この発明の原理を説明するためのエネルギーバ
ンド図である。
【図３】この発明の原理を説明するためのエネルギーバ
ンド図である。
【図４】この発明の第１の実施形態によるＡｌＧａＮ／
ＧａＮ ＨＥＭＴを示す断面図である。
【図５】この発明の第２の実施形態によるＡｌＧａＮ／
ＧａＮ ＨＥＭＴを示す断面図である。
【図６】この発明の第３の実施形態によるＡｌＧａＮ／
ＧａＮ ＨＥＭＴを示す断面図である。
【図７】この発明の第３の実施形態によるＡｌＧａＮ／
ＧａＮ ＨＥＭＴの製造方法を説明するための断面図で
ある。
【図８】この発明の第３の実施形態によるＡｌＧａＮ／
ＧａＮ ＨＥＭＴの製造方法を説明するための断面図で
ある。
【図９】この発明の第３の実施形態によるＡｌＧａＮ／
ＧａＮ ＨＥＭＴの製造方法を説明するための断面図で
ある。
【図１０】この発明の第３の実施形態によるＡｌＧａＮ
／ＧａＮ ＨＥＭＴの製造方法を説明するための断面図
である。
【図１１】従来のＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴ
の一例を示す断面図である。
【図１２】従来のＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴ
の他の例を示す断面図である。
【図１３】従来のＡｌＧａＮ／ＧａＮ ＨＥＭＴを示す
断面図である。
【図１４】図１３に示すＡｌＧａＮ／ＧａＮ ＨＥＭＴ
におけるソース電極直下のエネルギーバンド図である。
【符号の説明】
１・・・Ｃ面サファイア基板、２・・・アンドープＧａ
Ｎ層、３・・・アンドープＡｌ0.3 Ｇａ0.7 Ｎ層、４・
・・アンドープＧａＮチャネル層、５・・・アンドープ
Ａｌ0.15Ｇａ0.85Ｎスペーサ層、６・・・ｎ型Ａｌ0.15
Ｇａ0.85Ｎ電子供給層、７・・・傾斜組成アンドープＡ
ｌz Ｇａ1-z Ｎ障壁層、８・・・ｎ型Ａｌ0.06Ｇａ0.94
Ｎコンタクト層、９・・・ゲート電極、１０・・・ソー
ス電極、１１・・・ドレイン電極、１２・・・ｎ++型Ｇ
ａＮコンタクト層

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 電子走行層と、 上記電子走行層上の電子供給層と、 上記電子供給層上の障壁層と、 上記障壁層上のコンタクト層とを有するヘテロ接合電界
    効果トランジスタにおいて、 ソース電極の直下における上記障壁層の伝導帯の下端の
    エネルギーが上記電子供給層から上記コンタクト層に向
    かって連続的に減少していることを特徴とするヘテロ接
    合電界効果トランジスタ。
  2. 【請求項２】 上記障壁層と上記コンタクト層との界面
    において上記障壁層の伝導帯の下端のエネルギーが上記
    コンタクト層の伝導帯の下端のエネルギーとほぼ同一で
    あることを特徴とする請求項１記載のヘテロ接合電界効
    果トランジスタ。
  3. 【請求項３】 ソース電極の直下における上記障壁層の
    エネルギーギャップが上記電子供給層から上記コンタク
    ト層に向かって連続的に減少していることを特徴とする
    請求項１記載のヘテロ接合電界効果トランジスタ。
  4. 【請求項４】 上記障壁層の組成が上記電子供給層から
    上記コンタクト層に向かって連続的に変化していること
    により上記障壁層の伝導帯の下端のエネルギーが上記電
    子供給層から上記コンタクト層に向かって連続的に減少
    していることを特徴とする請求項１記載のヘテロ接合電
    界効果トランジスタ。
  5. 【請求項５】 上記障壁層はアンドープであることを特
    徴とする請求項１記載のヘテロ接合電界効果トランジス
    タ。
  6. 【請求項６】 上記コンタクト層はｎ型であることを特
    徴とする請求項１記載のヘテロ接合電界効果トランジス
    タ。
  7. 【請求項７】 上記電子走行層はＧａ1-x Ｉｎx Ｎ（た
    だし、０≦ｘ≦１）からなり、上記電子供給層はＡｌy
    Ｇａ1-y Ｎ（ただし、０≦ｙ≦１）からなり、上記障壁
    層はＡｌz Ｇａ1-z Ｎからなり、上記コンタクト層はｎ
    型Ａｌu Ｇａ 1-u Ｎ（ただし、０≦ｕ≦０．１）または
    ｎ型Ｇａ1-v Ｉｎv Ｎ（ただし、０≦ｖ≦１）からなる
    ことを特徴とする請求項１記載のヘテロ接合電界効果ト
    ランジスタ。
  8. 【請求項８】 上記障壁層を構成する上記Ａｌz Ｇａ
    1-z ＮのＡｌ組成ｚは上記電子供給層から上記コンタク
    ト層に向かってｙからｕに連続的に減少していることを
    特徴とする請求項７記載のヘテロ接合電界効果トランジ
    スタ。
  9. 【請求項９】 上記障壁層を構成する上記Ａｌz Ｇａ
    1-z ＮのＡｌ組成ｚは上記障壁層と上記コンタクト層と
    の界面において０．１以下であることを特徴とする請求
    項７記載のヘテロ接合電界効果トランジスタ。
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Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277724A (ja) * 1999-03-26 2000-10-06 Nagoya Kogyo Univ 電界効果トランジスタとそれを備えた半導体装置及びその製造方法
WO2000065663A1 (fr) * 1999-04-26 2000-11-02 Kansai Research Institute Transistor a heterostructure a effet de champ
US6465814B2 (en) 2000-06-29 2002-10-15 Nec Corporation Semiconductor device
JP2002359256A (ja) * 2001-05-31 2002-12-13 Fujitsu Ltd 電界効果型化合物半導体装置
JP2003151996A (ja) * 2001-09-03 2003-05-23 Nichia Chem Ind Ltd ２次元電子ガスを用いた電子デバイス
JP2005183551A (ja) * 2003-12-17 2005-07-07 Nec Corp 半導体装置、電界効果トランジスタおよび電界効果トランジスタの製造方法
JP2005191449A (ja) * 2003-12-26 2005-07-14 Matsushita Electric Ind Co Ltd 電界効果トランジスタ
JP2005277047A (ja) * 2004-03-24 2005-10-06 Ngk Insulators Ltd 半導体積層構造およびトランジスタ素子
JP2005302916A (ja) * 2004-04-09 2005-10-27 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JP2006222191A (ja) * 2005-02-09 2006-08-24 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JP2006222160A (ja) * 2005-02-08 2006-08-24 Nec Corp 電界効果トランジスタ及びその製造方法
US7098490B2 (en) * 2003-06-02 2006-08-29 Hrl Laboratories, Llc GaN DHFET
JP2006261642A (ja) * 2005-02-17 2006-09-28 Matsushita Electric Ind Co Ltd 電界効果トランジスタおよびその製造方法
JP2006310403A (ja) * 2005-04-26 2006-11-09 Kyocera Corp エピタキシャル基板およびそれを用いた半導体装置並びにその製造方法
US7304330B2 (en) 2003-11-28 2007-12-04 New Japan Radio Co., Ltd. Nitride semiconductor device
JP2008010803A (ja) * 2006-06-02 2008-01-17 National Institute Of Advanced Industrial & Technology 窒化物半導体電界効果トランジスタ
KR100815422B1 (ko) * 2002-02-26 2008-03-20 주식회사 엘지이아이 이종구조 전계효과 트랜지스터 제조방법
US7352017B2 (en) 2004-04-21 2008-04-01 New Japan Radio Co., Ltd. Nitride semiconductor device and manufacturing method thereof
WO2009001888A1 (ja) * 2007-06-27 2008-12-31 Nec Corporation 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
US7635877B2 (en) 2004-04-21 2009-12-22 New Japan Radio Co., Ltd. Nitride semiconductor device and manufacturing method thereof
JP2010245550A (ja) * 2010-06-23 2010-10-28 Fujitsu Ltd 化合物半導体装置
JP4592938B2 (ja) * 1999-12-08 2010-12-08 パナソニック株式会社 半導体装置
JP2010278137A (ja) * 2009-05-27 2010-12-09 Sharp Corp 半導体装置
US7928480B2 (en) 2005-12-01 2011-04-19 Sharp Kabushiki Kaisha Semiconductor device
JP2011086967A (ja) * 2011-01-31 2011-04-28 Ngk Insulators Ltd トランジスタ素子
CN102054671A (zh) * 2009-10-26 2011-05-11 索尼公司 半导体器件的制造方法及半导体器件
US8637902B2 (en) 2010-03-25 2014-01-28 Samsung Electro-Mechanics Co., Ltd. Semiconductor device and method of manufacturing the same
KR101358586B1 (ko) * 2011-09-28 2014-02-04 후지쯔 가부시끼가이샤 화합물 반도체 장치 및 그 제조 방법
JP2014045069A (ja) * 2012-08-27 2014-03-13 Toshiba Corp 半導体装置および半導体装置の製造方法
US8816396B2 (en) 2010-10-11 2014-08-26 Samsung Electronics Co., Ltd. E-mode high electron mobility transistor and method of manufacturing the same
JP2014187385A (ja) * 2014-06-04 2014-10-02 Fujitsu Ltd 化合物半導体装置

Families Citing this family (139)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3085376B2 (ja) * 1998-10-30 2000-09-04 住友電気工業株式会社 電界効果トランジスタ
JP3209270B2 (ja) * 1999-01-29 2001-09-17 日本電気株式会社 ヘテロ接合電界効果トランジスタ
US6350999B1 (en) * 1999-02-05 2002-02-26 Matsushita Electric Industrial Co., Ltd. Electron-emitting device
JP2001077353A (ja) * 1999-06-30 2001-03-23 Toshiba Corp 高電子移動度トランジスタ及び電力増幅器
US6639255B2 (en) * 1999-12-08 2003-10-28 Matsushita Electric Industrial Co., Ltd. GaN-based HFET having a surface-leakage reducing cap layer
JP3393602B2 (ja) 2000-01-13 2003-04-07 松下電器産業株式会社 半導体装置
US6586781B2 (en) * 2000-02-04 2003-07-01 Cree Lighting Company Group III nitride based FETs and HEMTs with reduced trapping and method for producing the same
JP3751791B2 (ja) * 2000-03-28 2006-03-01 日本電気株式会社 ヘテロ接合電界効果トランジスタ
JP4618465B2 (ja) * 2000-04-04 2011-01-26 ソニー株式会社 ｐ型窒化物系ＩＩＩ−Ｖ族化合物半導体の製造方法および半導体素子の製造方法
US6992319B2 (en) * 2000-07-18 2006-01-31 Epitaxial Technologies Ultra-linear multi-channel field effect transistor
US6624452B2 (en) * 2000-07-28 2003-09-23 The Regents Of The University Of California Gallium nitride-based HFET and a method for fabricating a gallium nitride-based HFET
US6566692B2 (en) * 2000-08-11 2003-05-20 Matsushita Electric Industrial Co., Ltd. Electron device and junction transistor
US6548333B2 (en) 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
JP3836697B2 (ja) * 2000-12-07 2006-10-25 日本碍子株式会社 半導体素子
US6611002B2 (en) * 2001-02-23 2003-08-26 Nitronex Corporation Gallium nitride material devices and methods including backside vias
JP4220683B2 (ja) 2001-03-27 2009-02-04 パナソニック株式会社 半導体装置
US6849882B2 (en) 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
JP2003007976A (ja) * 2001-06-25 2003-01-10 Mitsubishi Electric Corp 半導体装置及びモジュール装置
CN1557024B (zh) * 2001-07-24 2010-04-07 美商克立股份有限公司 绝缘栅铝镓氮化物/氮化钾高电子迁移率晶体管(hemt)
WO2003015174A2 (en) * 2001-08-07 2003-02-20 Jan Kuzmik High electron mobility devices
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
TW200305283A (en) * 2001-12-06 2003-10-16 Hrl Lab Llc High power-low noise microwave GaN heterojunction field effet transistor
US7919791B2 (en) * 2002-03-25 2011-04-05 Cree, Inc. Doped group III-V nitride materials, and microelectronic devices and device precursor structures comprising same
EP2154270A3 (en) * 2002-04-15 2013-07-24 The Regents of the University of California Non-polar a-plane gallium nitride thin films grown by metalorganic chemical vapor deposition
JP4209136B2 (ja) * 2002-05-30 2009-01-14 パナソニック株式会社 半導体装置及びその製造方法
US6982204B2 (en) * 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
US6841001B2 (en) 2002-07-19 2005-01-11 Cree, Inc. Strain compensated semiconductor structures and methods of fabricating strain compensated semiconductor structures
US7084423B2 (en) 2002-08-12 2006-08-01 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US6833556B2 (en) 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US7382021B2 (en) * 2002-08-12 2008-06-03 Acorn Technologies, Inc. Insulated gate field-effect transistor having III-VI source/drain layer(s)
US7112830B2 (en) * 2002-11-25 2006-09-26 Apa Enterprises, Inc. Super lattice modification of overlying transistor
RU2222845C1 (ru) * 2003-04-01 2004-01-27 Закрытое акционерное общество "Научное и технологическое оборудование" Полевой транзистор
JP4469139B2 (ja) * 2003-04-28 2010-05-26 シャープ株式会社 化合物半導体ｆｅｔ
JP3940699B2 (ja) * 2003-05-16 2007-07-04 株式会社東芝 電力用半導体素子
WO2005060007A1 (en) * 2003-08-05 2005-06-30 Nitronex Corporation Gallium nitride material transistors and methods associated with the same
US7026665B1 (en) 2003-09-19 2006-04-11 Rf Micro Devices, Inc. High voltage GaN-based transistor structure
US7071498B2 (en) * 2003-12-17 2006-07-04 Nitronex Corporation Gallium nitride material devices including an electrode-defining layer and methods of forming the same
US20050145851A1 (en) * 2003-12-17 2005-07-07 Nitronex Corporation Gallium nitride material structures including isolation regions and methods
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7901994B2 (en) * 2004-01-16 2011-03-08 Cree, Inc. Methods of manufacturing group III nitride semiconductor devices with silicon nitride layers
US7170111B2 (en) * 2004-02-05 2007-01-30 Cree, Inc. Nitride heterojunction transistors having charge-transfer induced energy barriers and methods of fabricating the same
US7612390B2 (en) * 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
US7084441B2 (en) 2004-05-20 2006-08-01 Cree, Inc. Semiconductor devices having a hybrid channel layer, current aperture transistors and methods of fabricating same
US7432142B2 (en) * 2004-05-20 2008-10-07 Cree, Inc. Methods of fabricating nitride-based transistors having regrown ohmic contact regions
US7361946B2 (en) * 2004-06-28 2008-04-22 Nitronex Corporation Semiconductor device-based sensors
US7339205B2 (en) * 2004-06-28 2008-03-04 Nitronex Corporation Gallium nitride materials and methods associated with the same
US7687827B2 (en) * 2004-07-07 2010-03-30 Nitronex Corporation III-nitride materials including low dislocation densities and methods associated with the same
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US20060017064A1 (en) * 2004-07-26 2006-01-26 Saxler Adam W Nitride-based transistors having laterally grown active region and methods of fabricating same
FR2875337A1 (fr) * 2004-09-13 2006-03-17 Picogiga Internat Soc Par Acti Structures hemt piezoelectriques a desordre d'alliage nul
FR2875338B1 (fr) * 2004-09-13 2007-01-05 Picogiga Internat Soc Par Acti Methode d'elaboration de structures hemt piezoelectriques a desordre d'alliage nul
US20060214289A1 (en) * 2004-10-28 2006-09-28 Nitronex Corporation Gallium nitride material-based monolithic microwave integrated circuits
JP4514584B2 (ja) * 2004-11-16 2010-07-28 富士通株式会社 化合物半導体装置及びその製造方法
US7456443B2 (en) * 2004-11-23 2008-11-25 Cree, Inc. Transistors having buried n-type and p-type regions beneath the source region
US7709859B2 (en) * 2004-11-23 2010-05-04 Cree, Inc. Cap layers including aluminum nitride for nitride-based transistors
US7247889B2 (en) 2004-12-03 2007-07-24 Nitronex Corporation III-nitride material structures including silicon substrates
US7161194B2 (en) * 2004-12-06 2007-01-09 Cree, Inc. High power density and/or linearity transistors
US7355215B2 (en) * 2004-12-06 2008-04-08 Cree, Inc. Field effect transistors (FETs) having multi-watt output power at millimeter-wave frequencies
US7465967B2 (en) * 2005-03-15 2008-12-16 Cree, Inc. Group III nitride field effect transistors (FETS) capable of withstanding high temperature reverse bias test conditions
US8575651B2 (en) * 2005-04-11 2013-11-05 Cree, Inc. Devices having thick semi-insulating epitaxial gallium nitride layer
US7626217B2 (en) * 2005-04-11 2009-12-01 Cree, Inc. Composite substrates of conductive and insulating or semi-insulating group III-nitrides for group III-nitride devices
US7544963B2 (en) * 2005-04-29 2009-06-09 Cree, Inc. Binary group III-nitride based high electron mobility transistors
US7615774B2 (en) * 2005-04-29 2009-11-10 Cree.Inc. Aluminum free group III-nitride based high electron mobility transistors
US7365374B2 (en) 2005-05-03 2008-04-29 Nitronex Corporation Gallium nitride material structures including substrates and methods associated with the same
US9331192B2 (en) * 2005-06-29 2016-05-03 Cree, Inc. Low dislocation density group III nitride layers on silicon carbide substrates and methods of making the same
US20070018198A1 (en) * 2005-07-20 2007-01-25 Brandes George R High electron mobility electronic device structures comprising native substrates and methods for making the same
JP4751150B2 (ja) 2005-08-31 2011-08-17 株式会社東芝 窒化物系半導体装置
EP2312634B1 (en) * 2005-09-07 2019-12-25 Cree, Inc. Transistors with fluorine treatment
US7948011B2 (en) * 2005-09-16 2011-05-24 The Regents Of The University Of California N-polar aluminum gallium nitride/gallium nitride enhancement-mode field effect transistor
CN101326642A (zh) * 2005-10-04 2008-12-17 尼特罗奈克斯公司 用于宽带应用的氮化镓材料晶体管及方法
WO2007064689A1 (en) * 2005-12-02 2007-06-07 Nitronex Corporation Gallium nitride material devices and associated methods
US7566913B2 (en) 2005-12-02 2009-07-28 Nitronex Corporation Gallium nitride material devices including conductive regions and methods associated with the same
US7592211B2 (en) 2006-01-17 2009-09-22 Cree, Inc. Methods of fabricating transistors including supported gate electrodes
US7709269B2 (en) * 2006-01-17 2010-05-04 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes
WO2007084782A2 (en) * 2006-01-20 2007-07-26 The Regents Of The University Of California Method for improved growth of semipolar (al,in,ga,b)n
JP4705482B2 (ja) * 2006-01-27 2011-06-22 パナソニック株式会社 トランジスタ
CN101385132B (zh) * 2006-02-10 2010-10-20 日本电气株式会社 半导体器件
US8809907B2 (en) 2006-03-14 2014-08-19 Northrop Grumman Systems Corporation Leakage barrier for GaN based HEMT active device
JP5231719B2 (ja) * 2006-03-30 2013-07-10 富士通株式会社 電界効果トランジスタの製造方法
JP5400266B2 (ja) * 2006-04-17 2014-01-29 パナソニック株式会社 電界効果トランジスタ
WO2008021451A2 (en) * 2006-08-14 2008-02-21 Aktiv-Dry Llc Human-powered dry powder inhaler and dry powder inhaler compositions
CN100495724C (zh) * 2006-09-06 2009-06-03 中国科学院半导体研究所 氮化镓基异质结场效应晶体管结构及制作方法
US8823057B2 (en) 2006-11-06 2014-09-02 Cree, Inc. Semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices
US8193020B2 (en) * 2006-11-15 2012-06-05 The Regents Of The University Of California Method for heteroepitaxial growth of high-quality N-face GaN, InN, and AlN and their alloys by metal organic chemical vapor deposition
JP4296195B2 (ja) * 2006-11-15 2009-07-15 シャープ株式会社 電界効果トランジスタ
JP2010509177A (ja) * 2006-11-15 2010-03-25 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 有機金属化学気相成長法による、高品質のＮ面ＧａＮ、ＩｎＮおよびＡｌＮならびにそれらの合金のヘテロエピタキシャル成長の方法
US7692263B2 (en) 2006-11-21 2010-04-06 Cree, Inc. High voltage GaN transistors
US8212290B2 (en) 2007-03-23 2012-07-03 Cree, Inc. High temperature performance capable gallium nitride transistor
US7745848B1 (en) 2007-08-15 2010-06-29 Nitronex Corporation Gallium nitride material devices and thermal designs thereof
US8431962B2 (en) * 2007-12-07 2013-04-30 Northrop Grumman Systems Corporation Composite passivation process for nitride FET
US8026581B2 (en) * 2008-02-05 2011-09-27 International Rectifier Corporation Gallium nitride material devices including diamond regions and methods associated with the same
US8343824B2 (en) * 2008-04-29 2013-01-01 International Rectifier Corporation Gallium nitride material processing and related device structures
JP4888537B2 (ja) 2009-08-28 2012-02-29 住友電気工業株式会社 Ｉｉｉ族窒化物半導体積層ウェハ及びｉｉｉ族窒化物半導体デバイス
JP2013514662A (ja) * 2009-12-16 2013-04-25 ナショナル セミコンダクター コーポレーション ガリウム窒化物又は他の窒化物ベースのパワーデバイスのためのゲルマニウムを含む低オーミックコンタクト
JP5665171B2 (ja) * 2010-05-14 2015-02-04 住友電気工業株式会社 Ｉｉｉ族窒化物半導体電子デバイス、ｉｉｉ族窒化物半導体電子デバイスを作製する方法
US9263538B2 (en) * 2010-11-15 2016-02-16 Sensor Electronic Technology, Inc. Ohmic contact to semiconductor
WO2012091953A2 (en) * 2010-12-30 2012-07-05 Boston Scientific Scimed, Inc. Snare with retractable engaging members
US8748871B2 (en) 2011-01-19 2014-06-10 International Business Machines Corporation Graphene devices and semiconductor field effect transistors in 3D hybrid integrated circuits
US8409957B2 (en) 2011-01-19 2013-04-02 International Business Machines Corporation Graphene devices and silicon field effect transistors in 3D hybrid integrated circuits
US9093420B2 (en) 2012-04-18 2015-07-28 Rf Micro Devices, Inc. Methods for fabricating high voltage field effect transistor finger terminations
US9124221B2 (en) 2012-07-16 2015-09-01 Rf Micro Devices, Inc. Wide bandwidth radio frequency amplier having dual gate transistors
US8988097B2 (en) 2012-08-24 2015-03-24 Rf Micro Devices, Inc. Method for on-wafer high voltage testing of semiconductor devices
US9147632B2 (en) 2012-08-24 2015-09-29 Rf Micro Devices, Inc. Semiconductor device having improved heat dissipation
US9142620B2 (en) 2012-08-24 2015-09-22 Rf Micro Devices, Inc. Power device packaging having backmetals couple the plurality of bond pads to the die backside
US9917080B2 (en) 2012-08-24 2018-03-13 Qorvo US. Inc. Semiconductor device with electrical overstress (EOS) protection
US9202874B2 (en) 2012-08-24 2015-12-01 Rf Micro Devices, Inc. Gallium nitride (GaN) device with leakage current-based over-voltage protection
US9129802B2 (en) 2012-08-27 2015-09-08 Rf Micro Devices, Inc. Lateral semiconductor device with vertical breakdown region
US9070761B2 (en) 2012-08-27 2015-06-30 Rf Micro Devices, Inc. Field effect transistor (FET) having fingers with rippled edges
US9325281B2 (en) 2012-10-30 2016-04-26 Rf Micro Devices, Inc. Power amplifier controller
US9425276B2 (en) * 2013-01-21 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. High electron mobility transistors
US8907378B2 (en) * 2013-03-15 2014-12-09 Mitsubishi Electric Research Laboratories, Inc. High electron mobility transistor with multiple channels
CN105144345B (zh) * 2013-03-15 2018-05-08 晶体公司 与赝配电子和光电器件的平面接触
US9530708B1 (en) 2013-05-31 2016-12-27 Hrl Laboratories, Llc Flexible electronic circuit and method for manufacturing same
US9640650B2 (en) * 2014-01-16 2017-05-02 Qorvo Us, Inc. Doped gallium nitride high-electron mobility transistor
US9455327B2 (en) 2014-06-06 2016-09-27 Qorvo Us, Inc. Schottky gated transistor with interfacial layer
CN104201199B (zh) * 2014-08-21 2017-05-17 苏州捷芯威半导体有限公司 增强型半导体器件和半导体集成电路装置
US9536803B2 (en) 2014-09-05 2017-01-03 Qorvo Us, Inc. Integrated power module with improved isolation and thermal conductivity
CN104241400B (zh) * 2014-09-05 2017-03-08 苏州捷芯威半导体有限公司 场效应二极管及其制备方法
US10062684B2 (en) 2015-02-04 2018-08-28 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
US10615158B2 (en) 2015-02-04 2020-04-07 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
US20170069721A1 (en) 2015-09-08 2017-03-09 M/A-Com Technology Solutions Holdings, Inc. Parasitic channel mitigation using silicon carbide diffusion barrier regions
US9773898B2 (en) 2015-09-08 2017-09-26 Macom Technology Solutions Holdings, Inc. III-nitride semiconductor structures comprising spatially patterned implanted species
US9627473B2 (en) 2015-09-08 2017-04-18 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation in III-nitride material semiconductor structures
US9673281B2 (en) 2015-09-08 2017-06-06 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation using rare-earth oxide and/or rare-earth nitride diffusion barrier regions
US9799520B2 (en) 2015-09-08 2017-10-24 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation via back side implantation
US9704705B2 (en) 2015-09-08 2017-07-11 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation via reaction with active species
US9806182B2 (en) 2015-09-08 2017-10-31 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation using elemental diboride diffusion barrier regions
US10211294B2 (en) 2015-09-08 2019-02-19 Macom Technology Solutions Holdings, Inc. III-nitride semiconductor structures comprising low atomic mass species
DE112016005025T5 (de) * 2015-11-02 2018-08-23 Ngk Insulators, Ltd. Epitaxialsubstrat für halbleiterelemente, halbleiterelement und produktionsverfahren für epitaxialsubstrate für halbleiterelemente
CN105355550B (zh) * 2015-12-02 2018-05-01 中国科学院微电子研究所 Iii族氮化物低损伤刻蚀方法
US9960127B2 (en) 2016-05-18 2018-05-01 Macom Technology Solutions Holdings, Inc. High-power amplifier package
US9620611B1 (en) 2016-06-17 2017-04-11 Acorn Technology, Inc. MIS contact structure with metal oxide conductor
US10134658B2 (en) 2016-08-10 2018-11-20 Macom Technology Solutions Holdings, Inc. High power transistors
JP2018056319A (ja) * 2016-09-28 2018-04-05 富士通株式会社 半導体装置、半導体装置の製造方法、電源装置及び増幅器
US10170627B2 (en) 2016-11-18 2019-01-01 Acorn Technologies, Inc. Nanowire transistor with source and drain induced by electrical contacts with negative schottky barrier height
JP2019033204A (ja) * 2017-08-09 2019-02-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
CN110034186B (zh) * 2018-01-12 2021-03-16 中国科学院苏州纳米技术与纳米仿生研究所 基于复合势垒层结构的iii族氮化物增强型hemt及其制作方法
JP6754918B2 (ja) * 2018-03-30 2020-09-16 パナソニックセミコンダクターソリューションズ株式会社 半導体発光素子
US11038023B2 (en) 2018-07-19 2021-06-15 Macom Technology Solutions Holdings, Inc. III-nitride material semiconductor structures on conductive silicon substrates

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3881922T2 (de) * 1987-03-18 1993-10-07 Fujitsu Ltd Zusammengesetzte Halbleiteranordnung mit nicht-legierten ohmschen Kontakten.
JP3173080B2 (ja) * 1991-12-05 2001-06-04 日本電気株式会社 電界効果トランジスタ
JP2730544B2 (ja) * 1996-05-30 1998-03-25 日本電気株式会社 電界効果トランジスタ及びその製造方法

Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277724A (ja) * 1999-03-26 2000-10-06 Nagoya Kogyo Univ 電界効果トランジスタとそれを備えた半導体装置及びその製造方法
WO2000065663A1 (fr) * 1999-04-26 2000-11-02 Kansai Research Institute Transistor a heterostructure a effet de champ
JP4592938B2 (ja) * 1999-12-08 2010-12-08 パナソニック株式会社 半導体装置
US6465814B2 (en) 2000-06-29 2002-10-15 Nec Corporation Semiconductor device
JP4663156B2 (ja) * 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
JP2002359256A (ja) * 2001-05-31 2002-12-13 Fujitsu Ltd 電界効果型化合物半導体装置
JP2003151996A (ja) * 2001-09-03 2003-05-23 Nichia Chem Ind Ltd ２次元電子ガスを用いた電子デバイス
KR100815422B1 (ko) * 2002-02-26 2008-03-20 주식회사 엘지이아이 이종구조 전계효과 트랜지스터 제조방법
US7098490B2 (en) * 2003-06-02 2006-08-29 Hrl Laboratories, Llc GaN DHFET
US7304330B2 (en) 2003-11-28 2007-12-04 New Japan Radio Co., Ltd. Nitride semiconductor device
DE102004055038B4 (de) * 2003-11-28 2015-09-10 New Japan Radio Co. Ltd. Nitridhalbleitervorrichtung und deren Herstellungsverfahren
US7601573B2 (en) 2003-11-28 2009-10-13 New Japan Radio Co., Ltd. Method for producing nitride semiconductor device
JP2005183551A (ja) * 2003-12-17 2005-07-07 Nec Corp 半導体装置、電界効果トランジスタおよび電界効果トランジスタの製造方法
JP2005191449A (ja) * 2003-12-26 2005-07-14 Matsushita Electric Ind Co Ltd 電界効果トランジスタ
JP2005277047A (ja) * 2004-03-24 2005-10-06 Ngk Insulators Ltd 半導体積層構造およびトランジスタ素子
JP2005302916A (ja) * 2004-04-09 2005-10-27 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
US7352017B2 (en) 2004-04-21 2008-04-01 New Japan Radio Co., Ltd. Nitride semiconductor device and manufacturing method thereof
US7635877B2 (en) 2004-04-21 2009-12-22 New Japan Radio Co., Ltd. Nitride semiconductor device and manufacturing method thereof
DE102005018319B4 (de) 2004-04-21 2020-06-04 New Japan Radio Co. Ltd. Nitridhalbleitervorrichtung und deren Herstellungsverfahren
DE102005018318B4 (de) * 2004-04-21 2020-02-27 New Japan Radio Co. Ltd. Nitridhalbleitervorrichtung und deren Herstellungsverfahren
JP2006222160A (ja) * 2005-02-08 2006-08-24 Nec Corp 電界効果トランジスタ及びその製造方法
JP2006222191A (ja) * 2005-02-09 2006-08-24 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
JP2006261642A (ja) * 2005-02-17 2006-09-28 Matsushita Electric Ind Co Ltd 電界効果トランジスタおよびその製造方法
JP2006310403A (ja) * 2005-04-26 2006-11-09 Kyocera Corp エピタキシャル基板およびそれを用いた半導体装置並びにその製造方法
US7928480B2 (en) 2005-12-01 2011-04-19 Sharp Kabushiki Kaisha Semiconductor device
JP2008010803A (ja) * 2006-06-02 2008-01-17 National Institute Of Advanced Industrial & Technology 窒化物半導体電界効果トランジスタ
WO2009001888A1 (ja) * 2007-06-27 2008-12-31 Nec Corporation 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
JP5466505B2 (ja) * 2007-06-27 2014-04-09 ルネサスエレクトロニクス株式会社 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
JPWO2009001888A1 (ja) * 2007-06-27 2010-08-26 日本電気株式会社 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
JP2010278137A (ja) * 2009-05-27 2010-12-09 Sharp Corp 半導体装置
CN102054671A (zh) * 2009-10-26 2011-05-11 索尼公司 半导体器件的制造方法及半导体器件
US8637902B2 (en) 2010-03-25 2014-01-28 Samsung Electro-Mechanics Co., Ltd. Semiconductor device and method of manufacturing the same
JP2010245550A (ja) * 2010-06-23 2010-10-28 Fujitsu Ltd 化合物半導体装置
US8816396B2 (en) 2010-10-11 2014-08-26 Samsung Electronics Co., Ltd. E-mode high electron mobility transistor and method of manufacturing the same
JP2011086967A (ja) * 2011-01-31 2011-04-28 Ngk Insulators Ltd トランジスタ素子
KR101358586B1 (ko) * 2011-09-28 2014-02-04 후지쯔 가부시끼가이샤 화합물 반도체 장치 및 그 제조 방법
JP2014045069A (ja) * 2012-08-27 2014-03-13 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2014187385A (ja) * 2014-06-04 2014-10-02 Fujitsu Ltd 化合物半導体装置

Also Published As

Publication number Publication date
US6064082A (en) 2000-05-16

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