JPH03139847A - ゲートスペーサを有するｆｅｔ - Google Patents
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- 125000006850 spacer group Chemical group 0.000 title claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000005530 etching Methods 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 38
- 239000000463 material Substances 0.000 claims description 23
- 229910021332 silicide Inorganic materials 0.000 claims description 22
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 239000002019 doping agent Substances 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 230000000903 blocking effect Effects 0.000 claims 1
- 238000002513 implantation Methods 0.000 abstract description 4
- 238000012856 packing Methods 0.000 abstract description 2
- 238000003475 lamination Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 90
- 230000008569 process Effects 0.000 description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- 230000015572 biosynthetic process Effects 0.000 description 17
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 230000008901 benefit Effects 0.000 description 8
- 241000894007 species Species 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000013508 migration Methods 0.000 description 5
- 230000005012 migration Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- OSVXSBDYLRYLIG-UHFFFAOYSA-N chlorine dioxide Inorganic materials O=Cl=O OSVXSBDYLRYLIG-UHFFFAOYSA-N 0.000 description 3
- 235000019398 chlorine dioxide Nutrition 0.000 description 3
- QBWCMBCROVPCKQ-UHFFFAOYSA-N chlorous acid Chemical compound OCl=O QBWCMBCROVPCKQ-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000006664 bond formation reaction Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- ALZOLUNSQWINIR-UHFFFAOYSA-N quinmerac Chemical compound OC(=O)C1=C(Cl)C=CC2=CC(C)=CN=C21 ALZOLUNSQWINIR-UHFFFAOYSA-N 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 239000011856 silicon-based particle Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000003949 trap density measurement Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- UBEDKMYHTMGYIE-UHFFFAOYSA-N 1,2,3,4-tetramethyltetrasiletane Chemical compound C[SiH]1[SiH](C)[SiH](C)[SiH]1C UBEDKMYHTMGYIE-UHFFFAOYSA-N 0.000 description 1
- WZJUBBHODHNQPW-UHFFFAOYSA-N 2,4,6,8-tetramethyl-1,3,5,7,2$l^{3},4$l^{3},6$l^{3},8$l^{3}-tetraoxatetrasilocane Chemical compound C[Si]1O[Si](C)O[Si](C)O[Si](C)O1 WZJUBBHODHNQPW-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- OPARTXXEFXPWJL-UHFFFAOYSA-N [acetyloxy-bis[(2-methylpropan-2-yl)oxy]silyl] acetate Chemical compound CC(=O)O[Si](OC(C)=O)(OC(C)(C)C)OC(C)(C)C OPARTXXEFXPWJL-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000004093 laser heating Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- FLDALJIYKQCYHH-UHFFFAOYSA-N plutonium(IV) oxide Inorganic materials [O-2].[O-2].[Pu+4] FLDALJIYKQCYHH-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
反■豆１
本発明は集積回路、より具体的には電界効果トランジス
タ（ＦＥＴＩ を有する集積回路及びその製作方法に係
る。
タ（ＦＥＴＩ を有する集積回路及びその製作方法に係
る。
五光且五五月
集積回路技術の開発に携わる者は、回路の充てん密度１
回路特性を増し、プロセスの生産性をあげる構造及び製
作方法を探し続けてきた。
回路特性を増し、プロセスの生産性をあげる構造及び製
作方法を探し続けてきた。
たとえば、サブミクロンＭＯ３ＦＥＴの設計者のある者
は、いわゆる低ドープドレイン構造＋ＬＤＤＩを用いて
きた。 ＬＤＤ構造の特徴は、デバイスゲート付近の浅
い接合及びゲートからかなり離れたより深い接合にある
。浅い接合は高シート抵抗を示し、従ってそれだけでデ
バイス特性に悪影響を及ぼすことがある。
は、いわゆる低ドープドレイン構造＋ＬＤＤＩを用いて
きた。 ＬＤＤ構造の特徴は、デバイスゲート付近の浅
い接合及びゲートからかなり離れたより深い接合にある
。浅い接合は高シート抵抗を示し、従ってそれだけでデ
バイス特性に悪影響を及ぼすことがある。
ＬＤＤ技術に対する各種の方式が従来研究されてきた。
それらの中には、フィエスタ（ｐｆｉｅｓｔｅｒ）−自
由に配置できる側壁スペーサ技術を用いたＬＤＤ ＭＯ
ＳＦＥＴ”アイイーイーイー・エレクトロン・デバイス
・レターズ１１ＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅＬｅｔｔｅｒｓｌ、９（４）巻、１８９−１９２頁＋
１９８８１及びオー（Ｏｈ）ら“サブミツ０２０ＭＯ３
用浅−深ステップソース／トレインの同時形成“ブイエ
ルニスアイ・テクノロジー・シンポジウム（ＶＬＳＩ
ＴｅｃｈｎｏｌｏｇｙＳｙｗ＋ｐｏｓｉｕｓ＋ｌ ７３
−７４頁（１９８８１がある。
由に配置できる側壁スペーサ技術を用いたＬＤＤ ＭＯ
ＳＦＥＴ”アイイーイーイー・エレクトロン・デバイス
・レターズ１１ＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅＬｅｔｔｅｒｓｌ、９（４）巻、１８９−１９２頁＋
１９８８１及びオー（Ｏｈ）ら“サブミツ０２０ＭＯ３
用浅−深ステップソース／トレインの同時形成“ブイエ
ルニスアイ・テクノロジー・シンポジウム（ＶＬＳＩ
ＴｅｃｈｎｏｌｏｇｙＳｙｗ＋ｐｏｓｉｕｓ＋ｌ ７３
−７４頁（１９８８１がある。
上で述べた論文のいくつかの特徴は、上で述べた高シー
ト抵抗の問題を減すため、シリサイドプロセスを用いる
ことにある。しかし、公表されたプロセスを調べると、
それらを実施する際、各種の実際上の困難を伴うことが
わかった。
ト抵抗の問題を減すため、シリサイドプロセスを用いる
ことにある。しかし、公表されたプロセスを調べると、
それらを実施する際、各種の実際上の困難を伴うことが
わかった。
ＬＤＤ構造を用いても用いなくても、後に集積回路特性
を劣化させる各種の他の問題がデバイスプロセス中に生
じつる。たとえば、シリサイドプロセスに伴う各種の工
程はシリコン基板表面に損傷を与えたり、ソース／ドレ
イン及びゲート間を短絡させる可能性がある。
を劣化させる各種の他の問題がデバイスプロセス中に生
じつる。たとえば、シリサイドプロセスに伴う各種の工
程はシリコン基板表面に損傷を与えたり、ソース／ドレ
イン及びゲート間を短絡させる可能性がある。
集積回路設計者が直面するもう１つの問題は、個々のト
ランジスタを相互接続する必要があり。
ランジスタを相互接続する必要があり。
相互接続方式は次第に複雑さを増すことである。
設計者はしばしばゲートレベルの局部的相互接続方式を
用いる。しかし、局部相互接続線がゲートランナと交差
する必要があるか望ましいなら。
用いる。しかし、局部相互接続線がゲートランナと交差
する必要があるか望ましいなら。
ゲートランナと局部相互接続間の電気的接触を防止する
ため、注意を払わなければならない、集積回路の開発に
係る者は、上の問題及び他の問題を解決するプロセスを
、−貫して探してきた。
ため、注意を払わなければならない、集積回路の開発に
係る者は、上の問題及び他の問題を解決するプロセスを
、−貫して探してきた。
虱ｌ団曵１刀
本発明は半導体基板上に形成された積層ゲートを有する
電界効果トランジスタを実現する。製作中、３つの材料
層が積層ゲート及び基板上に形成される。少くとも外側
の２つの材料層が順次非等方的にエッチされ、積層ゲー
ト（及びゲートランナ）に隣接した２つのスペーサが生
じる。
電界効果トランジスタを実現する。製作中、３つの材料
層が積層ゲート及び基板上に形成される。少くとも外側
の２つの材料層が順次非等方的にエッチされ、積層ゲー
ト（及びゲートランナ）に隣接した２つのスペーサが生
じる。
本発明の各種の実施例において、スペーサは各種の有用
な機能を果す。たとえば、一実施例において、スペーサ
はＬＤＤ接合プロフィルの生成を容易にし、スペーサは
部分的な接合が形成される基板の部分をマスクする働き
をする。スペーサは同時にＬＤＤ接合の深い部分の上に
のみ自己整合シリサイド接触の形成を容易にする。 Ｌ
ＤＤ接合の深い部分上の自己整合シリサイドは、低抵抗
を有し、望ましい。
な機能を果す。たとえば、一実施例において、スペーサ
はＬＤＤ接合プロフィルの生成を容易にし、スペーサは
部分的な接合が形成される基板の部分をマスクする働き
をする。スペーサは同時にＬＤＤ接合の深い部分の上に
のみ自己整合シリサイド接触の形成を容易にする。 Ｌ
ＤＤ接合の深い部分上の自己整合シリサイドは、低抵抗
を有し、望ましい。
別の実施例において、積層ゲート及びランチは誘電体層
で被覆される。少くとも１つのスペーサは誘電体層とと
もにランチを絶縁する働きをし、それにより局部的な導
電性相互接続は、短絡の危険性を伴わずランチ上に延び
てもよい。
で被覆される。少くとも１つのスペーサは誘電体層とと
もにランチを絶縁する働きをし、それにより局部的な導
電性相互接続は、短絡の危険性を伴わずランチ上に延び
てもよい。
スペーサは各種の実施例において、他の各種の有用な機
能を果す、たとえば、スペーサの１つはソース／ドレイ
ン領域上のシリサイド接触からゲートの導電性部分への
金属の移動を妨げる材料から選んでよい、そのような移
動は従来のスペーサ構造を通して観測され、ソース／ド
レインへのゲートの短絡の原因となる０本発明の他の利
点について以下で述べる。
能を果す、たとえば、スペーサの１つはソース／ドレイ
ン領域上のシリサイド接触からゲートの導電性部分への
金属の移動を妨げる材料から選んでよい、そのような移
動は従来のスペーサ構造を通して観測され、ソース／ド
レインへのゲートの短絡の原因となる０本発明の他の利
点について以下で述べる。
１綴１２差
本発明の考えは１本発明のデバイスを製作するために用
いてよい各種のプロセスについて述べることにより、最
もよく理解できると考えられる。
いてよい各種のプロセスについて述べることにより、最
もよく理解できると考えられる。
第１図は典型的な製作の最初の工程中のウェハの一部の
断面図を一般的に示す、参照数字１１は典型的な場合シ
リコン又はエピタキシャルシリコンでよい基板をさす、
参照数字１３はフィールド酸化物の一部をさし、一方参
照数字１５は典型的な場合酸化物であるゲート誘電体を
さす、参照数字１７は導電性材料の層をさし、それはた
とえばポリシリコンでよい０層１５及び１７の典型的な
厚さは、それぞれ＋００−２００人及び２５００−４０
００人である。
断面図を一般的に示す、参照数字１１は典型的な場合シ
リコン又はエピタキシャルシリコンでよい基板をさす、
参照数字１３はフィールド酸化物の一部をさし、一方参
照数字１５は典型的な場合酸化物であるゲート誘電体を
さす、参照数字１７は導電性材料の層をさし、それはた
とえばポリシリコンでよい０層１５及び１７の典型的な
厚さは、それぞれ＋００−２００人及び２５００−４０
００人である。
第２図を参照すると、層１５及び１７は参照数字１８で
示されたＦＥＴ積層ゲートを生成するため、当業者には
周知の方法により、パターン形成されている０次に、第
３図に示されるように、もう１つの層１９が形成されて
いる。酸化物層１９は酸素巾約９００℃で成長させた熱
酸化物が望ましい、しかし、堆積させた酸化物も用いら
れる。酸化物層１９はゲート１８を囲み、ゲート１８の
側面２０及び２２、最上部２４をｍｒｍすることに注意
されたい、酸化物層１９の典型的な厚さは１５０−２５
０人である０層１９はゲート酸化物１５と同程度に厚い
かそれより厚いことが望ましい、一般に、熱酸化物はそ
の界面トラップ密度が低いため好ましい６次に、典型的
な場合シリコン窒化物又はシリコンオキシナイトライド
である誘電体２１を堆積させる０層２１の厚さのＶｆｉ
Ｈま１５０−４００人である。
示されたＦＥＴ積層ゲートを生成するため、当業者には
周知の方法により、パターン形成されている０次に、第
３図に示されるように、もう１つの層１９が形成されて
いる。酸化物層１９は酸素巾約９００℃で成長させた熱
酸化物が望ましい、しかし、堆積させた酸化物も用いら
れる。酸化物層１９はゲート１８を囲み、ゲート１８の
側面２０及び２２、最上部２４をｍｒｍすることに注意
されたい、酸化物層１９の典型的な厚さは１５０−２５
０人である０層１９はゲート酸化物１５と同程度に厚い
かそれより厚いことが望ましい、一般に、熱酸化物はそ
の界面トラップ密度が低いため好ましい６次に、典型的
な場合シリコン窒化物又はシリコンオキシナイトライド
である誘電体２１を堆積させる０層２１の厚さのＶｆｉ
Ｈま１５０−４００人である。
最後に、層２３を層２１上に堆積させる０層２３はシリ
コンの堆積させた酸化物が望ましい、そのような酸化物
はシランから形成してもよく、あるいは（頭字語“ＴＥ
０１”として知られる）テトラエトキシシラン又はＣ頭
字語“０ＡＤＢＳ”として知られる）ジアセトキシージ
ターシャルブトキシシラン又は頭字語″’ ＴＭＣＴＳ
“として知られるテトラメチルシクロテトラシラン及び
”ＴＯＭＣＡＴＳ”の商品名でジェイ・シー・シュマツ
チャー ＩＪ、 Ｃ，Ｓｃｈｕｍａｃｈｅｒ）により市
販されているエアプロダクツ・アンド・ケミカル（Ａｉ
ｒ Ｐｒｏｄｕｃｔｓ ａｎｄ Ｃｈｅｍｉｃａｌｓ）
社の一連のもののような各種の有機金属プリカーサの分
解により形成してもよい、必要ならば、層２３はホウ素
又はリンをドープしてもよい０層２３の厚さの例は８０
０−４０００人である。あるいは、層２３はポリシリコ
ンでよい。
コンの堆積させた酸化物が望ましい、そのような酸化物
はシランから形成してもよく、あるいは（頭字語“ＴＥ
０１”として知られる）テトラエトキシシラン又はＣ頭
字語“０ＡＤＢＳ”として知られる）ジアセトキシージ
ターシャルブトキシシラン又は頭字語″’ ＴＭＣＴＳ
“として知られるテトラメチルシクロテトラシラン及び
”ＴＯＭＣＡＴＳ”の商品名でジェイ・シー・シュマツ
チャー ＩＪ、 Ｃ，Ｓｃｈｕｍａｃｈｅｒ）により市
販されているエアプロダクツ・アンド・ケミカル（Ａｉ
ｒ Ｐｒｏｄｕｃｔｓ ａｎｄ Ｃｈｅｍｉｃａｌｓ）
社の一連のもののような各種の有機金属プリカーサの分
解により形成してもよい、必要ならば、層２３はホウ素
又はリンをドープしてもよい０層２３の厚さの例は８０
０−４０００人である。あるいは、層２３はポリシリコ
ンでよい。
第４図において、層２３．２１及び１９は順次非等方的
にエッチされる０図は側壁２０及び２１が層２３．２１
及び１９の一連の残りの部分により囲まれた積層ゲート
１８を示す０便宜上、以下の議論では、上で述べた残り
の部分のそれぞれは、“スペーサ”とよぶことにする、
しかし、（スペーサ２３の下に残っている）スペーサ１
９及び２１は、一般に（断面が）”Ｌ形”形状をもつこ
とに注意すべきである。スペーサ２３は一般に縁取りに
似た丸い外部輪郭を有する。もちろん、実際にはスペー
サ２３の丸い輪郭は、各種のプロセス工程により幾分ゆ
がむ、同様に、スペーサ１９及び２１の“Ｌ形”は幾分
ゆがみ、わずかに不規則な側壁や他の不規則性を有する
傾いたスペーサを生成させる。しかし。
にエッチされる０図は側壁２０及び２１が層２３．２１
及び１９の一連の残りの部分により囲まれた積層ゲート
１８を示す０便宜上、以下の議論では、上で述べた残り
の部分のそれぞれは、“スペーサ”とよぶことにする、
しかし、（スペーサ２３の下に残っている）スペーサ１
９及び２１は、一般に（断面が）”Ｌ形”形状をもつこ
とに注意すべきである。スペーサ２３は一般に縁取りに
似た丸い外部輪郭を有する。もちろん、実際にはスペー
サ２３の丸い輪郭は、各種のプロセス工程により幾分ゆ
がむ、同様に、スペーサ１９及び２１の“Ｌ形”は幾分
ゆがみ、わずかに不規則な側壁や他の不規則性を有する
傾いたスペーサを生成させる。しかし。
−ｆｉに現在通常用いられている非等方的なエツチング
プロセスにより、スペーサの一連の残留部分が生じ、内
側の２つ１９及び２１は比較的平坦な側面を有し、外側
のもの２３は丸いか曲面の外部表面を有する。
プロセスにより、スペーサの一連の残留部分が生じ、内
側の２つ１９及び２１は比較的平坦な側面を有し、外側
のもの２３は丸いか曲面の外部表面を有する。
層２３及び１９間に層２１が存在することにより、基板
表面２６の過剰エツチング及び損傷を避けるため１層１
９のエツチングがかなり正確に制御できる。たとえば、
もし層２３がＢＰＴＥＯ３で、層２１がシリコン窒化物
で、層１９が熱酸化物なら、層２１は層２３のエツチン
グに対するエッチ停止の働きをする。
表面２６の過剰エツチング及び損傷を避けるため１層１
９のエツチングがかなり正確に制御できる。たとえば、
もし層２３がＢＰＴＥＯ３で、層２１がシリコン窒化物
で、層１９が熱酸化物なら、層２１は層２３のエツチン
グに対するエッチ停止の働きをする。
−度層２１に到達したら、残った２つの薄い層は注意深
くエッチしなければならない。
くエッチしなければならない。
基板１１の表面２６を保護することは望ましいと考えら
れる。もし表面２６の保護が望ましいなら、層１９はこ
の時点でエッチする必要はない、もちろん、もし層１９
がエッチされないなら、２つのスペーサ２１及び２３の
みが形成され、層１９は表面２６上に存在する。（便宜
上、第４図はスペーサを形成するためエッチされた層１
９を示す、）先に述べたように、層１９は熱的に成長さ
せた酸化物が望ましい、酸化物は低界面トラップ密度を
示し、上の層２１に対する応力開放バッファの働きをす
る。（典型的な場合、層２１に対して推ぬられる典型的
なシリコン窒化物薄膜は、かなりの応力を示す、）従っ
て、層１９は層２１中の高い応力が。
れる。もし表面２６の保護が望ましいなら、層１９はこ
の時点でエッチする必要はない、もちろん、もし層１９
がエッチされないなら、２つのスペーサ２１及び２３の
みが形成され、層１９は表面２６上に存在する。（便宜
上、第４図はスペーサを形成するためエッチされた層１
９を示す、）先に述べたように、層１９は熱的に成長さ
せた酸化物が望ましい、酸化物は低界面トラップ密度を
示し、上の層２１に対する応力開放バッファの働きをす
る。（典型的な場合、層２１に対して推ぬられる典型的
なシリコン窒化物薄膜は、かなりの応力を示す、）従っ
て、層１９は層２１中の高い応力が。
基板１１をゆがめるのを防止する。
二層又は三層のスペーサを形成することについて述べた
が、別の実施例とともに本発明の構造の各種の応用及び
それらの利点について述べる。
が、別の実施例とともに本発明の構造の各種の応用及び
それらの利点について述べる。
第５０−１７図は本発明の考えが、低ドープドレイン構
造を形成するために、いかに用いられるかを示す、最初
に第５図を参照すると、参照数字３１により印された物
質で概略的に示されるイオン注入工程は、高ドープ接合
２５及び２７を形成するために行われる。適当なイオン
種３１ ＣｉＮＭＱＳ又はＰｕＯ２のいずれを形成すべ
きかによって決る。もちろん、デバイスのＣｌＯ２対が
望ましいならば、フォトレジスト２９を構造のその部分
上に堆積させ、その部分は注入種３１から遮蔽されなけ
ればならない、第５図に示されるように、スペーサ１９
．２１及び２３が側面にあるゲート１８は、基板１１の
部分２８及び３０を注入種から効果的にマスクする。（
もし層１９がエッチされていないなら、注入工程中、そ
れは表面２６を保護することがある。スペーサ２１及び
２３は領域２８及び３０用のフォトマスクとして働く、
）接合２５及び２７を形成するために、他の各種の技術
を用いてもよい、いずれの場合も、スペーサ２１、２３
（及びもし形成されるならスペーサ１９）は基板１１
の部分２８及び３０をマスクする。たとえば、接合２５
及び２７を形成するために、当業者には周知の各種の気
体及び固体拡散技術を用いてもよい。
造を形成するために、いかに用いられるかを示す、最初
に第５図を参照すると、参照数字３１により印された物
質で概略的に示されるイオン注入工程は、高ドープ接合
２５及び２７を形成するために行われる。適当なイオン
種３１ ＣｉＮＭＱＳ又はＰｕＯ２のいずれを形成すべ
きかによって決る。もちろん、デバイスのＣｌＯ２対が
望ましいならば、フォトレジスト２９を構造のその部分
上に堆積させ、その部分は注入種３１から遮蔽されなけ
ればならない、第５図に示されるように、スペーサ１９
．２１及び２３が側面にあるゲート１８は、基板１１の
部分２８及び３０を注入種から効果的にマスクする。（
もし層１９がエッチされていないなら、注入工程中、そ
れは表面２６を保護することがある。スペーサ２１及び
２３は領域２８及び３０用のフォトマスクとして働く、
）接合２５及び２７を形成するために、他の各種の技術
を用いてもよい、いずれの場合も、スペーサ２１、２３
（及びもし形成されるならスペーサ１９）は基板１１
の部分２８及び３０をマスクする。たとえば、接合２５
及び２７を形成するために、当業者には周知の各種の気
体及び固体拡散技術を用いてもよい。
次に、第６図に示されるように、スペーサ２３はデバイ
ス接合の浅い部分の形成前に除去される。
ス接合の浅い部分の形成前に除去される。
もしスペーサ２３が固化していないＴＥ０１又は固化し
たＴＥ０１又はＢＰＴＥＯ５から作られるなら、それら
はフィールド酸化物１３又は深い接合２７を被覆する（
層１９又は別の再成長酸化物層のような）任意の保護酸
化物よりはるかに速くエッチされるであろう、たとえば
、１５：ｌＨＦエッチを用いるなら、熱酸化物のエッチ
速度は１分当り約２００人で、一方円化していないＴＥ
０１の場合エッチ速度は１分当り約１４００人で、リン
ドープＴＥＯＳの場合１分当り２０、０００人である。
たＴＥ０１又はＢＰＴＥＯ５から作られるなら、それら
はフィールド酸化物１３又は深い接合２７を被覆する（
層１９又は別の再成長酸化物層のような）任意の保護酸
化物よりはるかに速くエッチされるであろう、たとえば
、１５：ｌＨＦエッチを用いるなら、熱酸化物のエッチ
速度は１分当り約２００人で、一方円化していないＴＥ
０１の場合エッチ速度は１分当り約１４００人で、リン
ドープＴＥＯＳの場合１分当り２０、０００人である。
もしスペーサ２３がポリシリコンで作られているなら、
それはプラズマエツチングで除去できる。（シかし、も
し材料１７もポリシリコンなら、それもプラズマエツチ
ングプロセスにより損傷を受ける。従って、スペーサ２
３がポリシリコンなら、シリコン窒化物１７のような保
護層の存在が望ましい、積層ゲート上のシリコン窒化物
のような各種の層の使用については、以下のパラグラフ
でより詳細に議論する。） スペーサ２３が除去された後、第６図に示されたイオン
種３７を用いた第２の注入が行われる。第２の注入種は
スペーサ２１及び１９の“足元”を貫通しなければなら
ない０足元はある程度のイオン種を吸収する働きをし、
従って基板１１の部分２８及び３０中に浅い接合領域が
生成される。
それはプラズマエツチングで除去できる。（シかし、も
し材料１７もポリシリコンなら、それもプラズマエツチ
ングプロセスにより損傷を受ける。従って、スペーサ２
３がポリシリコンなら、シリコン窒化物１７のような保
護層の存在が望ましい、積層ゲート上のシリコン窒化物
のような各種の層の使用については、以下のパラグラフ
でより詳細に議論する。） スペーサ２３が除去された後、第６図に示されたイオン
種３７を用いた第２の注入が行われる。第２の注入種は
スペーサ２１及び１９の“足元”を貫通しなければなら
ない０足元はある程度のイオン種を吸収する働きをし、
従って基板１１の部分２８及び３０中に浅い接合領域が
生成される。
もし、 ＣｌＯ２対が形成されつつあるなら、フォトレ
ジスト２９は除去してもよく、第６図中のすでに形成さ
れたデバイス及び同様の工程で形成された相補デバイス
上に、新しいフォトレジストを置いてよい。
ジスト２９は除去してもよく、第６図中のすでに形成さ
れたデバイス及び同様の工程で形成された相補デバイス
上に、新しいフォトレジストを置いてよい。
次に、第７図に示されるように、熱的なドライブインを
行ってよい、注入損傷を除去し、ドーバント種を活性化
するため、レーザ加熱のような他の技術も用いてよい０
次に、もし必要ならば、自己整合サリサイド形成（サリ
サイド）が行われる。第９図はサリサイド形成工程が行
われた後の第７図の構造を示す、典型的な場合、チタン
、タンタル、モリブデン又はタングステンを第７図に描
かれた構造上全体に堆積させる６次に、構造は当業者に
は周知の方法で加熱され、接合２５及び２７、及びゲー
ト１８の上で金属が下のシリコンと選択的に反応し、そ
れぞれシリサイド領域５１．５３及び５５が形成される
。たとえばスペーサ２１を被覆する未反応の金属は、そ
の後容易に除去される。
行ってよい、注入損傷を除去し、ドーバント種を活性化
するため、レーザ加熱のような他の技術も用いてよい０
次に、もし必要ならば、自己整合サリサイド形成（サリ
サイド）が行われる。第９図はサリサイド形成工程が行
われた後の第７図の構造を示す、典型的な場合、チタン
、タンタル、モリブデン又はタングステンを第７図に描
かれた構造上全体に堆積させる６次に、構造は当業者に
は周知の方法で加熱され、接合２５及び２７、及びゲー
ト１８の上で金属が下のシリコンと選択的に反応し、そ
れぞれシリサイド領域５１．５３及び５５が形成される
。たとえばスペーサ２１を被覆する未反応の金属は、そ
の後容易に除去される。
この時点で、第９図に描かれ第１ｍ−笥７図中の一連の
工程により形成された構造のいくつかの利点に注目する
価値がある。シリサイド領域５１及び５３はそれぞれ深
い接合２７及び２９と自己整合している。たとえば、シ
リサイド領域５１は深い接合２７の全体を被覆するが、
（もちろん層２１及び１９の存在により）浅い接合３５
は被覆しない、浅い接合から基板への漏れが急激に増加
するため、シリサイド領域５１が浅い接合３５上に延び
ることは望ましくない、漏れは３５のような低ドープ領
域と基板ｌ１間の空乏領域を通して、シリサイド層の底
の凹凸が原因で生じるトンネルにより起る。領域３５の
ような低ドープ領域上にシリサイドが形成されることに
より生じるもう１つの難点は、シリサイド及びドープシ
リコン間の界面における特性接触抵抗が増加しやすいこ
とである。抵抗率が増すのは、シリサイド及びドープシ
リコン間の界面における低濃度ドーピングによる。
工程により形成された構造のいくつかの利点に注目する
価値がある。シリサイド領域５１及び５３はそれぞれ深
い接合２７及び２９と自己整合している。たとえば、シ
リサイド領域５１は深い接合２７の全体を被覆するが、
（もちろん層２１及び１９の存在により）浅い接合３５
は被覆しない、浅い接合から基板への漏れが急激に増加
するため、シリサイド領域５１が浅い接合３５上に延び
ることは望ましくない、漏れは３５のような低ドープ領
域と基板ｌ１間の空乏領域を通して、シリサイド層の底
の凹凸が原因で生じるトンネルにより起る。領域３５の
ような低ドープ領域上にシリサイドが形成されることに
より生じるもう１つの難点は、シリサイド及びドープシ
リコン間の界面における特性接触抵抗が増加しやすいこ
とである。抵抗率が増すのは、シリサイド及びドープシ
リコン間の界面における低濃度ドーピングによる。
本発明のプロセスは上で述べたオー（Ｏｈ）らが議論し
たプロセスとは対照的である。オー（Ｏｈ）らのプロセ
スは、ゲート形成の後２つの層（酸化物とその後の窒化
物）を用いる。窒化物スペーサが形成され、それは下の
酸化物スペーサの限界を規定する働きをする。窒化物ス
ペーサは除去され、接合形成前に単一の酸化物スペーサ
のみが残る。酸化物スペーサはイオン注入中ある程度入
射イオン種を遮蔽する働きをし、従って一停止ＬＤＤ接
合が形成される。しかし、オー（Ｏｈ）らのプロセスは
注入損傷に対して保護するため、シリコン表面全体の（
層１９のような）保護酸化物を用いることを許容しない
、更に、本発明の二段階接合形成プロセスでは、接合プ
ロフィルのより精密な調整が可能である。オー（Ｏｈ）
らのプロセスでは、その後シリサイド形成前、追加した
ＣＶＤスペーサを形成しなければならない、しかし、（
接合の深い部分の端部を規定する）内部酸化物スペーサ
とＣＶＤスペーサを精密に位置合せすることは不可能で
、従って、シリサイド接触は深い接合の端部と精密に位
置合せすることができない。
たプロセスとは対照的である。オー（Ｏｈ）らのプロセ
スは、ゲート形成の後２つの層（酸化物とその後の窒化
物）を用いる。窒化物スペーサが形成され、それは下の
酸化物スペーサの限界を規定する働きをする。窒化物ス
ペーサは除去され、接合形成前に単一の酸化物スペーサ
のみが残る。酸化物スペーサはイオン注入中ある程度入
射イオン種を遮蔽する働きをし、従って一停止ＬＤＤ接
合が形成される。しかし、オー（Ｏｈ）らのプロセスは
注入損傷に対して保護するため、シリコン表面全体の（
層１９のような）保護酸化物を用いることを許容しない
、更に、本発明の二段階接合形成プロセスでは、接合プ
ロフィルのより精密な調整が可能である。オー（Ｏｈ）
らのプロセスでは、その後シリサイド形成前、追加した
ＣＶＤスペーサを形成しなければならない、しかし、（
接合の深い部分の端部を規定する）内部酸化物スペーサ
とＣＶＤスペーサを精密に位置合せすることは不可能で
、従って、シリサイド接触は深い接合の端部と精密に位
置合せすることができない。
更に比較すると、本発明のプロセスは上で述べたフィエ
スタ（Ｐｆｉｅｓｔｅｒｌの論文に述べられているプロ
セスに対し、各種の利点をもつ、具体的には、フィエス
タ（Ｐｆｉｅｓｔｅｒｌの論文では２つの別々の注入ド
ーズを分離するため丸い側面を有する単一スペーサが示
されており、従ってＬＤＤ構造が生成される。それに対
して、本発明によれば２つの異なる厚さの誘電体を貫い
た注入により、深い接合及び浅い接合領域の形成が可能
になる。従って、本発明によると、最終的な接合プロフ
ィルの非常に精密な調整が行える。更に、フィエスタ１
Ｐｆｉｅｓｔｅｒｌの論文はシリサイド形成について述
べてない。もしフィエスタ（Ｐｆｉｅｓｔｅｒ）の方法
でシリサイド形成を試みても、深い接合とシリサイドを
自己整合させる方法はない。
スタ（Ｐｆｉｅｓｔｅｒｌの論文に述べられているプロ
セスに対し、各種の利点をもつ、具体的には、フィエス
タ（Ｐｆｉｅｓｔｅｒｌの論文では２つの別々の注入ド
ーズを分離するため丸い側面を有する単一スペーサが示
されており、従ってＬＤＤ構造が生成される。それに対
して、本発明によれば２つの異なる厚さの誘電体を貫い
た注入により、深い接合及び浅い接合領域の形成が可能
になる。従って、本発明によると、最終的な接合プロフ
ィルの非常に精密な調整が行える。更に、フィエスタ１
Ｐｆｉｅｓｔｅｒｌの論文はシリサイド形成について述
べてない。もしフィエスタ（Ｐｆｉｅｓｔｅｒ）の方法
でシリサイド形成を試みても、深い接合とシリサイドを
自己整合させる方法はない。
更に、本発明の構造は従来のトランジスタ構造及びプロ
セスに比べ、別の一連の利点を有する。
セスに比べ、別の一連の利点を有する。
これらの利点について以下に列挙する。
本発明が必要とするマスク工程は、従来のＬＤＤプロセ
スより少い、典型的なＣｌＯ２ＬＤＤ製作には３〜４枚
のマスクを必要とする。しかし、本発明ではＣｌＯ２Ｌ
ＤＤ構造を形成するのに、２枚だけ（ｎ基板のプロセス
を行っている間ｎ基板を被覆する１枚と、その逆のもの
）のマスクを必要とする。
スより少い、典型的なＣｌＯ２ＬＤＤ製作には３〜４枚
のマスクを必要とする。しかし、本発明ではＣｌＯ２Ｌ
ＤＤ構造を形成するのに、２枚だけ（ｎ基板のプロセス
を行っている間ｎ基板を被覆する１枚と、その逆のもの
）のマスクを必要とする。
本発明はソース／ドレインシリサイドとゲート間の短絡
を防止する助けをする。（ソース／ドレイン接触のシリ
サイド形成に一般的に用いられる）チタンのようなある
種の金属は、ＴＥＯ３型スペーサを貫いてゲートの方へ
移動し、ソース／ドレインとゲート間の短絡の原因とな
る。しかし、スペーサ２１（それは典型的な場合、シリ
コン窒化物又はシリコンオキシナイトライドである）が
金属移動に対する保護シールド又は障壁となるため１本
発明はこのモードの故障を除く助けとなる。
を防止する助けをする。（ソース／ドレイン接触のシリ
サイド形成に一般的に用いられる）チタンのようなある
種の金属は、ＴＥＯ３型スペーサを貫いてゲートの方へ
移動し、ソース／ドレインとゲート間の短絡の原因とな
る。しかし、スペーサ２１（それは典型的な場合、シリ
コン窒化物又はシリコンオキシナイトライドである）が
金属移動に対する保護シールド又は障壁となるため１本
発明はこのモードの故障を除く助けとなる。
本発明のもう１つの重要な利点は、層２１が別の形の粒
子が積層ゲート中に移動するのを防止する助けとなりつ
るということである。具体的には層２１のないある種の
デバイスは、ならし運転中各種の故障を起しうることが
わかっている。ある種の故障は従来のシリコン酸化物ゲ
ートスペーサを貫いて、シリコン粒子が移動するためで
あると信じられている。シリコン粒子はゲートのソース
／ドレインへの短絡の原因となりつる１本発明は、スペ
ーサ２１がシリコン窒化物又はシリコンオキシナイトラ
イドのようなシリコンの移動に対して遮蔽又は障壁とな
る材料である時、この故障を除く助けとなる。
子が積層ゲート中に移動するのを防止する助けとなりつ
るということである。具体的には層２１のないある種の
デバイスは、ならし運転中各種の故障を起しうることが
わかっている。ある種の故障は従来のシリコン酸化物ゲ
ートスペーサを貫いて、シリコン粒子が移動するためで
あると信じられている。シリコン粒子はゲートのソース
／ドレインへの短絡の原因となりつる１本発明は、スペ
ーサ２１がシリコン窒化物又はシリコンオキシナイトラ
イドのようなシリコンの移動に対して遮蔽又は障壁とな
る材料である時、この故障を除く助けとなる。
本発明を単一のシリコン酸化物スペーサを用いた構造と
比較した時、もう１つの利点が明らかになる。単一シリ
コン酸化物スペーサを生成するために用いられる非等方
性エツチングプロセスは。
比較した時、もう１つの利点が明らかになる。単一シリ
コン酸化物スペーサを生成するために用いられる非等方
性エツチングプロセスは。
通常の終了点を越えて行われる。すなわち、オーバーエ
ツチングされる。オーバーエツチングはしばしばフィー
ルド酸化物中に溝を発生させる。溝はフィールド酸化物
がソース／トレイン接合と接触する端部（すなわち、酸
化物バーズビークがドープシリコン表面とあう場所）で
生じる。溝はある程度アンドープシリコン基板を露出さ
せる。
ツチングされる。オーバーエツチングはしばしばフィー
ルド酸化物中に溝を発生させる。溝はフィールド酸化物
がソース／トレイン接合と接触する端部（すなわち、酸
化物バーズビークがドープシリコン表面とあう場所）で
生じる。溝はある程度アンドープシリコン基板を露出さ
せる。
不幸なことに、その後のサリサイド形成プロセスで、サ
リサイドを通して、接合と露出したシリコン間の電気的
短絡が生じる０層２１が層２３のエツチング中エッチ停
止の働きをするため、本発明はオーバーエツチングの問
題を避ける助けとなる。
リサイドを通して、接合と露出したシリコン間の電気的
短絡が生じる０層２１が層２３のエツチング中エッチ停
止の働きをするため、本発明はオーバーエツチングの問
題を避ける助けとなる。
層２１に達した時、それ以上のエツチングは注意して行
わなければならないことに気がっ＜、（本発明によって
避けられるもう１つの形のオーバーエツチングは、酸化
物上にある２つのランナ間のフィールド酸化物中に生じ
つる溝の形成である。
わなければならないことに気がっ＜、（本発明によって
避けられるもう１つの形のオーバーエツチングは、酸化
物上にある２つのランナ間のフィールド酸化物中に生じ
つる溝の形成である。
溝形成はランチ間の間隙のアスペクト比を拡大させ、そ
の後の誘電体被覆を困難にする。やはりエッチ停止の働
きをする層２１が存在することは。
の後の誘電体被覆を困難にする。やはりエッチ停止の働
きをする層２１が存在することは。
オーバーエツチングを防止し、溝形成の問題を防止する
助けとなる。） 本発明の考えの応用について、これまで主として低ドー
プドレイン（ＬＤＤ）構造の形成に関連して述べてきた
が１本発明の考えは低ドープドレインを必要としないデ
バイスにも適用できる。そのような応用の例が、第８図
に示されている。第８図に描かれている構造は、第４図
に描かれた構造が製作された後に得られる。第８図の構
造は第４図の構造にイオン注入工程とドライブインを施
すことにより生じる。第８図を調べると、層１９．２１
及び２３が側面に接した積層ゲート１８下に形成された
ソース及びドレイン領域４１及び４３が示されている。
助けとなる。） 本発明の考えの応用について、これまで主として低ドー
プドレイン（ＬＤＤ）構造の形成に関連して述べてきた
が１本発明の考えは低ドープドレインを必要としないデ
バイスにも適用できる。そのような応用の例が、第８図
に示されている。第８図に描かれている構造は、第４図
に描かれた構造が製作された後に得られる。第８図の構
造は第４図の構造にイオン注入工程とドライブインを施
すことにより生じる。第８図を調べると、層１９．２１
及び２３が側面に接した積層ゲート１８下に形成された
ソース及びドレイン領域４１及び４３が示されている。
低ドープ接合の必要がないから、第８図に描かれた構造
から層２３を除去する必要がないことに気づくであろう
。
から層２３を除去する必要がないことに気づくであろう
。
本発明の考えのもう１つの応用が、第１１１２１−π１
５図に描かれている。第１１図は製作の典型的な最初の
工程中の半導体ウェハの一部の断面図である。基板Ｉｌ
ｌはシリコン又はエピタキシャルシリコンでよい。フィ
ールド酸化物１１３が基板１１１上に形成される。ゲー
ト酸化物１１５が基板Ｉｌｌ上に形成される。典型的な
場合ポリシリコンである層１１７が層１１５上に形成さ
れる。シリコン窒化物又はシリコンオキシナイトライド
でよい層１１８が、層１１７を被覆する。典型的な場合
、半導体ウェハ製作の最初の工程中に１層１１５ 、１
１７及び１１８が形成される。第１１図を第１図と比べ
ると、余分な層（層１１８ ）が第１１図に描かれ、第
１図にはないことが明らかである１層１１５ 、１１７
及び１１８の典型的な厚さは、それぞれ１００−２００
人、２５００−４０００人及び１５００−３０００人で
ある。
５図に描かれている。第１１図は製作の典型的な最初の
工程中の半導体ウェハの一部の断面図である。基板Ｉｌ
ｌはシリコン又はエピタキシャルシリコンでよい。フィ
ールド酸化物１１３が基板１１１上に形成される。ゲー
ト酸化物１１５が基板Ｉｌｌ上に形成される。典型的な
場合ポリシリコンである層１１７が層１１５上に形成さ
れる。シリコン窒化物又はシリコンオキシナイトライド
でよい層１１８が、層１１７を被覆する。典型的な場合
、半導体ウェハ製作の最初の工程中に１層１１５ 、１
１７及び１１８が形成される。第１１図を第１図と比べ
ると、余分な層（層１１８ ）が第１１図に描かれ、第
１図にはないことが明らかである１層１１５ 、１１７
及び１１８の典型的な厚さは、それぞれ１００−２００
人、２５００−４０００人及び１５００−３０００人で
ある。
第１２図を参照すると、層１１８ 、１１７及び１１５
はパターン形成され、フィールド酸化物１１３上に延び
るランナ２０３とともに、ゲート２０１及び２０５が生
成する。従って、第７２１１−’Ｊ’１５図はフィール
ド酸化物１１３により分離された２つの隣接したトラン
ジスタの形成を示す、更に、ゲートレベルランナ２０３
はフィールド酸化物１１３に沿って延びる。
はパターン形成され、フィールド酸化物１１３上に延び
るランナ２０３とともに、ゲート２０１及び２０５が生
成する。従って、第７２１１−’Ｊ’１５図はフィール
ド酸化物１１３により分離された２つの隣接したトラン
ジスタの形成を示す、更に、ゲートレベルランナ２０３
はフィールド酸化物１１３に沿って延びる。
（第１２図の具体的な断面図には示されていないが）ゲ
ートレベルランナ２０３はゲート２０１又は２０５又は
いくつかの他のトランジスタ（図示されていない）のゲ
ート、ソース又はドレインに接続されてもよい。
ートレベルランナ２０３はゲート２０１又は２０５又は
いくつかの他のトランジスタ（図示されていない）のゲ
ート、ソース又はドレインに接続されてもよい。
第１３図において、二酸化シリコンでよい層１１９が、
基板１１１上に形成されている０次に、層１２１を堆積
させる０層１２１はシリコン窒化物又はシリコンオキシ
ナイトライドでよい０層１２３を層１２１上に堆積させ
る０層１２３はＴＥ０１又はＢＰＴＥＯ３又は任意の各
種の堆積誘電体で形成されてよい１層１１９ 、１２１
及ヒ１２３ノ典型的す厚サバ、第１１１１１４’７図中
の先に述べた層１９．２１及び２３の厚さと同様である
。
基板１１１上に形成されている０次に、層１２１を堆積
させる０層１２１はシリコン窒化物又はシリコンオキシ
ナイトライドでよい０層１２３を層１２１上に堆積させ
る０層１２３はＴＥ０１又はＢＰＴＥＯ３又は任意の各
種の堆積誘電体で形成されてよい１層１１９ 、１２１
及ヒ１２３ノ典型的す厚サバ、第１１１１１４’７図中
の先に述べた層１９．２１及び２３の厚さと同様である
。
次に、第４１Ｅ−’！１０図に描かれたものと同様に、
層１２３ 、１２１及び（必要に応じて）１１９を非等
方的にエツチングし、第４図に描かれているスペーサ層
１１９ 、１２１及び１２３を生成させる。ソース／ド
レイン領域３００ 、３０１及び３０２は、前に述べた
のと同様に形成してよい、第１４図は接合３００ 、３
０１及び３０２の形が標準的なプロフィルをもつように
示しているが、第ｓ＠−１７図に関連して述べたプロセ
スにより、必要ならば低ドープドレイン（ＬＤＤ）プロ
フィルを作ってもよい、ソース／ドレイン領ｔｄ３００
、３０１及び３０２上にサリサイドを形成することが
望ましいなら、第９図に描かれたものと同様に行ってよ
い、従って、第１４図はゲート２０１及び２０５及びラ
ンナ２０３に隣接したスペーサ層１２３を描いているが
、もし低ドープドレイン構造を生成させるなら、層１２
３は除くことは明らかである。更に、第１４図を調べる
と、第喝−慎１０図とは異り、ゲート２０１及び２０５
は上の保護窒化物層１１８を有する。更に、ゲートラン
ナ２０３は同様の上の保護窒化物層１１８′ を有する
。従って、第１４図に描かれた構造は、ゲートの側面に
接した少くとも２つの保護層と上の保護窒化物層を有す
ることがわかる。
層１２３ 、１２１及び（必要に応じて）１１９を非等
方的にエツチングし、第４図に描かれているスペーサ層
１１９ 、１２１及び１２３を生成させる。ソース／ド
レイン領域３００ 、３０１及び３０２は、前に述べた
のと同様に形成してよい、第１４図は接合３００ 、３
０１及び３０２の形が標準的なプロフィルをもつように
示しているが、第ｓ＠−１７図に関連して述べたプロセ
スにより、必要ならば低ドープドレイン（ＬＤＤ）プロ
フィルを作ってもよい、ソース／ドレイン領ｔｄ３００
、３０１及び３０２上にサリサイドを形成することが
望ましいなら、第９図に描かれたものと同様に行ってよ
い、従って、第１４図はゲート２０１及び２０５及びラ
ンナ２０３に隣接したスペーサ層１２３を描いているが
、もし低ドープドレイン構造を生成させるなら、層１２
３は除くことは明らかである。更に、第１４図を調べる
と、第喝−慎１０図とは異り、ゲート２０１及び２０５
は上の保護窒化物層１１８を有する。更に、ゲートラン
ナ２０３は同様の上の保護窒化物層１１８′ を有する
。従って、第１４図に描かれた構造は、ゲートの側面に
接した少くとも２つの保護層と上の保護窒化物層を有す
ることがわかる。
また、第１４図には上の導電体層１７０が描かれている
０層１７０はポリシリコン、アルミニウム。
０層１７０はポリシリコン、アルミニウム。
金、タングステン、金属シリサイド又は他の任意の導電
性材料でよい。
性材料でよい。
第１５図において、層１７０はパターン形成されている
０層１７（ｌの残った部分は、ソース／ドレイン領域３
００をソース／ドレイン領域３０１に接続している。パ
ターン形成された層１７０はゲートランナ２０３上に延
びているが、それとは電気的に接触していない、ランチ
２０３の側面に接する窒化物層１２１とともに保護窒化
物層１１８が存在することにより、パターン形成された
層１７０とランナ２０３のポリシリコン中心部１１７′
の電気的接触が防止される。 （ＬＤＤ構造の製作中
に起るように、たとえ縁状の層１２３が除去されても、
パターン形成された層１７０とポリシリコン１１７′間
の電気的接触は、スペーサ１２１及び１１９により、な
お防止される。）従って１本発明の構造は、ゲートラン
ナへの短絡の可能性なく、異なるトランジスタの接合領
域間のサブゲートレベル相互接続の形成を容易にした。
０層１７（ｌの残った部分は、ソース／ドレイン領域３
００をソース／ドレイン領域３０１に接続している。パ
ターン形成された層１７０はゲートランナ２０３上に延
びているが、それとは電気的に接触していない、ランチ
２０３の側面に接する窒化物層１２１とともに保護窒化
物層１１８が存在することにより、パターン形成された
層１７０とランナ２０３のポリシリコン中心部１１７′
の電気的接触が防止される。 （ＬＤＤ構造の製作中
に起るように、たとえ縁状の層１２３が除去されても、
パターン形成された層１７０とポリシリコン１１７′間
の電気的接触は、スペーサ１２１及び１１９により、な
お防止される。）従って１本発明の構造は、ゲートラン
ナへの短絡の可能性なく、異なるトランジスタの接合領
域間のサブゲートレベル相互接続の形成を容易にした。
（すなわち、不活性化誘電体の堆積と電極用窓あけの前
に、接続が形成される。）
に、接続が形成される。）
第１１４１５図は本発明の各種実施例を製作するための
一連のプロセスを示す断面図である。 〈主要部分の符号の説明〉 積層ゲート −−−−１８ 基板 −−−−１１ 第１の材料層−−−−１９ 第２の材料層−−−−２１ 第３の材料層−−−−２３ ＩＧ １ ＩＧ ＩＧ ＩＧ ＩＧ Ｆ工ＣＥ ０ ＩＧ ＩＧ １ ＩＧ ２ ＩＧ ３
一連のプロセスを示す断面図である。 〈主要部分の符号の説明〉 積層ゲート −−−−１８ 基板 −−−−１１ 第１の材料層−−−−１９ 第２の材料層−−−−２１ 第３の材料層−−−−２３ ＩＧ １ ＩＧ ＩＧ ＩＧ ＩＧ Ｆ工ＣＥ ０ ＩＧ ＩＧ １ ＩＧ ２ ＩＧ ３
Claims (1)
- 【特許請求の範囲】 １、基板（たとえば１１）上に積層ゲート（たとえば１
８）を形成する工程： 前記積層ゲート（たとえば１８）及び前記基板（たとえ
ば１１）上に、第１の材料層（たとえば１９）を形成す
る工程： 前記第１の材料層（たとえば１９）上に第２の材料層（
たとえば２１）を形成する工程：前記第２の材料層（た
とえば２１）上に第３の材料層（たとえば２３）を形成
する工程：を含む半導体の製作方法において、 第１のスペーサ（たとえば２３）を形成するため、前記
第３の層（たとえば２３）を非等方的にエッチングし、
その後前記第１のスペーサ下に第２のスペーサ（たとえ
ば２１）を形成するため、前記第２の層（たとえば２１
）をエッチングすることを特徴とする方法。 ２、ドーパント物質（たとえば３１）に前記基板（たと
えば１１）を露出させ、前記第２のスペーサ（たとえば
２１）は前記ドーパント物質の少くとも一部を阻止する
か、ある程度を吸収するためのマスクとして働く請求項
１記載の方法。 ３、ドーパント物質（たとえば３１）に前記基板（たと
えば１１）を露出させ、前記第１（たとえば２３）及び
第２（たとえば２１）のスペーサは前記ドーパント物質
（たとえば３７）の少くとも一部を阻止するかある程度
を吸収するためのマスクとして働く工程、 前記第１のスペーサ（たとえば２３）を除去する工程、 前記基板（たとえば１１）をドーパント物質（たとえば
３７）に露出させ、前記第２のスペーサ（たとえば２１
）は前記ドーパント物質（たとえば３７）の少くとも一
部を阻止するかある程度を吸収するためのマスクとして
働く工程が更に含まれる請求項１記載の方法。 ４、前記基板（たとえば１１）上にシリサイド（たとえ
ば５１）を形成する工程が更に含まれる請求項１記載の
方法。 ５、前記積層ゲート（たとえば１８）は二酸化シリコン
の層（たとえば１５）上のポリシリコン層（たとえば１
７）を含み、前記第１の材料層（たとえば１９）は酸化
物層で、前記第２の材料層（たとえば２１）は窒化物層
、前記第３の材料層（たとえば２３）は酸化物層である
請求項１記載の方法。 ６、前記第１のスペーサ（たとえば２３）は丸い側面を
もち、前記第２のスペーサ（たとえ ば２１）は平坦な側面をもつ請求項５記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/422,834 US5153145A (en) | 1989-10-17 | 1989-10-17 | Fet with gate spacer |
| US422,834 | 1989-10-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03139847A true JPH03139847A (ja) | 1991-06-14 |
Family
ID=23676607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2276566A Pending JPH03139847A (ja) | 1989-10-17 | 1990-10-17 | ゲートスペーサを有するｆｅｔ |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5153145A (ja) |
| EP (1) | EP0424019B1 (ja) |
| JP (1) | JPH03139847A (ja) |
| DE (1) | DE69027832T2 (ja) |
| ES (1) | ES2088985T3 (ja) |
| HK (1) | HK179796A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008028398A (ja) * | 2006-07-21 | 2008-02-07 | Dongbu Hitek Co Ltd | 半導体素子及びその製造方法 |
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