JP3039978B2 - 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法 - Google Patents
集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、モノリチックな半導性基板上に集積MISFET
デバイスの電界分離構造及びゲート構造を形成する方法
に関する。この新規な方法は特に高い記憶密度を有する
デバイス（VLSI及びULSI）を形成するために適し、つま
り超微細構造を有することを特徴とする。
デバイスの電界分離構造及びゲート構造を形成する方法
に関する。この新規な方法は特に高い記憶密度を有する
デバイス（VLSI及びULSI）を形成するために適し、つま
り超微細構造を有することを特徴とする。
（従来技術） MISFETデバイスではより詳細には集積MOSFETデバイス
では、個々の集積デバイス間（つまり活性エリア間）に
分離構造を提供することが必要である。該分離構造の主
要な機能は、個々の真性トランジスタが互いに接続され
ることにより生ずるパラシチックなMOSFETトランジスタ
の動作を阻害することである。これは第１図及び第２図
に概略的に図示され、第１図及び第２図はそれぞれ、そ
れぞれのソースエリア2a及び2b及びドレンエリア3a及び
3b間の２個のトランジスタＡ及びＢの活性エリアを横切
る多結晶シリコンライン１により構成される共通ゲート
構造を有する１対の集積MOSFETトランジスタＡ及びＢの
概略平面図及び部分断面図である。２個の活性エリア
は、シリコン基板の酸化により熱的に成長する比較的厚
い絶縁層典型的には電界酸化物層により幾何的に限定さ
れる。第１図及び第２図から明確なように、第１図の点
線枠Ｐにより限定されるゾーン中にはパラシチックなMO
SFETトランジスタが存在し、そのゲートは、第１図中に
示されたII−II線に沿った断面から見た第２図の部分断
面図に表されているように、２個の真性トランジスタの
ゲートと共通になっている。
では、個々の集積デバイス間（つまり活性エリア間）に
分離構造を提供することが必要である。該分離構造の主
要な機能は、個々の真性トランジスタが互いに接続され
ることにより生ずるパラシチックなMOSFETトランジスタ
の動作を阻害することである。これは第１図及び第２図
に概略的に図示され、第１図及び第２図はそれぞれ、そ
れぞれのソースエリア2a及び2b及びドレンエリア3a及び
3b間の２個のトランジスタＡ及びＢの活性エリアを横切
る多結晶シリコンライン１により構成される共通ゲート
構造を有する１対の集積MOSFETトランジスタＡ及びＢの
概略平面図及び部分断面図である。２個の活性エリア
は、シリコン基板の酸化により熱的に成長する比較的厚
い絶縁層典型的には電界酸化物層により幾何的に限定さ
れる。第１図及び第２図から明確なように、第１図の点
線枠Ｐにより限定されるゾーン中にはパラシチックなMO
SFETトランジスタが存在し、そのゲートは、第１図中に
示されたII−II線に沿った断面から見た第２図の部分断
面図に表されているように、２個の真性トランジスタの
ゲートと共通になっている。
このパラシチックなMOSFETの動作を阻害するためには
その電気的特性を可能な限り抑制することが必要であり
かつこのような機能はこのようなパラシチックなトラン
ジスタのゲート酸化物を実際に表す電界酸化物４により
与えられる。しきい電圧（Vt）と呼ばれるパラメータは
通常、トランジスタのチャンネルを通して電流を流すた
めにトランジスタ（パラシチック）のゲートに加えられ
なければならない最小電圧として定義される。この臨界
電圧は分離電界酸化物が厚くなるほど高くなり、分離電
界酸化物の下の領域中の半導性基板のドーピングレベル
が高いほど高くなる。この理由のため、第２図に示す通
り、電界分離構造の形成は、電界酸化物の真下の基板半
導体中にドーピングレベルが高い領域５を創り出すため
にドーパントのインプランテーションを行うことを含ん
で成っている。更に電界酸化物により構成される比較的
厚い絶縁層は上側の導電層と前記半導性基板間のパラシ
チックなキャパシタンスを減少させる。
その電気的特性を可能な限り抑制することが必要であり
かつこのような機能はこのようなパラシチックなトラン
ジスタのゲート酸化物を実際に表す電界酸化物４により
与えられる。しきい電圧（Vt）と呼ばれるパラメータは
通常、トランジスタのチャンネルを通して電流を流すた
めにトランジスタ（パラシチック）のゲートに加えられ
なければならない最小電圧として定義される。この臨界
電圧は分離電界酸化物が厚くなるほど高くなり、分離電
界酸化物の下の領域中の半導性基板のドーピングレベル
が高いほど高くなる。この理由のため、第２図に示す通
り、電界分離構造の形成は、電界酸化物の真下の基板半
導体中にドーピングレベルが高い領域５を創り出すため
にドーパントのインプランテーションを行うことを含ん
で成っている。更に電界酸化物により構成される比較的
厚い絶縁層は上側の導電層と前記半導性基板間のパラシ
チックなキャパシタンスを減少させる。
従来電界酸化物は、シリコン窒化物のマスキング層に
より幾何的に限定されるエリア上に所望厚さの酸化物が
得られるまで単結晶シリコン基板の熱酸化により成長
し、前記シリコン窒化物マスキング層の物質は拡散酸素
に対して不透過性であり従って連続的に水素と反応する
酸素を生じさせる条件下の酸化雰囲気にシリコンを露出
させることを通常必要とする強い熱酸化処理の間に活性
エリアを保護する。典型的には前記電界酸化物の厚さは
5000Åより大きく、つまりゲート酸化物層より少なくと
も約20倍厚く、該ゲート酸化物層は通常厳重にコントロ
ールされた条件下でシリコンの熱酸化により活性エリア
中に形成される。
より幾何的に限定されるエリア上に所望厚さの酸化物が
得られるまで単結晶シリコン基板の熱酸化により成長
し、前記シリコン窒化物マスキング層の物質は拡散酸素
に対して不透過性であり従って連続的に水素と反応する
酸素を生じさせる条件下の酸化雰囲気にシリコンを露出
させることを通常必要とする強い熱酸化処理の間に活性
エリアを保護する。典型的には前記電界酸化物の厚さは
5000Åより大きく、つまりゲート酸化物層より少なくと
も約20倍厚く、該ゲート酸化物層は通常厳重にコントロ
ールされた条件下でシリコンの熱酸化により活性エリア
中に形成される。
生産性に関する明確な理由のため電界酸化物の成長は
比較的高温（＞800℃）で行われなければならない。マ
スキング用シリコン窒化物は単結晶シリコンのそれとは
実質的に異なった熱膨張係数を有し、そしてこの熱膨張
係数の差異はシリコン基板中に応力を生じさせこの応力
は集積デバイスの電気的挙動に重大な影響を及ぼす結晶
格子欠陥をしばしば生じさせることがある。更にシリコ
ン中の酸素の通常の拡散を通してマスキング用シリコン
窒化物層の周囲の部分の下にもかなり遅い速度で酸化物
が成長し易いためそして窒化物層の端部が熱膨張係数の
差異の結果僅かに上昇してカールされ易いため、前記基
板とマスキング用シリコン窒化物層間の異なった熱膨張
は電界酸化物のフランク上にテーパを有する突起（プラ
ノックスの嘴としても知られる）を形成することに寄与
する。この現象は集積構造のディメンジョンを減少させ
る可能性を大きく限定する。
比較的高温（＞800℃）で行われなければならない。マ
スキング用シリコン窒化物は単結晶シリコンのそれとは
実質的に異なった熱膨張係数を有し、そしてこの熱膨張
係数の差異はシリコン基板中に応力を生じさせこの応力
は集積デバイスの電気的挙動に重大な影響を及ぼす結晶
格子欠陥をしばしば生じさせることがある。更にシリコ
ン中の酸素の通常の拡散を通してマスキング用シリコン
窒化物層の周囲の部分の下にもかなり遅い速度で酸化物
が成長し易いためそして窒化物層の端部が熱膨張係数の
差異の結果僅かに上昇してカールされ易いため、前記基
板とマスキング用シリコン窒化物層間の異なった熱膨張
は電界酸化物のフランク上にテーパを有する突起（プラ
ノックスの嘴としても知られる）を形成することに寄与
する。この現象は集積構造のディメンジョンを減少させ
る可能性を大きく限定する。
活性エリアと電界酸化物の上部表面との間のステップ
の無視できない高さに起因してデバイスの前部表面の平
面性の顕著なロスも、その上に付着する金属層による良
好なステップ被覆を確保することが困難になるため（つ
まり相互接続金属トラックの電気的接続の問題のた
め）、集積デバイスのサイズの減少に関する重要な阻害
因子となる。
の無視できない高さに起因してデバイスの前部表面の平
面性の顕著なロスも、その上に付着する金属層による良
好なステップ被覆を確保することが困難になるため（つ
まり相互接続金属トラックの電気的接続の問題のた
め）、集積デバイスのサイズの減少に関する重要な阻害
因子となる。
より大きい記憶密度を得るためこれらの限定を解消す
るために、分離エリア中のシリコンの予備エッチング、
続いてこれらの分離エリア中のドーピングレベルを増加
させるためのドーパントのインプランテーション、続い
て例えば付着したシリコン酸化物である絶縁物質により
エッチングした領域の充填を必要とする電界分離構造を
形成するための代替技術が提案されている。「埋設酸化
物分離（Buried Oxide Isolation）」の頭文字からBOX
分離としても知られるこれらの技術はウエファの前部表
面を実質的に平滑に維持するが、単結晶シリコン基板に
必要な予備エッチングのため高価であり、かつ前記基板
をエッチングするために使用される技術も結晶中に欠陥
を生じさせることがある。
るために、分離エリア中のシリコンの予備エッチング、
続いてこれらの分離エリア中のドーピングレベルを増加
させるためのドーパントのインプランテーション、続い
て例えば付着したシリコン酸化物である絶縁物質により
エッチングした領域の充填を必要とする電界分離構造を
形成するための代替技術が提案されている。「埋設酸化
物分離（Buried Oxide Isolation）」の頭文字からBOX
分離としても知られるこれらの技術はウエファの前部表
面を実質的に平滑に維持するが、単結晶シリコン基板に
必要な予備エッチングのため高価であり、かつ前記基板
をエッチングするために使用される技術も結晶中に欠陥
を生じさせることがある。
（発明の目的及び概要） 本発明の対象である方法は、単結晶半導性基板中に認
識できる程度の応力を生じさせることのない一連の製造
ステップを通してデバイスの顕著な平面性を維持しなが
ら、その幾何的限定の極度に高い正確性により特徴付け
られる電界分離構造を形成することにより、既知のプロ
セスの前記欠点の全てを解決する。
識できる程度の応力を生じさせることのない一連の製造
ステップを通してデバイスの顕著な平面性を維持しなが
ら、その幾何的限定の極度に高い正確性により特徴付け
られる電界分離構造を形成することにより、既知のプロ
セスの前記欠点の全てを解決する。
電界分離部の形成に加えて、半導性基板の表面領域の
ドーピングレベルを増加させるためのドーパントのイン
プランテーションも、電界分離絶縁層が基板表面の限定
された部分上に適切な絶縁物質の化学蒸着を行うことに
より少なくとも部分的に形成されているため、基板物質
自体の修飾や切断（酸化又はエッチング）を含まなくと
もよい。
ドーピングレベルを増加させるためのドーパントのイン
プランテーションも、電界分離絶縁層が基板表面の限定
された部分上に適切な絶縁物質の化学蒸着を行うことに
より少なくとも部分的に形成されているため、基板物質
自体の修飾や切断（酸化又はエッチング）を含まなくと
もよい。
電界分離構造の絶縁物質の付着の間、基板前部の活性
エリアは第１の導電性物質のマトリクス層の部分により
マスクされ、意図的に付着されかつ前もって幾何的に限
定され、かつ最終的にはそこから集積MISFETデバイスの
ゲート構造がパターン化される。
エリアは第１の導電性物質のマトリクス層の部分により
マスクされ、意図的に付着されかつ前もって幾何的に限
定され、かつ最終的にはそこから集積MISFETデバイスの
ゲート構造がパターン化される。
従って本発明方法によると電界分離構造が形成される
だけでなくそれぞれの活性エリア中のゲート構造も実質
的に予備形成される。
だけでなくそれぞれの活性エリア中のゲート構造も実質
的に予備形成される。
実質的に整合するように蒸気相から化学蒸着されかつ
活性エリアをマスキングする導電性物質のマトリクス層
の厚さに実質的に類似する厚さを有する電界分離絶縁層
は、広く知られた技術の任意のものを使用して平面化さ
れることができる。平面化は、ウエファ表面の空隙を充
填できるガラス状物質（スパン−オン−グラスつまりSO
G）又は充分に流動性のあるフォトレジスト物質をスピ
ンさせることにより、又は熱処理により成形できるよう
に再流動させることのできる硼素−リンシリケートガラ
スのような物質をその上に付着させることにより行うこ
とができる。ウエファ表面を平面化用物質で被覆した
後、該表面を通常の通りエッチング−バックステップに
よって処理し、該ステップを依然として活性エリアを被
覆している第１の導電性物質の前記マトリクス層の部分
のピーク（嘴）が露出するまで行う。この手法によりス
テップ（段部）のない実質的に平滑な表面を容易に得る
ことができる。この平面化された表面上に、前記第１の
マトリクス層と同一の導電性物質の第２の層を、それぞ
れの活性エリアを依然として被覆している下に位置する
前記第１のマトリクス層の露出部分と電気的に接続され
るように付着させる。通常のゲートMASKを使用するマス
キングステップを通して、ゲート構造が幾何的に限定さ
れかつ導電性物質がエッチングされ導電性物質の選択的
エッチング条件下で全てのマスクされていないエリアか
ら完全に除去される。
活性エリアをマスキングする導電性物質のマトリクス層
の厚さに実質的に類似する厚さを有する電界分離絶縁層
は、広く知られた技術の任意のものを使用して平面化さ
れることができる。平面化は、ウエファ表面の空隙を充
填できるガラス状物質（スパン−オン−グラスつまりSO
G）又は充分に流動性のあるフォトレジスト物質をスピ
ンさせることにより、又は熱処理により成形できるよう
に再流動させることのできる硼素−リンシリケートガラ
スのような物質をその上に付着させることにより行うこ
とができる。ウエファ表面を平面化用物質で被覆した
後、該表面を通常の通りエッチング−バックステップに
よって処理し、該ステップを依然として活性エリアを被
覆している第１の導電性物質の前記マトリクス層の部分
のピーク（嘴）が露出するまで行う。この手法によりス
テップ（段部）のない実質的に平滑な表面を容易に得る
ことができる。この平面化された表面上に、前記第１の
マトリクス層と同一の導電性物質の第２の層を、それぞ
れの活性エリアを依然として被覆している下に位置する
前記第１のマトリクス層の露出部分と電気的に接続され
るように付着させる。通常のゲートMASKを使用するマス
キングステップを通して、ゲート構造が幾何的に限定さ
れかつ導電性物質がエッチングされ導電性物質の選択的
エッチング条件下で全てのマスクされていないエリアか
ら完全に除去される。
次いで製造プロセスは完了するまで標準的な操作の順
序に従って継続されて、本発明方法による集積MISFETデ
バイスの電界分離構造及びゲート構造が形成され、設定
された目的が完全に達成される。
序に従って継続されて、本発明方法による集積MISFETデ
バイスの電界分離構造及びゲート構造が形成され、設定
された目的が完全に達成される。
既知のプロセスに対する本発明方法の利点は多数存在
するが、特に次の利点を挙げることができる。
するが、特に次の利点を挙げることができる。
（１） 電界分離酸化物の端部に沿ってテーパ（プラノ
ックスの嘴）を有する突起が存在することがなく、従っ
て高い記憶密度のデバイスを製造するために適してい
る。
ックスの嘴）を有する突起が存在することがなく、従っ
て高い記憶密度のデバイスを製造するために適してい
る。
（２） ウエファの表面が実質的に平滑になる。
（３） 強い熱処理を必要としない。
（４） 単結晶半導性基板中に応力が生じない。
（５） シリコン窒化物の使用が不要であり、従ってこ
の物質専用の付着用オーブンが必要なく、更にシリコン
窒化物マスキング技術に通常伴ういわゆる「パッド酸化
物」層の成長が不要である。
の物質専用の付着用オーブンが必要なく、更にシリコン
窒化物マスキング技術に通常伴ういわゆる「パッド酸化
物」層の成長が不要である。
（６） 従来の「窒化物」プロセス又は「BOX分離」分
離のフロートチャートと比較して流線形のフロートチャ
ートが得られる。
離のフロートチャートと比較して流線形のフロートチャ
ートが得られる。
（７） 絶縁物質が付着されかつ熱成長しないため、前
記製造方法に物質的な負担を負わせることなく、特定の
用途用の電界分離層の厚さを増加させる可能性が生ず
る。
記製造方法に物質的な負担を負わせることなく、特定の
用途用の電界分離層の厚さを増加させる可能性が生ず
る。
（図面の簡単な説明） 本発明の異なった特徴及び利点は添付図面を参照して
行う好ましい態様の引き続く説明を通して明らかになる
であろう。
行う好ましい態様の引き続く説明を通して明らかになる
であろう。
第１図は、集積MOSFETトランジスタ対の概略平面図、 第２図は、第１図の集積構造の特定ゾーンのII−II面
から見た部分断面図で、ここでは電界分離構造は既知技
術に従って熱的に成長した電界酸化物である。
から見た部分断面図で、ここでは電界分離構造は既知技
術に従って熱的に成長した電界酸化物である。
第３、3A、3B及び3C図から第８、8A、8B及び8C図まで
は、本発明の対象である製造プロセスを示すそれぞれ概
略平面図、直交する２種類の断面図である。
は、本発明の対象である製造プロセスを示すそれぞれ概
略平面図、直交する２種類の断面図である。
（好ましい態様の説明） 引き続く本発明の好ましい態様の説明では、ある種の
用途に適するよう形成された層の厚さの変化の範囲だけ
でなく使用される物質のタイプも明瞭に示されている。
この好ましい態様に関しては示された物質と異なった絶
縁性及び導電性物質の使用も意図され、かつ種々の層の
それぞれの厚さも使用される物質のタイプと製造される
べき集積デバイスのタイプに応じて修正されてもよい。
用途に適するよう形成された層の厚さの変化の範囲だけ
でなく使用される物質のタイプも明瞭に示されている。
この好ましい態様に関しては示された物質と異なった絶
縁性及び導電性物質の使用も意図され、かつ種々の層の
それぞれの厚さも使用される物質のタイプと製造される
べき集積デバイスのタイプに応じて修正されてもよい。
集積MOSFETデバイスの製造するための本発明のプロセ
スは実質的に次のステップを含んで成っている。
スは実質的に次のステップを含んで成っている。
（１） 単結晶半導体シリコン基板８の表面上に約200
Åの厚さを有する絶縁層７を形成するために通常の技術
に従って単結晶シリコン基板８の表面をゲート酸化す
る。
Åの厚さを有する絶縁層７を形成するために通常の技術
に従って単結晶シリコン基板８の表面をゲート酸化す
る。
（２） 約6000Åの厚さの多結晶シリコン層９を化学蒸
着により形成する。
着により形成する。
（３） 活性エリア上にマスキングフォトレジスト構造
10を形成する。
10を形成する。
これらのステップは一連の第３、3A、3B及び3C図に示
され、ここで第３図は概略平面図で他の図はそれぞれ第
３図の平面図に示されたそれぞれの符号で示した断面の
断面図である。
され、ここで第３図は概略平面図で他の図はそれぞれ第
３図の平面図に示されたそれぞれの符号で示した断面の
断面図である。
（４） マスクされていないエリアの多結晶シリコン
を、それが完全に除去されるまで選択的にプラズマエッ
チングを行う。必要に応じてエッチングされたエリアつ
まり電界分離エリア中のゲート酸化物７の中間薄層も除
去するために下に位置するシリコン結晶を露出させた
後、エッチングを停止する。
を、それが完全に除去されるまで選択的にプラズマエッ
チングを行う。必要に応じてエッチングされたエリアつ
まり電界分離エリア中のゲート酸化物７の中間薄層も除
去するために下に位置するシリコン結晶を露出させた
後、エッチングを停止する。
（５） 分離領域8a中の半導性シリコン基板８のドーピ
ングレベルを増加させるためにドーパントのイオンイン
プランテーションを行う。
ングレベルを増加させるためにドーパントのイオンイン
プランテーションを行う。
これらのステップは先行する図面と同様に図示された
一連の第４、4A、4B及び4C図に示されている。
一連の第４、4A、4B及び4C図に示されている。
（６） 「バレル」エッチング又は類似の処理により残
りのマスキングフォトレジスト構造の除去を行い、必要
に応じてその後先行するステップ（４）の間に行われた
多結晶シリコン層９のエッチングステップの最後に当初
のゲート酸化物層７が除去された場合にはシリコンの再
酸化を行う。
りのマスキングフォトレジスト構造の除去を行い、必要
に応じてその後先行するステップ（４）の間に行われた
多結晶シリコン層９のエッチングステップの最後に当初
のゲート酸化物層７が除去された場合にはシリコンの再
酸化を行う。
（７） 依然として活性エリアを被覆している多結晶シ
リコン９のマトリクス層の厚さ（例えば約6000Å）に実
質的に等しい厚さを有する絶縁性シリコン酸化物の整合
層11を、好ましくは低圧でそしてテトラエチルオルトシ
リケート（TEOS）を使用して化学蒸着により形成する。
リコン９のマトリクス層の厚さ（例えば約6000Å）に実
質的に等しい厚さを有する絶縁性シリコン酸化物の整合
層11を、好ましくは低圧でそしてテトラエチルオルトシ
リケート（TEOS）を使用して化学蒸着により形成する。
（８） 整合するよう付着された絶縁層11の表面の凹部
を塞ぐために、例えばSOG（スパン−オン−グラス）の
層である平面化用物質の層12を付着させる。
を塞ぐために、例えばSOG（スパン−オン−グラス）の
層である平面化用物質の層12を付着させる。
これらのステップは先行する図面と同様に図示された
一連の第５、5A、5B及び5C図に示されている。
一連の第５、5A、5B及び5C図に示されている。
（９） 依然として活性エリアを被覆している多結晶シ
リコンマトリクス層９の部分のピークが露出するまで、
プラズマエッチ−バック処理によりシリコン酸化物の整
合するよう付着した絶縁層11の平面化を継続する。この
平面化エッチバックは活性エッチング上の多結晶シリコ
ン９の部分の表面が完全に露出することを確保するため
に充分な時間だけ連続しなければならず、そしてこの
「オーバーエッチ」は関連する図面に概略的に示されて
いるように分離構造のシリコン酸化物層11のレベルの僅
かな低下を生じさせることがある。
リコンマトリクス層９の部分のピークが露出するまで、
プラズマエッチ−バック処理によりシリコン酸化物の整
合するよう付着した絶縁層11の平面化を継続する。この
平面化エッチバックは活性エッチング上の多結晶シリコ
ン９の部分の表面が完全に露出することを確保するため
に充分な時間だけ連続しなければならず、そしてこの
「オーバーエッチ」は関連する図面に概略的に示されて
いるように分離構造のシリコン酸化物層11のレベルの僅
かな低下を生じさせることがある。
これらのステップは先行する図示方法に従って一連の
第６、6A、6B及び6C図に示されている。
第６、6A、6B及び6C図に示されている。
（10） その厚さが約1500〜2000Åになるまで多結晶シ
リコン13の第２層を化学蒸着により形成する。
リコン13の第２層を化学蒸着により形成する。
（11） 所望レベルまで電気導電度を増加させるために
多結晶シリコンの強いドーピングを行う。
多結晶シリコンの強いドーピングを行う。
これらのステップは先行する図示方法に従って一連の
第７、7A、7B及び7C図に示されている。
第７、7A、7B及び7C図に示されている。
（12） 集積デバイスのゲート構造を幾何的に限定する
ためにマスキングフォトレジスト構造14を形成する。
ためにマスキングフォトレジスト構造14を形成する。
（13） フォトレジスト構造14によりマスクされていな
いエリアからそれが完全に除去されるまで、多結晶シリ
コンの選択的なエッチングを行う。
いエリアからそれが完全に除去されるまで、多結晶シリ
コンの選択的なエッチングを行う。
これらの最後のステップは先行する図示方法に従って
一連の第８、8A、8B及び8C図に示されている。
一連の第８、8A、8B及び8C図に示されている。
当業者には明らかであるように、この時点で付着され
た酸化物（TEOS）絶縁層11及び半導性基板８の強くドー
プされた領域8a、更に絶縁層11の付着及び電気的連続性
を保ちつつマトリクス層９の部分上に引続き付着された
多結晶シリコン層13の付着の間に活性エリアをマスクす
るために当初利用された多結晶シリコン９のマトリクス
層９からパターン化されるゲート構造により構成される
電界分離構造の形成を完了した後は、集積デバイスの製
造プロセスはその完了まで通常の順序に従って続けるこ
とができる。
た酸化物（TEOS）絶縁層11及び半導性基板８の強くドー
プされた領域8a、更に絶縁層11の付着及び電気的連続性
を保ちつつマトリクス層９の部分上に引続き付着された
多結晶シリコン層13の付着の間に活性エリアをマスクす
るために当初利用された多結晶シリコン９のマトリクス
層９からパターン化されるゲート構造により構成される
電界分離構造の形成を完了した後は、集積デバイスの製
造プロセスはその完了まで通常の順序に従って続けるこ
とができる。
多結晶シリコンの単一レベルにより特徴付けられる製
造プロセスに関して本発明の好ましい態様を述べてきた
が、本発明のプロセスは例えばEPROM、EEPROM、DRAM等
のような浮遊ゲートタイプデバイスの製造用の多結晶シ
リコンの第２のレベルも利用する他の製造プロセスにも
使用することができる。
造プロセスに関して本発明の好ましい態様を述べてきた
が、本発明のプロセスは例えばEPROM、EEPROM、DRAM等
のような浮遊ゲートタイプデバイスの製造用の多結晶シ
リコンの第２のレベルも利用する他の製造プロセスにも
使用することができる。
第１図は、従来の集積MOSFETトランジスタ対の概略平面
図、第２図は、II−II線矢示図、第３、４、５、６、７
及び８図は、本発明の対象である電界分離構造及びゲー
ト構造を形成するプロセスを順次示す平面図、第3A、4
A、5A 6A、7A及び8A図は、第３、４、５、６、７及び
８図のそれぞれのＡ−Ａ線断面図、第3B、4B、5B、6B、
7B及び8B図は、第３、４、５、６、７及び８図のそれぞ
れのＢ−Ｂ線断面図及び第3C、4C、5C、6C、7C及び8C図
は、第３、４、５、６、７及び８図のそれぞれのＣ−Ｃ
線断面図である。
図、第２図は、II−II線矢示図、第３、４、５、６、７
及び８図は、本発明の対象である電界分離構造及びゲー
ト構造を形成するプロセスを順次示す平面図、第3A、4
A、5A 6A、7A及び8A図は、第３、４、５、６、７及び
８図のそれぞれのＡ−Ａ線断面図、第3B、4B、5B、6B、
7B及び8B図は、第３、４、５、６、７及び８図のそれぞ
れのＢ−Ｂ線断面図及び第3C、4C、5C、6C、7C及び8C図
は、第３、４、５、６、７及び８図のそれぞれのＣ−Ｃ
線断面図である。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 - 21/765 H01L 21/70 - 21/74 H01L 21/77 H01L 21/336 H01L 29/76 H01L 29/78
Claims (3)
- 【請求項１】半導体基板上にゲート絶縁層を介し形成さ
れた導電層から構成されるゲート構造を含む活性エリア
を分離するために設けられ、半導体基板内の高ドーピン
グレベル領域上に形成された絶縁層からなる集積デバイ
スの電界分離構造の製造方法において、 （ａ）半導体基板上にゲート絶縁層を形成する過程、 （ｂ）そのゲート絶縁層の上に第１の導電層を形成する
過程、 （ｃ）第１のフォトレジスト層により活性エリアをマス
キングする過程、 （ｄ）これによりマスクされていない部分の前記第１の
導電層をエッチングする過程、 （ｅ）そのエッチングした部分の半導性基板ドーピング
レベルを増加させるためにドーパントのインプラントを
行う過程、 （ｆ）前記第１のフォトレジスト層を除去する過程、 （ｇ）活性エリアに残っている前記第１の導電層と同程
度の厚さで電界分離構造のための絶縁層を形成する過
程、 （ｈ）その絶縁層上に平坦化用物質層を形成する過程、 （ｉ）前記第１の導電層の上部が露出するまでエッチバ
ックを行う過程、 （ｊ）これにより露出した前記第１の導電層と電気接続
するように第２の導電層を形成する過程、 （ｋ）ゲートパターン生成用の第２のフォトレジスト層
を形成する過程、 （ｌ）その第２のフォトレジスト層をマスクとして前記
第２及び第１の導電層の選択的エッチングを行ってゲー
トパターンを生成する過程、 の各ステップを含むことを特徴とする製造方法。 - 【請求項２】半導体基板が第１の極性のドーパントをド
ープした単結晶シリコンであり、電界分離構造の絶縁層
は、前駆物質としてテトラエチルオルトシリケートを使
用することにより低圧化学気相成長法で形成されるシリ
コン酸化物である請求項１に記載の製造方法。 - 【請求項３】第１の導電層がドープされた多結晶シリコ
ンからなる請求項１に記載の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT08364389A IT1236728B (it) | 1989-10-24 | 1989-10-24 | Procedimento per formare la struttura di isolamento e la struttura di gate di dispositivi integrati |
| IT83643A/89 | 1989-10-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03152954A JPH03152954A (ja) | 1991-06-28 |
| JP3039978B2 true JP3039978B2 (ja) | 2000-05-08 |
Family
ID=11323576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2286923A Expired - Lifetime JP3039978B2 (ja) | 1989-10-24 | 1990-10-24 | 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5122473A (ja) |
| EP (1) | EP0429404B1 (ja) |
| JP (1) | JP3039978B2 (ja) |
| DE (1) | DE69027280T2 (ja) |
| IT (1) | IT1236728B (ja) |
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|---|---|---|---|---|
| US5310692A (en) * | 1992-05-29 | 1994-05-10 | Sgs-Thomson Microelectronics, Inc. | Method of forming a MOSFET structure with planar surface |
| US5346587A (en) * | 1993-08-12 | 1994-09-13 | Micron Semiconductor, Inc. | Planarization of a gate electrode for improved gate patterning over non-planar active area isolation |
| US6034410A (en) * | 1994-01-14 | 2000-03-07 | Stmicroelectronics, Inc. | MOSFET structure with planar surface |
| FR2728102A1 (fr) * | 1994-12-08 | 1996-06-14 | Sgs Thomson Microelectronics | Procede de fabrication de transistors mos de circuit integre |
| US5606202A (en) * | 1995-04-25 | 1997-02-25 | International Business Machines, Corporation | Planarized gate conductor on substrates with above-surface isolation |
| FR2735906B1 (fr) * | 1995-06-21 | 1997-09-05 | Sgs Thomson Microelectronics | Procede de fabrication de dispositifs semiconducteurs, en particulier de transistors mos ou transistors mos/bipolaires |
| KR100401377B1 (ko) * | 2001-07-09 | 2003-10-17 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그의 구동방법 |
| US6504226B1 (en) * | 2001-12-20 | 2003-01-07 | Stmicroelectronics, Inc. | Thin-film transistor used as heating element for microreaction chamber |
| FR2839202A1 (fr) * | 2002-04-26 | 2003-10-31 | St Microelectronics Sa | Zone active de circuit integre mos |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5681974A (en) * | 1979-12-07 | 1981-07-04 | Toshiba Corp | Manufacture of mos type semiconductor device |
| JPS56137650A (en) * | 1980-03-28 | 1981-10-27 | Nec Corp | Manufacture of semiconductor device |
| JPS5848936A (ja) * | 1981-09-10 | 1983-03-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6054450A (ja) * | 1983-09-05 | 1985-03-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS60117391A (ja) * | 1983-11-29 | 1985-06-24 | グローリー工業株式会社 | 循環式自動入出金機 |
| JPS60117753A (ja) * | 1983-11-30 | 1985-06-25 | Toshiba Corp | 半導体装置の製造方法 |
| US4543706A (en) * | 1984-02-24 | 1985-10-01 | Gte Laboratories Incorporated | Fabrication of junction field effect transistor with filled grooves |
| JPS618945A (ja) * | 1984-06-25 | 1986-01-16 | Nec Corp | 半導体集積回路装置 |
| JPS61100944A (ja) * | 1984-10-22 | 1986-05-19 | Seiko Epson Corp | 半導体装置の製造方法 |
| US4829019A (en) * | 1987-05-12 | 1989-05-09 | Texas Instruments Incorporated | Method for increasing source/drain to channel stop breakdown and decrease P+/N+ encroachment |
| US4876216A (en) * | 1988-03-07 | 1989-10-24 | Applied Micro Circuits Corporation | Semiconductor integrated circuit manufacturing process providing oxide-filled trench isolation of circuit devices |
-
1989
- 1989-10-24 IT IT08364389A patent/IT1236728B/it active IP Right Grant
-
1990
- 1990-10-12 US US07/596,301 patent/US5122473A/en not_active Expired - Lifetime
- 1990-10-22 DE DE69027280T patent/DE69027280T2/de not_active Expired - Fee Related
- 1990-10-22 EP EP90830470A patent/EP0429404B1/en not_active Expired - Lifetime
- 1990-10-24 JP JP2286923A patent/JP3039978B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| IT8983643A0 (it) | 1989-10-24 |
| EP0429404A3 (en) | 1994-10-12 |
| IT1236728B (it) | 1993-03-31 |
| IT8983643A1 (it) | 1991-04-24 |
| US5122473A (en) | 1992-06-16 |
| EP0429404B1 (en) | 1996-06-05 |
| EP0429404A2 (en) | 1991-05-29 |
| DE69027280D1 (de) | 1996-07-11 |
| DE69027280T2 (de) | 1996-12-05 |
| JPH03152954A (ja) | 1991-06-28 |
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