JPH09258836A - 電源回路 - Google Patents
電源回路Info
- Publication number
- JPH09258836A JPH09258836A JP8093324A JP9332496A JPH09258836A JP H09258836 A JPH09258836 A JP H09258836A JP 8093324 A JP8093324 A JP 8093324A JP 9332496 A JP9332496 A JP 9332496A JP H09258836 A JPH09258836 A JP H09258836A
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- voltage
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Abstract
(57)【要約】
【課題】 本発明は、ＣＭＯＳ回路のような電流変動の
大きな負荷回路の電源として、最大消費電力が低く、出
力電圧が安定な電源回路を提供する。 【解決手段】 電源１０に流れる電流Ｉ３を検出して電
圧に変換する電流検出部５０を設け、負荷回路に流れる
電流Ｉ１の変動部分を吸収する可変電流源部３０を設
け、前記電流検出部５０により変換された電圧と、期待
値電圧とを比較して可変電流電源部３０の電流Ｉ２を制
御する比較部４０を設けた解決手段。
大きな負荷回路の電源として、最大消費電力が低く、出
力電圧が安定な電源回路を提供する。 【解決手段】 電源１０に流れる電流Ｉ３を検出して電
圧に変換する電流検出部５０を設け、負荷回路に流れる
電流Ｉ１の変動部分を吸収する可変電流源部３０を設
け、前記電流検出部５０により変換された電圧と、期待
値電圧とを比較して可変電流電源部３０の電流Ｉ２を制
御する比較部４０を設けた解決手段。
Description
【０００１】
【発明の属する技術分野】本発明は、電子回路、特にＣ
ＭＯＳ回路用の電源として、最大消費電力が小さく、電
圧の安定な電源回路に関する。
ＭＯＳ回路用の電源として、最大消費電力が小さく、電
圧の安定な電源回路に関する。
【０００２】
【従来の技術】従来、高速ロジック回路にはＥＣＬが使
用されていたが、ＣＭＯＳ技術の高速化技術により１０
０ＭＨｚ程度まではＣＭＯＳ回路が使用できるようにな
った。ＣＭＯＳ回路は高集積化が容易であり、消費電力
も低減できるためロジック回路の主流になりつつある。
用されていたが、ＣＭＯＳ技術の高速化技術により１０
０ＭＨｚ程度まではＣＭＯＳ回路が使用できるようにな
った。ＣＭＯＳ回路は高集積化が容易であり、消費電力
も低減できるためロジック回路の主流になりつつある。
【０００３】しかし、ＣＭＯＳ回路は回路遅延時間が電
源電圧に対する依存性を持つため、数ｍＶの電源電圧変
動もタイミング精度劣化の原因となる。また、ＣＭＯＳ
回路は構造上、動作周波数に比例して回路電流も大きく
変化する。従って、さまざまな周波数で動作させる必要
があるＣＭＯＳ回路用電源としては、負荷の大きな電流
変動に対して極力小さな電圧変動におさえる電圧安定化
能力が要求されている。さらに、ＣＭＯＳ回路の動作電
圧も低くなっているので、電源の電圧が低く最大消費電
力が小さい電源による電源回路が装置の小型化のために
要求されている。
源電圧に対する依存性を持つため、数ｍＶの電源電圧変
動もタイミング精度劣化の原因となる。また、ＣＭＯＳ
回路は構造上、動作周波数に比例して回路電流も大きく
変化する。従って、さまざまな周波数で動作させる必要
があるＣＭＯＳ回路用電源としては、負荷の大きな電流
変動に対して極力小さな電圧変動におさえる電圧安定化
能力が要求されている。さらに、ＣＭＯＳ回路の動作電
圧も低くなっているので、電源の電圧が低く最大消費電
力が小さい電源による電源回路が装置の小型化のために
要求されている。
【０００４】従来技術の例について、図４を参照して説
明する。従来の電源回路の構成は、図４に示すように、
電源１０と、基準電圧１１と、ボルテージフォロワのオ
ペアンプ１２と、オペアンプ１３と、電流バッファトラ
ンジスタ１４とで構成している。そして、負荷２０のＣ
ＭＯＳ回路の電源入力部の電圧をセンスライン１００と
センスライン２００でセンスして負荷２０に供給する電
圧の安定化をはかっている。
明する。従来の電源回路の構成は、図４に示すように、
電源１０と、基準電圧１１と、ボルテージフォロワのオ
ペアンプ１２と、オペアンプ１３と、電流バッファトラ
ンジスタ１４とで構成している。そして、負荷２０のＣ
ＭＯＳ回路の電源入力部の電圧をセンスライン１００と
センスライン２００でセンスして負荷２０に供給する電
圧の安定化をはかっている。
【０００５】通常、負荷２０のＣＭＯＳ回路は等価的に
可変電流源とみなすことが出来、その電流Ｉ１はＣＭＯ
Ｓ回路の動作周波数に比例して変化する。そして、負荷
２０のＣＭＯＳ回路におけるＶDDの電圧は、センスライ
ン２００で検出した電圧をボルテージフォロワのオペア
ンプ１２を介して基準電圧１１の＋側とする。また、負
荷２０のＣＭＯＳ回路におけるＶSSの電圧は、センスラ
イン１００で検出して、オペアンプ１２にフィードバッ
クをかけて、基準電圧１１の電圧と等しくなる様に電流
バッファトランジスタ１４に流れる電流を制御して電圧
の安定化をはかっている。
可変電流源とみなすことが出来、その電流Ｉ１はＣＭＯ
Ｓ回路の動作周波数に比例して変化する。そして、負荷
２０のＣＭＯＳ回路におけるＶDDの電圧は、センスライ
ン２００で検出した電圧をボルテージフォロワのオペア
ンプ１２を介して基準電圧１１の＋側とする。また、負
荷２０のＣＭＯＳ回路におけるＶSSの電圧は、センスラ
イン１００で検出して、オペアンプ１２にフィードバッ
クをかけて、基準電圧１１の電圧と等しくなる様に電流
バッファトランジスタ１４に流れる電流を制御して電圧
の安定化をはかっている。
【０００６】
【発明が解決しようとする課題】上記説明のように、従
来の回路方式では電源１０の電圧は、例えば基準電圧１
１の電圧を３．３Ｖとすると、電流バッファトランジス
タ１４を動作させるのに約１Ｖ高い電圧が必要なため、
電源１０の電圧は約４．３Ｖ必要となる。 そのため、
電源１０の最大消費電力は負荷２０のＣＭＯＳ回路に必
要な電圧３．３Ｖのときと比較して、常に３０％増加す
るという実用上の不便があった。
来の回路方式では電源１０の電圧は、例えば基準電圧１
１の電圧を３．３Ｖとすると、電流バッファトランジス
タ１４を動作させるのに約１Ｖ高い電圧が必要なため、
電源１０の電圧は約４．３Ｖ必要となる。 そのため、
電源１０の最大消費電力は負荷２０のＣＭＯＳ回路に必
要な電圧３．３Ｖのときと比較して、常に３０％増加す
るという実用上の不便があった。
【０００７】そこで、本発明はこうした問題に鑑みなさ
れたもので、その目的は、ＣＭＯＳ回路のような電流変
動の大きな負荷回路の電源として、最大消費電力が低
く、しかも出力電圧の安定な電源回路を提供することを
目的としている。
れたもので、その目的は、ＣＭＯＳ回路のような電流変
動の大きな負荷回路の電源として、最大消費電力が低
く、しかも出力電圧の安定な電源回路を提供することを
目的としている。
【０００８】
【課題を解決する為の手段】前記の課題を解決するため
に請求項１に記載の発明は、負荷２０に流れる電流の変
動部分を吸収する可変電流源手段を設け、電源１０の電
流変動を安定化したことを特徴とした電源回路を要旨と
している。
に請求項１に記載の発明は、負荷２０に流れる電流の変
動部分を吸収する可変電流源手段を設け、電源１０の電
流変動を安定化したことを特徴とした電源回路を要旨と
している。
【０００９】また、前記の課題を解決するために請求項
２に記載の発明は、電源１０に流れる電流を検出して電
圧に変換する電流検出手段を設け、負荷２０に流れる電
流の変動部分を吸収する可変電流源手段を設け、前記電
流検出手段により変換された電圧と、期待値電圧とを比
較して可変電流電源手段の電流を制御する比較手段を設
け、前記電源１０の電流変動を安定化したことを特徴と
した電源回路を要旨としている。
２に記載の発明は、電源１０に流れる電流を検出して電
圧に変換する電流検出手段を設け、負荷２０に流れる電
流の変動部分を吸収する可変電流源手段を設け、前記電
流検出手段により変換された電圧と、期待値電圧とを比
較して可変電流電源手段の電流を制御する比較手段を設
け、前記電源１０の電流変動を安定化したことを特徴と
した電源回路を要旨としている。
【００１０】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００１１】
【実施例】本発明の実施例について、図１と、図２と、
図３を参照して説明する。図１に示すように、本発明の
ブロック構成は、電源１０と、電流検出部５０と、比較
部４０と、可変電流源部３０の構成になっている。負荷
２０への電流供給部において、電源１０と可変電流源部
３０とを並列に接続している。
図３を参照して説明する。図１に示すように、本発明の
ブロック構成は、電源１０と、電流検出部５０と、比較
部４０と、可変電流源部３０の構成になっている。負荷
２０への電流供給部において、電源１０と可変電流源部
３０とを並列に接続している。
【００１２】そして、電流検出部５０は、電源１０に流
れる電流Ｉ３を検出する。ここで検出する電流Ｉ３は、
負荷２０に流れる電流Ｉ１と、可変電流源部３０の電流
Ｉ２の合計となる。即ち、Ｉ３＝Ｉ１＋Ｉ２となる。そ
して検出した電流Ｉ３は電圧Ｖｉに変換して出力する。
れる電流Ｉ３を検出する。ここで検出する電流Ｉ３は、
負荷２０に流れる電流Ｉ１と、可変電流源部３０の電流
Ｉ２の合計となる。即ち、Ｉ３＝Ｉ１＋Ｉ２となる。そ
して検出した電流Ｉ３は電圧Ｖｉに変換して出力する。
【００１３】一方、比較部４０において、前記変換した
電圧Ｖｉと期待値Ｖexとを比較して、可変電流源部３０
の電流を制御する制御電圧Ｖｃを発生する。ここで、期
待値Ｖexは負荷２０に流れる電流Ｉ１が最大値となる電
圧期待値に設定する。即ち、このときの可変電流源部３
０の電流Ｉ２は０となる。
電圧Ｖｉと期待値Ｖexとを比較して、可変電流源部３０
の電流を制御する制御電圧Ｖｃを発生する。ここで、期
待値Ｖexは負荷２０に流れる電流Ｉ１が最大値となる電
圧期待値に設定する。即ち、このときの可変電流源部３
０の電流Ｉ２は０となる。
【００１４】さらに、可変電流源部３０において、検出
電流Ｉ３が増加する場合は可変電流源部３０の電流Ｉ２
を制御電圧Ｖｃにより減少させる。反対に、検出電流Ｉ
３が減少する場合は、可変電流源部３０の電流Ｉ２を制
御電圧Ｖｃにより増加させる。そして、電源１０に流れ
る電流Ｉ３が常に一定値を保つように制御している。
電流Ｉ３が増加する場合は可変電流源部３０の電流Ｉ２
を制御電圧Ｖｃにより減少させる。反対に、検出電流Ｉ
３が減少する場合は、可変電流源部３０の電流Ｉ２を制
御電圧Ｖｃにより増加させる。そして、電源１０に流れ
る電流Ｉ３が常に一定値を保つように制御している。
【００１５】上記のように、負荷２０の電源供給部にお
いて電源１０と可変電流源部３０を並列に接続して、負
荷２０の電流変動分を可変電流源部３０で吸収すること
により、負荷２０の電流と可変電流源部３０との電流の
合計が変化しないように制御している。従って、電源１
０の負荷２０に供給する電圧が安定化される。
いて電源１０と可変電流源部３０を並列に接続して、負
荷２０の電流変動分を可変電流源部３０で吸収すること
により、負荷２０の電流と可変電流源部３０との電流の
合計が変化しないように制御している。従って、電源１
０の負荷２０に供給する電圧が安定化される。
【００１６】次に、本発明の具体的回路例について、図
２と、図３を参照して説明する。但し、図３は説明を簡
略にするため、位相関係の時間的な遅れは無視してい
る。負荷２０は、等価的に電流源と見なせるので流れる
電流をＩ１とし、そしてＩ１の最大値をＩ１ｍａｘとす
る。
２と、図３を参照して説明する。但し、図３は説明を簡
略にするため、位相関係の時間的な遅れは無視してい
る。負荷２０は、等価的に電流源と見なせるので流れる
電流をＩ１とし、そしてＩ１の最大値をＩ１ｍａｘとす
る。
【００１７】電流検出部５０の電流検出抵抗Ｒ１は、電
源１０に流れる電流を検出する抵抗で、電流検出抵抗Ｒ
１による電圧降下が回路に影響を与えないように小さい
抵抗値にするのが望ましい。
源１０に流れる電流を検出する抵抗で、電流検出抵抗Ｒ
１による電圧降下が回路に影響を与えないように小さい
抵抗値にするのが望ましい。
【００１８】負荷２０の電流Ｉ１と可変電流源部３０の
電流Ｉ２は並列に接続しているので、電源１０に流れる
電流Ｉ３は下式（１）となる。 Ｉ３＝Ｉ１＋Ｉ２ ・・・（１） 電源１０に流れる電流Ｉ３が、常に一定となるように制
御する動作について以下説明する。
電流Ｉ２は並列に接続しているので、電源１０に流れる
電流Ｉ３は下式（１）となる。 Ｉ３＝Ｉ１＋Ｉ２ ・・・（１） 電源１０に流れる電流Ｉ３が、常に一定となるように制
御する動作について以下説明する。
【００１９】電流検出抵抗Ｒ１の両端の電圧Ｖｒは下式
（２）で求められる。 Ｖｒ＝Ｉ３・Ｒ１ ・・・（２） そして、バッファアンプ５１、５２を介して、抵抗Ｒ３
〜Ｒ６とオペアンプ５３で構成される差動アンプ部に入
力して変換される。このとき、差動アンプ部の出力電圧
Ｖｉは例えば、下式（３）となる。 Ｖｉ＝−Ｖｒ ・・・（３）
（２）で求められる。 Ｖｒ＝Ｉ３・Ｒ１ ・・・（２） そして、バッファアンプ５１、５２を介して、抵抗Ｒ３
〜Ｒ６とオペアンプ５３で構成される差動アンプ部に入
力して変換される。このとき、差動アンプ部の出力電圧
Ｖｉは例えば、下式（３）となる。 Ｖｉ＝−Ｖｒ ・・・（３）
【００２０】差動アンプ部の出力電圧Ｖｉは、比較部４
０の抵抗Ｒ７とコンデンサＣ１とオペアンプ４１で構成
される積分回路の入力電圧となる。積分回路では、期待
値電圧Ｖex＝Ｒ１・Ｉ１ｍａｘと比較し、積分回路に入
力される電圧により可変電流源部３０の制御電圧Ｖｃと
して出力する。また、Ｖｃは下式（４）で求められる。 Ｖｃ＝−（１／Ｃ１・Ｒ７）∫（Ｖex−Ｖｉ）ｄｔ ・・・（４）
０の抵抗Ｒ７とコンデンサＣ１とオペアンプ４１で構成
される積分回路の入力電圧となる。積分回路では、期待
値電圧Ｖex＝Ｒ１・Ｉ１ｍａｘと比較し、積分回路に入
力される電圧により可変電流源部３０の制御電圧Ｖｃと
して出力する。また、Ｖｃは下式（４）で求められる。 Ｖｃ＝−（１／Ｃ１・Ｒ７）∫（Ｖex−Ｖｉ）ｄｔ ・・・（４）
【００２１】可変電流源部３０の基準電圧バッファ部
は、トランジスタ３３のエミッタ電圧をオペアンプ３１
にフィードバックして、トランジスタ３３に流れる電流
を制御して基準電圧１１の電圧Ｖref と同じになるよう
に動作する。一方、制御電圧バッファ部は、トランジス
タ３４のエミッタ電圧をオペアンプ３２にフィードバッ
クして、トランジスタ３４に流れる電流を制御して制御
電圧Ｖｃの電圧と同じになるように動作する。
は、トランジスタ３３のエミッタ電圧をオペアンプ３１
にフィードバックして、トランジスタ３３に流れる電流
を制御して基準電圧１１の電圧Ｖref と同じになるよう
に動作する。一方、制御電圧バッファ部は、トランジス
タ３４のエミッタ電圧をオペアンプ３２にフィードバッ
クして、トランジスタ３４に流れる電流を制御して制御
電圧Ｖｃの電圧と同じになるように動作する。
【００２２】従って、可変電流源部３０の電流Ｉ２は、
トランジスタ３３とトランジスタ３４のベース電流を無
視すると下式（５）の関係が成り立つ。 Ｉ２＝（Ｖref −Ｖｃ）／Ｒ２ ・・・・（５）
トランジスタ３３とトランジスタ３４のベース電流を無
視すると下式（５）の関係が成り立つ。 Ｉ２＝（Ｖref −Ｖｃ）／Ｒ２ ・・・・（５）
【００２３】図３の（ａ）に示すように、負荷２０の電
流Ｉ１が増加したとすると、電流検出抵抗Ｒ１の両端電
圧Ｖｒは上昇し、バッファアンプ５１、５２を介して差
動アンプ５３から出力された出力電圧Ｖｉは、式（３）
により図３の（ｂ）に示すように期待値電圧Ｖexよりも
低下する。そして、比較部４０の積分器により出力の可
変電流源部３０の制御電圧Ｖｃは、式（４）により図３
の（ｃ）に示すように上昇する。即ち、負電位が０に近
づく。従って、式（５）から可変電流源部３０の電流Ｉ
２は減少する。そのようすを図３の（ｄ）に示す。
流Ｉ１が増加したとすると、電流検出抵抗Ｒ１の両端電
圧Ｖｒは上昇し、バッファアンプ５１、５２を介して差
動アンプ５３から出力された出力電圧Ｖｉは、式（３）
により図３の（ｂ）に示すように期待値電圧Ｖexよりも
低下する。そして、比較部４０の積分器により出力の可
変電流源部３０の制御電圧Ｖｃは、式（４）により図３
の（ｃ）に示すように上昇する。即ち、負電位が０に近
づく。従って、式（５）から可変電流源部３０の電流Ｉ
２は減少する。そのようすを図３の（ｄ）に示す。
【００２４】また上記説明とは反対に、負荷２０の電流
Ｉ１が減少する場合は、図３の（ａ）〜（ｄ）に示すよ
うに動作するので、電源１０に流れる電流Ｉ３は図３の
（ｅ）に示すように電流変動が低くおさえられた電流特
性となる。
Ｉ１が減少する場合は、図３の（ａ）〜（ｄ）に示すよ
うに動作するので、電源１０に流れる電流Ｉ３は図３の
（ｅ）に示すように電流変動が低くおさえられた電流特
性となる。
【００２５】従って本発明では、電源１０に必要とする
電圧は、電流検出部５０における検出抵抗Ｒ７の電圧降
下分だけ高ければよい。例えば、検出抵抗を０．１オー
ムとして、電流Ｉ３の電流を１Ａとすれば３．４Ｖとな
る。従って、従来の回路の電源１０に必要な電圧４．３
Ｖと比較して最大消費電力は約２６％低くできる。
電圧は、電流検出部５０における検出抵抗Ｒ７の電圧降
下分だけ高ければよい。例えば、検出抵抗を０．１オー
ムとして、電流Ｉ３の電流を１Ａとすれば３．４Ｖとな
る。従って、従来の回路の電源１０に必要な電圧４．３
Ｖと比較して最大消費電力は約２６％低くできる。
【００２６】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。電源１
０の電圧は、負荷２０に必要な電圧に対して、従来より
も低くできるので電源１０の最大消費電力は低くなる。
従って、電源１０の最大消費電力に基づく各部の設計最
大値が低くできるので、負荷２０に使用する各部品たと
えばファンや線材の容量が小さいものを使用できる効果
がある。そのため、電源１０と装置全体を小型化するこ
とができる効果が大である。
施され、以下に記載されるような効果を奏する。電源１
０の電圧は、負荷２０に必要な電圧に対して、従来より
も低くできるので電源１０の最大消費電力は低くなる。
従って、電源１０の最大消費電力に基づく各部の設計最
大値が低くできるので、負荷２０に使用する各部品たと
えばファンや線材の容量が小さいものを使用できる効果
がある。そのため、電源１０と装置全体を小型化するこ
とができる効果が大である。
【図１】本発明の電源回路のブロック図である。
【図２】本発明の電源回路の実施例である。
【図３】本発明の電源回路の動作特性図である。
【図４】従来の電源回路である。
１０ 電源 １１ 基準電圧 １２、１３、３１、３２、４１ オペアンプ １４、３３、３４ トランジスタ ２０ 負荷 ３０ 可変電流源部 ４０ 比較部 ５０ 電流検出部 ５１、５２ バッファアンプ １００、２００ センスライン
Claims (2)
- 【請求項１】負荷（２０）に流れる電流の変動部分を吸
収する可変電流源手段を設け、 電源（１０）の電流変動を安定化したことを特徴とした
電源回路。 - 【請求項２】 電源（１０）に流れる電流を検出して電
圧に変換する電流検出手段を設け、 負荷（２０）に流れる電流の変動部分を吸収する可変電
流源手段を設け、 前記電流検出手段により変換された電圧と、期待値電圧
とを比較して可変電流電源手段の電流を制御する比較手
段を設け、 前記電源（１０）の電流変動を安定化したことを特徴と
した電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8093324A JPH09258836A (ja) | 1996-03-22 | 1996-03-22 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8093324A JPH09258836A (ja) | 1996-03-22 | 1996-03-22 | 電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09258836A true JPH09258836A (ja) | 1997-10-03 |
Family
ID=14079111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8093324A Withdrawn JPH09258836A (ja) | 1996-03-22 | 1996-03-22 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09258836A (ja) |
-
1996
- 1996-03-22 JP JP8093324A patent/JPH09258836A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030603 |