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KR20140016535A - 내부 전압 생성 회로 - Google Patents

내부 전압 생성 회로 Download PDF

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KR20140016535A
KR20140016535A KR1020120083161A KR20120083161A KR20140016535A KR 20140016535 A KR20140016535 A KR 20140016535A KR 1020120083161 A KR1020120083161 A KR 1020120083161A KR 20120083161 A KR20120083161 A KR 20120083161A KR 20140016535 A KR20140016535 A KR 20140016535A
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South Korea
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voltage
power supply
internal
supply voltage
feedback
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KR1020120083161A
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유제일
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에스케이하이닉스 주식회사
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Priority to US13/717,141 priority patent/US20140028276A1/en
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Abstract

기준 전압과 피드백 전압의 전압 레벨을 비교하여 인에이블 신호를 생성하기 위한 비교부;
상기 인에이블 신호에 응답하여 전원 전압에 대응하는 내부 전압을 생성하기 위한 내부 전압 생성부;
상기 전원 전압과 상기 내부 전압의 전압 레벨 차이를 검출하여 제어 신호를 생성하기 위한 전압 검출부; 및
상기 내부 전압을 예정된 저항비로 분배하여 상기 피드백 전압을 생성하기 위한 피드백부를 구비하되,
상기 피드백부는 상기 제어 신호에 응답하여 상기 전원 전압과 상기 내부 전압의 전압 레벨 차이를 일정하게 유지하는 것을 특징으로 하는 내부 전압 생성 회로.
가 제공된다.

Description

내부 전압 생성 회로{INTERNAL VOLTAGE GENERATOR}
본 발명은 반도체 설계 기술에 관한 것으로, 보다 구체적으로는 내부 전압을 생성하는 내부 전압 생성 회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치 내에는 내부 전압을 생성하기 위한 내부 전압 생성 회로가 탑재되어 있으며, 반도체 장치는 여기서 생성되는 다양한 전압 레벨의 내부 전압을 이용하여 보다 효율적인 전력 소모 및 보다 안정적인 회로 동작을 보장받는다. 이러한 내부 전압에는 외부에서 공급되는 공급 전원 전압을 다운 컨버팅하여 생성하는 내부 전압과 공급 전원 전압 및 접지 전원 전압을 펌핑하여 생성하는 내부 전압 등이 있다. 여기서, 다운 컨버팅 동작을 통해 생성하는 내부 전압에는 데이터 레벨로 쓰이는 코어 전압과 프리차지 동작시 사용되는 프리차지 전압 등이 있고, 펌핑 동작을 통해 생성하는 내부 전압에는 셀 트랜지스터의 게이트에 인가되는 펌핑 전압과 셀 트랜지스터의 기판에 인가되는 기판 바이어스 전압 등이 있다.
한편, 반도체 장치가 점점 고 집적화됨에 따라 내부 회로를 설계함에 있어서 서브-미크론(sub-micron)급 이하의 디자인-롤(design-rule)이 적용되고 있으며, 이렇게 미세화된 회로를 고속으로 동작시키기 위해서는 사용되는 전원 전압의 전압 레벨이 낮아지는 게 일반적이다. 따라서, 요즈음에는 낮은 공급 전원 전압을 이용하여 안정적인 내부 전압을 생성하기 위한 노력들이 진행 중이다. 특히, 펌핑 동작을 통해 생성되는 내부 전압의 경우 공급 전원 전압의 미세한 변동에 대하여 크게 변동할 여지가 있기 때문에, 그 내부 전압을 생성하기 위한 회로의 경우 설계시 각별한 주의를 요한다.
도 1 은 일반적인 내부 전압 생성 회로를 설명하기 위한 회로도이다.
도 1 을 참조하면, 내부 전압 생성 회로는 비교부(110)와, 펌핑부(120)와, 피드백부(130)를 구비한다.
비교부(110)는 기준 전압(V_REF)과 피드백 전압(V_FED)의 전압 레벨을 비교하여 인에이블 신호(EN)를 생성한다. 펌핑부(120)는 인에이블 신호(EN)에 응답하여 펌핑 동작을 통해 내부 전압(V_INN)을 생성한다. 피드백부(130)는 내부 전압(V_INN)을 제1 및 제2 저항(R1, R2)의 저항비로 분배하여 피드백 전압(V_FED)을 생성하고, 이를 비교부(110)에 제공한다.
여기서, 내부 전압(V_INN)의 전압 레벨은 이상적으로 아래 [수학식 1]로 정의될 수 있다.
Figure pat00001
[수학식 1]에서 알 수 있듯이, 내부 전압(V_INN)은 제1 및 제2 저항(R1, R2)의 저항비에 의하여 정의될 수 있다.
한편, 접지 전원 전압(VSS)의 전압 레벨은 경우 여러 가지 이유로 인하여 바운싱(bouncing) 될 수 있다. 접지 전원 전압(VSS)이 바운싱 하는 경우 내부 전압(V_INN)의 전압 레벨은 아래 [수학식 2]로 정의될 수 있다.
Figure pat00002
여기서, 'VSS_bouncing' 은 접지 전원 전압(VSS)이 바운싱 하는 경우의 전압 레벨을 의미한다. [수학식 2]에서 알 수 있듯이, 접지 전원 전압(VSS)이 바운싱 하는 경우 내부 전압(V_INN)은 그만큼 전압 레벨이 낮아질 수 있다.
도 2 는 도 1 의 내부 전압(V_INN)과 접지 전원 전압(VSS)의 관계를 설명하기 위한 도면이다.
도 2 에는 내부 전압(V_INN)과 접지 전원 전압(VSS)의 전압 레벨이 도시되어 있으며, 접지 전원 전압(VSS)이 바운싱 하는 구간(T)에서 내부 전압(V_INN)과 접지 전원 전압(VSS)의 전압 레벨 차이가 일정하게 유지되지 않는 것을 볼 수 있다. 그리고, 이와 같은 내부 전압(V_INN)의 불안정한 변화는 이 내부 전압(V_INN)을 사용하는 회로의 오동작을 야기한다.
본 발명의 실시예는 전원 전압에 불안정한 요인이 발생하더라도 안정적인 내부 전압을 생성하는 내부 전압 생성 회로를 제공한다.
본 발명의 실시예에 따른 내부 전압 생성 회로는, 기준 전압과 피드백 전압의 전압 레벨을 비교하여 인에이블 신호를 생성하기 위한 비교부; 상기 인에이블 신호에 응답하여 전원 전압에 대응하는 내부 전압을 생성하기 위한 내부 전압 생성부; 상기 전원 전압과 상기 내부 전압의 전압 레벨 차이를 검출하여 제어 신호를 생성하기 위한 전압 검출부; 및 상기 내부 전압을 예정된 저항비로 분배하여 상기 피드백 전압을 생성하기 위한 피드백부를 구비하되, 상기 피드백부는 상기 제어 신호에 응답하여 상기 전원 전압과 상기 내부 전압의 전압 레벨 차이를 일정하게 유지하는 것을 특징으로 할 수 있다.
바람직하게, 상기 전압 검출부는 상기 전원 전압의 전압 레벨이 예정된 전압 레벨보다 높아지는 구간을 검출하는 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 내부 전압 생성 회로는, 기준 전압과 피드백 전압의 전압 레벨을 비교하여 인에이블 신호를 생성하기 위한 비교부; 상기 인에이블 신호에 응답하여 전원 전압에 대응하는 내부 전압을 생성하기 위한 내부 전압 생성부; 상기 전원 전압과 상기 내부 전압의 전압 레벨 차이를 검출하여 제어 신호를 생성하기 위한 전압 검출부; 상기 내부 전압에 예정된 저항비를 반영하여 상기 피드백 전압을 생성하기 위한 전압 분배부; 및 상기 제어 신호에 응답하여 상기 예정된 저항비를 제어하기 위한 제어부를 구비할 수 있다.
바람직하게, 상기 전압 분배는, 고정 저항값을 가지는 제1 저항부를 구비하며, 상기 제어부는, 상기 제어 신호에 응답하여 가변 저항값을 가지는 제2 저항부를 구비하는 것을 특징으로 할 수 있다.
본 발명의 또 다른 실시예에 따른 내부 전압 생성 회로는, 기준 전압과 피드백 전압의 전압 레벨을 비교하여 인에이블 신호를 생성하기 위한 비교부; 상기 인에이블 신호에 응답하여 전원 전압에 대응하는 내부 전압을 생성하기 위한 내부 전압 생성부; 상기 전원 전압과 상기 내부 전압의 전압 레벨 차이를 검출하여 제어 신호를 생성하기 위한 전압 검출부; 상기 내부 전압에 예정된 저항비로 분배하여 상기 피드백 전압을 생성하기 위한 전압 분배부; 및 상기 제어 신호에 응답하여 상기 전원 전압에 반영되는 커패시턴스 성분을 제어하기 위한 제어부를 구비할 수 있다.
바람직하게, 상기 제어부는, 커패시터; 및 상기 제어 신호에 응답하여 상기 커패시터와 상기 전원 전압을 연결해주기 위한 연결부를 구비하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 내부 전압 생성 회로는 전원 전압이 바운싱 하더라도 안정적인 내부 전압을 생성하는 것이 가능하다.
안정적인 내부 전압을 생성하여 이를 사용하는 회로의 안정적인 회로 동작을 확보하는 효과를 얻을 수 있다.
도 1 은 일반적인 내부 전압 생성 회로를 설명하기 위한 회로도이다.
도 2 는 도 1 의 내부 전압(V_INN)과 접지 전원 전압(VSS)의 관계를 설명하기 위한 도면이다.
도 3 은 본 발명의 실시예에 따른 내부 전압 생성 회로를 설명하기 위한 블록도이다.
도 4 는 도 3 의 피드백부(330)의 제1 실시예를 설명하기 위한 블록도이다.
도 5 는 도 4 의 내부 전압(V_INN)과 접지 전원 전압(VSS)의 관계를 설명하기 위한 도면이다.
도 6 은 도 3 의 피드백부(330)의 제2 실시예를 설명하기 위한 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명의 실시예에 따른 내부 전압 생성 회로를 설명하기 위한 블록도이다.
도 3 을 참조하면, 내부 전압 생성 회로는 비교부(310)와, 펌핑부(320)와, 피드백부(330), 및 전압 검출부(340)를 구비한다.
비교부(310)는 기준 전압(V_REF)과 피드백 전압(V_FED)의 전압 레벨을 비교하여 인에이블 신호(EN)를 생성한다. 펌핑부(320)는 인에이블 신호(EN)에 응답하여 펌핑 동작을 통해 내부 전압(V_INN)을 생성한다. 여기서, 내부 전압(V_INN)은 [수학식 2]에서 볼 수 있듯이, 접지 전원 전압(VSS)에 대응하는 전압 레벨을 가진다. 이어서, 피드백부(330)는 내부 전압(V_INN)을 예정된 저항비로 분배하여 피드백 전압(V_FED)을 생성한다. 전압 검출부(340)는 접지 전원 전압(VSS)과 내부 전압(V_INN)의 전압 레벨 차이를 검출하여 제어 신호(CTR)를 생성한다.
본 발명이 실시예에 따른 내부 전압 생성 회로의 피드백부(330)는 제어 신호(CTR)에 의하여 제어된다. 이후 제1 및 제2 실시예를 통해 다시 설명하겠지만, 이러한 피드백부(330)의 동작에 의하여 본 발명의 실시예에 따른 내부 전압 생성 회로는 접지 전원 전압(VSS)과 내부 전압(V_INN)의 전압 레벨 차이를 일정하게 유지하는 것이 가능하다.
이하, 도 3 의 간단한 회로 동작을 살펴보기로 한다. 설명의 편이를 위하여 내부 전압(V_INN)은 포지티브(+) 전압인 것을 일례로 한다.
우선, 비교부(310)는 기준 전압(V_REF)과 피드백 전압(V_FED)의 전압 레벨을 비교하고, 피드백 전압(V_FED)이 기준 전압(V_REF) 보다 낮은 전압 레벨을 가지는 경우 인에이블 신호(EN)를 활성화한다. 펌핑부(320)는 인에이블 신호(EN)에 응답하여 인에이블 되어 펌핑 동작을 수행하며, 내부 전압(V_INN)의 전압 레벨은 기준 전압(V_REF)에 대응하는 전압 레벨까지 높아진다. 이때, 내부 전압(V_INN)은 [수학식 2]와 같이 피드백부(330)의 회로 특성이 반영된다.
한편, 접지 전원 전압(VSS)이 바운싱 하는 경우, 레벨 검출부(340)는 이를 검출하여 제어 신호(CTR)를 생성한다. 이 제어 신호(CTR)는 피드백부(330)의 회로 특성을 제어하는 것이 가능하며, 이를 통해 접지 전원 전압(VSS)이 바운싱 하더라도 접지 전원 전압(VSS)와 내부 전압(V_INN)의 전압 레벨 차이를 일정하게 유지하는 것이 가능하다.
도 4 는 도 3 의 피드백부(330)의 제1 실시예를 설명하기 위한 블록도이다.
도 4 를 참조하면, 피드백부(330)는 내부 전압(V_INN)에 예정된 저항비를 반영하여 피드백 전압(V_FED)을 생성하기 위한 전압 분배부(R1, R2)와, 제어 신호(CTR)에 응답하여 예정된 저항비를 제어하기 위한 제어부(410)를 구비한다.
전압 분배부(R1, R2)는 예정된 저항비를 설정하기 위한 것으로, 고정 저항값을 가지는 제1 및 제2 저항(R1, R2)으로 구성될 수 있다. 그리고, 제어부(410)는 제어 신호(CTR)에 응답하여 제1 및 제2 저항(R1, R2)으로 정의되는 예정된 저항비를 제어하기 위한 것으로, 제1 및 제2 저항(R1, R2) 사이에 소오스-드레인 경로가 형성되고 제어 신호(CTR)를 게이트로 입력받는 PMOS 트랜지스터(PM)로 구성될 수 있다.
여기서, 제어 신호(CTR)는 최초 예정된 바이어스 전압을 유지하는 상태에서 접지 전원 전압(VSS)의 바운싱 정도에 따라 그 전압 레벨이 높아지는 것을 일례로 할 수 있다. 따라서, PMOS 트랜지스터(PM)는 제어 신호(CTR)에 응답하여 그 저항값이 커지며, 이는 곧 내부 전압(V_INN)의 전압 레벨이 높아짐을 의미한다.
도 5 는 도 4 의 내부 전압(V_INN)과 접지 전원 전압(VSS)의 관계를 설명하기 위한 도면으로써, 내부 전압(V_INN)과 접지 전원 전압(VSS)의 전압 레벨이 도시되어 있다.
이하, 도 3 내지 도 5 를 참조하여 제1 실시예의 회로 동작을 살펴보기로 한다.
우선, 도 3 의 레벨 검출부(340)는 접지 전원 전압(VSS)의 전압 레벨을 검출하며, 만약 접지 전원 전압(VSS)이 바운싱하는 경우 제어 신호(CTR)가 활성화된다. 즉, 도 5 의 접지 전원 전압(VSS)이 바운싱 하는 구간(T)에서 제어 신호(CTR)는 최초 바이어스 전압보다 높은 전압 레벨로 제어되며, 이에 따라 도 4 의 PMOS 트랜지스터(PM)의 저항값은 커진다. 따라서, 내부 전압(V_INN)은 접지 전원 전압(VSS)이 바운싱 하는 구간(T)에서 PMOS 트랜지스터(PM)의 가변 저항값만큼 전압 레벨이 높아진다.
결국, 본 발명의 제1 실시예에 따른 내부 전압 생성 회로는 내부 전압(V_INN)과 접지 전원 전압(VSS)은 전압 레벨 차이를 모든 구간에서 일정하게 유지하는 것이 가능하다.
도 6 은 도 3 의 피드백부(330)의 제2 실시예를 설명하기 위한 블록도이다.
도 6 을 참조하면, 피드백부(330)는 내부 전압(V_INN)에 예정된 저항비로 분배하여 피드백 전압(V_FED)을 생성하기 위한 전압 분배부(R1, R2)와, 제어 신호(CTR)에 응답하여 접지 전원 전압(VSS)에 반영되는 커패시턴스 성분을 제어하기 위한 제어부(410)를 구비한다.
전압 분배부(R1, R2)는 예정된 저항비를 설정하기 위한 것으로, 고정 저항값을 가지는 제1 및 제2 저항(R1, R2)으로 구성될 수 있다. 그리고, 제어부(410)는 커패시터(C)와, 제어 신호(CTR)에 응답하여 커패시터(C)와 전압 분배부(R1, R2)를 연결하기 위한 NMOS 트랜지스터(NM)로 구성될 수 있다. 여기서, 커패시터(C)의 일측단은 접지 전원 전압(VSS)과 분리 된 다른 전원 전압(D_VSS)단에 연결될 수 있다.
본 발명의 제2 실시예에 따른 내부 전압 생성 회로는 접지 전원 전압(VSS)이 바운싱하는 경우 제어 신호(CTR)가 활성화되어 NMOS 트랜지스터(NM)가 턴 온(turn on)된다. 따라서, 바운싱으로 인한 접지 전원 전압(VSS)의 상승분은 커패시터(C)로 충전되며, 이는 곧 접지 전원 전압(VSS)의 상승분은 내부 전압(V_INN)에 반영되지 않음을 의미한다. 따라서, 접지 전원 전압(VSS)과 내부 전압(V_INN)의 전압 레벨 차이는 일정하게 유지된다.
전술한 바와 같이, 본 발명의 실시예에 따른 내부 전압 생성 회로는 접지 전원 전압(VSS)이 바운싱 하더라도 접지 전원 전압(VSS)과 내부 전압(V_INN)의 전압 레벨 차이를 일정하게 유지하는 것이 가능하다. 이어서, 이렇게 생성된 내부 전압(V_INN)을 사용하는 회로의 경우 안정적인 회로 동작을 보장받는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시예에서는 도 4 와 같이 제어 신호(CTR)를 PMOS 트랜지스터(PM)로 입력받는 것을 일례로 하였지만, 설계에 따라 PMOS 트랜지스터(PM) 대신에 NMOS 트랜지스터를 사용하는 것도 가능하다. 또한, 전술한 실시예에서는 도 6 과 같이 제어 신호(CTR)를 NMOS 트랜지스터(NM)로 입력받는 것을 일례로 하였지만, 이 역시도 설계에 따라 NMOS 트랜지스터(NM) 대신에 PMOS 트랜지스터를 사용하는 것도 가능하다.
또한, 전술한 실시예의 제어 신호(CTR)는 설계에 따라 아날로그 또는 디지털로 제어하는 것이 가능할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
310 : 비교부 320 : 펌핑부
330 : 피드백부 340 : 저납 검출부

Claims (13)

  1. 기준 전압과 피드백 전압의 전압 레벨을 비교하여 인에이블 신호를 생성하기 위한 비교부;
    상기 인에이블 신호에 응답하여 전원 전압에 대응하는 내부 전압을 생성하기 위한 내부 전압 생성부;
    상기 전원 전압과 상기 내부 전압의 전압 레벨 차이를 검출하여 제어 신호를 생성하기 위한 전압 검출부; 및
    상기 내부 전압을 예정된 저항비로 분배하여 상기 피드백 전압을 생성하기 위한 피드백부를 구비하되,
    상기 피드백부는 상기 제어 신호에 응답하여 상기 전원 전압과 상기 내부 전압의 전압 레벨 차이를 일정하게 유지하는 것을 특징으로 하는 내부 전압 생성 회로.
  2. 제1항에 있어서,
    상기 전압 검출부는 상기 전원 전압의 전압 레벨이 예정된 전압 레벨보다 높아지는 구간을 검출하는 것을 특징으로 하는 내부 전압 생성 회로.
  3. 제1항에 있어서,
    상기 전원 전압은 접지 전원 전압을 포함하는 것을 특징으로 하는 내부 전압 생성 회로.
  4. 기준 전압과 피드백 전압의 전압 레벨을 비교하여 인에이블 신호를 생성하기 위한 비교부;
    상기 인에이블 신호에 응답하여 전원 전압에 대응하는 내부 전압을 생성하기 위한 내부 전압 생성부;
    상기 전원 전압과 상기 내부 전압의 전압 레벨 차이를 검출하여 제어 신호를 생성하기 위한 전압 검출부;
    상기 내부 전압에 예정된 저항비를 반영하여 상기 피드백 전압을 생성하기 위한 전압 분배부; 및
    상기 제어 신호에 응답하여 상기 예정된 저항비를 제어하기 위한 제어부
    를 구비하는 내부 전압 생성 회로.
  5. 제4항에 있어서,
    상기 전압 분배는,
    고정 저항값을 가지는 제1 저항부를 구비하며,
    상기 제어부는,
    상기 제어 신호에 응답하여 가변 저항값을 가지는 제2 저항부를 구비하는 것을 특징으로 하는 내부 전압 생성 회로.
  6. 제5항에 있어서,
    상기 피드백 전압은 상기 가변 저항값에 대응하는 전압 레벨을 가지는 것을 특징으로 하는 내부 전압 생성 회로.
  7. 제5항에 있어서,
    상기 전원 전압의 전압 레벨이 예정된 전압 레벨보다 높아지는 구간에서 상기 제2 저항부의 저항값을 가변하는 것을 특징으로 하는 내부 전압 생성 회로.
  8. 제4항에 있어서,
    상기 전원 전압은 접지 전원 전압을 포함하는 것을 특징으로 하는 내부 전압 생성 회로.
  9. 기준 전압과 피드백 전압의 전압 레벨을 비교하여 인에이블 신호를 생성하기 위한 비교부;
    상기 인에이블 신호에 응답하여 전원 전압에 대응하는 내부 전압을 생성하기 위한 내부 전압 생성부;
    상기 전원 전압과 상기 내부 전압의 전압 레벨 차이를 검출하여 제어 신호를 생성하기 위한 전압 검출부;
    상기 내부 전압에 예정된 저항비로 분배하여 상기 피드백 전압을 생성하기 위한 전압 분배부; 및
    상기 제어 신호에 응답하여 상기 전원 전압에 반영되는 커패시턴스 성분을 제어하기 위한 제어부
    를 구비하는 내부 전압 생성 회로.
  10. 제9항에 있어서,
    상기 제어부는,
    커패시터; 및
    상기 제어 신호에 응답하여 상기 커패시터와 상기 전원 전압을 연결해주기 위한 연결부를 구비하는 것을 특징으로 하는 내부 전압 생성 회로.
  11. 제10항에 있어서,
    상기 커패시터의 일측단은 상기 연결부에 연결되고, 상기 커패시터의 타측단은 상기 전원 전압과 분리된 전원 전압에 연결되는 것을 특징으로 하는 내부 전압 생성 회로.
  12. 제10항에 있어서,
    상기 전원 전압의 전압 레벨이 예정된 전압 레벨보다 높아지는 구간에서 상기 상기 연결부가 턴 온 되는 것을 특징으로 하는 내부 전압 생성 회로.
  13. 제9항에 있어서,
    상기 전원 전압은 접지 전원 전압을 포함하는 것을 특징으로 하는 내부 전압 생성 회로.
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