JPH0689163A - 乱数発生装置 - Google Patents
乱数発生装置Info
- Publication number
- JPH0689163A JPH0689163A JP4239816A JP23981692A JPH0689163A JP H0689163 A JPH0689163 A JP H0689163A JP 4239816 A JP4239816 A JP 4239816A JP 23981692 A JP23981692 A JP 23981692A JP H0689163 A JPH0689163 A JP H0689163A
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- JP
- Japan
- Prior art keywords
- output
- floating point
- bits
- random number
- circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 浮動小数点乗算器を用いて乱数を高速に発生
すること。 【構成】 仮数部演算回路３の出力ビットの内の上位半
分と下位半分とに分けて出力可能な浮動小数点乗算器
と、仮数部演算回路３の出力ビットの内の上位半分をと
るか下位半分をとるかを選択する選択回路６とを備えて
おり、仮数部演算回路３の出力ビットの内の上位半分が
選択されたときには乗算結果を出力し、下位半分が選択
されたときには乱数を発生する。
すること。 【構成】 仮数部演算回路３の出力ビットの内の上位半
分と下位半分とに分けて出力可能な浮動小数点乗算器
と、仮数部演算回路３の出力ビットの内の上位半分をと
るか下位半分をとるかを選択する選択回路６とを備えて
おり、仮数部演算回路３の出力ビットの内の上位半分が
選択されたときには乗算結果を出力し、下位半分が選択
されたときには乱数を発生する。
Description
【０００１】
【産業上の利用分野】本発明は、乱数を発生する装置に
関するものである。
関するものである。
【０００２】
【従来の技術】乱数を発生する手法としては種々知られ
ているが、その一つとして乗算合同法を用いた方法が知
られている（林知己夫著、「乱数の知識」、森北出版参
照）。従来、乗算合同法を用いて乱数を高速に発生する
場合、特開昭５７−８８４６号に記載されているように
整数型演算の可能な乗算器を必要とした。ところが、デ
ィジタル処理装置の中には浮動小数点乗算器しか備えて
いないものや、また必要としないものがある。このよう
な場合、乱数発生のためにのみ整数演算が可能な乗算器
や他の発生回路を新しく備えることは極めて不経済であ
る。
ているが、その一つとして乗算合同法を用いた方法が知
られている（林知己夫著、「乱数の知識」、森北出版参
照）。従来、乗算合同法を用いて乱数を高速に発生する
場合、特開昭５７−８８４６号に記載されているように
整数型演算の可能な乗算器を必要とした。ところが、デ
ィジタル処理装置の中には浮動小数点乗算器しか備えて
いないものや、また必要としないものがある。このよう
な場合、乱数発生のためにのみ整数演算が可能な乗算器
や他の発生回路を新しく備えることは極めて不経済であ
る。
【０００３】そこで浮動小数点乗算器を用いて乱数を発
生することが考えられる。図２は、従来の浮動小数点乗
算器を示しており、１は浮動小数点乗算器の仮数部演算
回路の第１入力、２は浮動小数点乗算器の仮数部演算回
路の第２入力、３は浮動小数点乗算器の仮数部演算回
路、４は浮動小数点乗算器の仮数部演算回路の出力の上
位半分、５は浮動小数点乗算器の仮数部演算回路の出力
の下位半分である。
生することが考えられる。図２は、従来の浮動小数点乗
算器を示しており、１は浮動小数点乗算器の仮数部演算
回路の第１入力、２は浮動小数点乗算器の仮数部演算回
路の第２入力、３は浮動小数点乗算器の仮数部演算回
路、４は浮動小数点乗算器の仮数部演算回路の出力の上
位半分、５は浮動小数点乗算器の仮数部演算回路の出力
の下位半分である。
【０００４】図２において、通常、浮動小数点乗算器の
仮数部演算回路３の出力としては仮数部乗算結果の上位
Ｎビット４のみが出力されるため、乱数発生に浮動小数
点乗算器を用いることはできなかった。
仮数部演算回路３の出力としては仮数部乗算結果の上位
Ｎビット４のみが出力されるため、乱数発生に浮動小数
点乗算器を用いることはできなかった。
【０００５】
【発明が解決しようとする課題】そこで本発明は、浮動
小数点乗算器を用いて、乱数を高速に発生することを課
題とする。
小数点乗算器を用いて、乱数を高速に発生することを課
題とする。
【０００６】
【課題を解決するための手段】本発明の乱数発生装置
は、仮数部演算回路の出力ビットの内の上位半分と下位
半分とに分けて出力可能な浮動小数点乗算器と、前記仮
数部演算回路の出力ビットの内の上位半分をとるか下位
半分をとるかを選択する選択回路とを備えたことを特徴
とする。
は、仮数部演算回路の出力ビットの内の上位半分と下位
半分とに分けて出力可能な浮動小数点乗算器と、前記仮
数部演算回路の出力ビットの内の上位半分をとるか下位
半分をとるかを選択する選択回路とを備えたことを特徴
とする。
【０００７】
【作用】仮数部演算回路の出力ビットの内の上位半分が
選択されたときには、浮動小数点乗算器は浮動小数点乗
算を行ったときの乗算結果を出力し、仮数部演算回路の
出力ビットの内の下位半分が選択されたときには、浮動
小数点乗算器は乱数を発生する。
選択されたときには、浮動小数点乗算器は浮動小数点乗
算を行ったときの乗算結果を出力し、仮数部演算回路の
出力ビットの内の下位半分が選択されたときには、浮動
小数点乗算器は乱数を発生する。
【０００８】
【実施例】本発明の実施例を述べる。
【０００９】図１は実施例の乱数発生装置のブロック図
である。１は浮動小数点乗算器の仮数部演算回路の第１
入力、２は浮動小数点乗算器の仮数部演算回路の第２入
力、３は出力ビットの内の上位半分と下位半分とに分け
て出力可能な浮動小数点演算器の仮数部演算回路、４は
浮動小数点乗算器の仮数部演算回路３の出力の上位半
分、５は浮動小数点乗算器３の仮数部演算回路の出力の
下位半分、６は選択回路、７は選択回路の出力、８は選
択信号、９は正規化回路、１０は正規化回路の出力であ
る。
である。１は浮動小数点乗算器の仮数部演算回路の第１
入力、２は浮動小数点乗算器の仮数部演算回路の第２入
力、３は出力ビットの内の上位半分と下位半分とに分け
て出力可能な浮動小数点演算器の仮数部演算回路、４は
浮動小数点乗算器の仮数部演算回路３の出力の上位半
分、５は浮動小数点乗算器３の仮数部演算回路の出力の
下位半分、６は選択回路、７は選択回路の出力、８は選
択信号、９は正規化回路、１０は正規化回路の出力であ
る。
【００１０】図１の乱数発生装置の動作について説明す
る。先ず、乗算合同法について説明する。乗算合同法に
よる乱数の発生は以下の式による（林知己夫著、「乱数
の知識」、森北出版参照）。
る。先ず、乗算合同法について説明する。乗算合同法に
よる乱数の発生は以下の式による（林知己夫著、「乱数
の知識」、森北出版参照）。
【００１１】 Ｘn+1 ≡ａ×Ｘn （ｍｏｄｕｌｏ ２p ）．．．（１） Ｘ0 ＝ｂ （ａ＝３，５（ｍｏｄｕｌｏ ８），ｂ＝奇数） ここで、Ｘn は２進数でｐ桁の乱数列、ａはその初期値
である。また、ｍｏｄｕｌｏ ２p は任意の整数を２p
で割ったときの剰余を意味する。
である。また、ｍｏｄｕｌｏ ２p は任意の整数を２p
で割ったときの剰余を意味する。
【００１２】図１の乱数発生装置を用いて乱数を発生す
る場合、浮動小数点乗算器の仮数部演算回路３の第１入
力１に、上記式（１）の記号ａに相当する数を整数の形
式で与える。また、浮動小数点乗算器の仮数部演算回路
３の第２入力２に、上記式（１）の記号Ｘn に相当する
数すなわち直前に発生した乱数を整数の形式で与える。
すわなち、これらは必ずしも浮動小数点演算用に正規化
されていない場合もある。これらは共にＮビット長の２
進数である。したがって、仮数部演算回路３は２＊Ｎビ
ットの乗算結果を出力する。この上位Ｎビットが出力４
であり、下位Ｎビットが出力５である。
る場合、浮動小数点乗算器の仮数部演算回路３の第１入
力１に、上記式（１）の記号ａに相当する数を整数の形
式で与える。また、浮動小数点乗算器の仮数部演算回路
３の第２入力２に、上記式（１）の記号Ｘn に相当する
数すなわち直前に発生した乱数を整数の形式で与える。
すわなち、これらは必ずしも浮動小数点演算用に正規化
されていない場合もある。これらは共にＮビット長の２
進数である。したがって、仮数部演算回路３は２＊Ｎビ
ットの乗算結果を出力する。この上位Ｎビットが出力４
であり、下位Ｎビットが出力５である。
【００１３】通常の浮動小数点乗算においては、仮数部
演算回路３の出力として上位Ｎビットの出力４が出力さ
れる。しかし、乱数発生においては式（１）から乗算結
果として下位Ｎビットの出力５を選択する必要がある。
この選択を選択信号８と選択回路６を用いて行なう。す
なわち、使用者或いはプログラムの指示に基づいて選択
信号８を発生させ、通常の浮動小数点乗算器として動作
させるときは上位Ｎビットを選択し、乱数を発生させる
ときは下位Ｎビットを選択する。選択回路６の出力７は
必ずしも正規化されていないので、これを浮動小数点演
算で利用するために正規化回路９で正規化する。しか
し、選択回路６の出力７は式（１）からまた次の乱数発
生に用いるのでそのままの形で保存しておく必要があ
る。これが出力信号７’である。
演算回路３の出力として上位Ｎビットの出力４が出力さ
れる。しかし、乱数発生においては式（１）から乗算結
果として下位Ｎビットの出力５を選択する必要がある。
この選択を選択信号８と選択回路６を用いて行なう。す
なわち、使用者或いはプログラムの指示に基づいて選択
信号８を発生させ、通常の浮動小数点乗算器として動作
させるときは上位Ｎビットを選択し、乱数を発生させる
ときは下位Ｎビットを選択する。選択回路６の出力７は
必ずしも正規化されていないので、これを浮動小数点演
算で利用するために正規化回路９で正規化する。しか
し、選択回路６の出力７は式（１）からまた次の乱数発
生に用いるのでそのままの形で保存しておく必要があ
る。これが出力信号７’である。
【００１４】
【発明の効果】以上で説明したように本発明によれば、
最小限のハードウェアを付加するだけで既存の浮動小数
点乗算器を利用して、乗算合同法を用いて乱数を高速に
発生することができる。
最小限のハードウェアを付加するだけで既存の浮動小数
点乗算器を利用して、乗算合同法を用いて乱数を高速に
発生することができる。
【図１】 本発明に係わる浮動小数点乗算器を用いた乱
数発生装置のブロック図である。
数発生装置のブロック図である。
【図２】 従来の浮動小数点乗算器のブロック図であ
る。
る。
１…仮数部演算回路の第１入力、２…仮数部演算回路の
第２入力、３…仮数部演算回路、４…仮数部演算回路の
出力の上位半分、５…仮数部演算回路の出力の下位半
分、６…選択回路、７…選択回路の出力、８…選択信
号、９…正規化回路、１０…正規化回路の出力
第２入力、３…仮数部演算回路、４…仮数部演算回路の
出力の上位半分、５…仮数部演算回路の出力の下位半
分、６…選択回路、７…選択回路の出力、８…選択信
号、９…正規化回路、１０…正規化回路の出力
Claims (1)
- 【請求項１】 仮数部演算回路の出力ビットの内の上位
半分と下位半分とに分けて出力可能な浮動小数点乗算器
と、前記仮数部演算回路の出力ビットの内の上位半分を
とるか下位半分をとるかを選択する選択回路とを備えた
ことを特徴とする乱数発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239816A JPH0689163A (ja) | 1992-09-08 | 1992-09-08 | 乱数発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239816A JPH0689163A (ja) | 1992-09-08 | 1992-09-08 | 乱数発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689163A true JPH0689163A (ja) | 1994-03-29 |
Family
ID=17050277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239816A Pending JPH0689163A (ja) | 1992-09-08 | 1992-09-08 | 乱数発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689163A (ja) |
-
1992
- 1992-09-08 JP JP4239816A patent/JPH0689163A/ja active Pending
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