JPH0342715A - 除算用近似逆数生成装置 - Google Patents
除算用近似逆数生成装置Info
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- JPH0342715A JPH0342715A JP1177029A JP17702989A JPH0342715A JP H0342715 A JPH0342715 A JP H0342715A JP 1177029 A JP1177029 A JP 1177029A JP 17702989 A JP17702989 A JP 17702989A JP H0342715 A JPH0342715 A JP H0342715A
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- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 2
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- 239000000945 filler Substances 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は除算用近似逆数生成装置に関し、特に除数の仮
数を２進正規形にしたのち１上位所定ビットから近似逆
数を生成する除数の近似逆数生成装置に関する。
数を２進正規形にしたのち１上位所定ビットから近似逆
数を生成する除数の近似逆数生成装置に関する。
［従来の技術］
従来、除算を被除数と除数の近似逆数との積におきかえ
、引放し法を用いて毎回多数桁の部分商を発生していく
ようなある種の除算装置（例えば。
、引放し法を用いて毎回多数桁の部分商を発生していく
ようなある種の除算装置（例えば。
特開昭５７−０４１７３７号公報「除算装置」）では、
除数の仮数を２進正規形にしたのちその上位所定ビット
から近似逆数を生成していた。このような方式による近
似逆数の生成は１例えば第２図のような装置をもちいて
実現されてきた。第２図において、除数レジスタ１１は
除算にもちいる除数の仮数を格納するレジスタである。
除数の仮数を２進正規形にしたのちその上位所定ビット
から近似逆数を生成していた。このような方式による近
似逆数の生成は１例えば第２図のような装置をもちいて
実現されてきた。第２図において、除数レジスタ１１は
除算にもちいる除数の仮数を格納するレジスタである。
また、除数チェック回路１２は、除数レジスタ１１出力
の上位２ビツトから除数レジスタ１１に格納された除数
が２進正規形か否かを判定する。
の上位２ビツトから除数レジスタ１１に格納された除数
が２進正規形か否かを判定する。
ここて、除数を２の補数表示形式とした場合の除数チェ
ック回路１２の働きを第３図に示す。
ック回路１２の働きを第３図に示す。
次に、２進正規化シフトカウント生成回路１４は、除数
レジスタ１１出力を人力とし、除数の仮数を２進正規形
にするのに必要な左レフトカウントを生成する。また２
進正規化シフタ１５は、除数レジスタ１１出力を２進正
規化シフトカウント生成回路１４出力に応じて左シフト
することにより２進正規形にする。
レジスタ１１出力を人力とし、除数の仮数を２進正規形
にするのに必要な左レフトカウントを生成する。また２
進正規化シフタ１５は、除数レジスタ１１出力を２進正
規化シフトカウント生成回路１４出力に応じて左シフト
することにより２進正規形にする。
ここで、２進正規化シフトカウント生成回路１４および
２進正規化シフタ１５の働きの例を第４図に示す。
２進正規化シフタ１５の働きの例を第４図に示す。
さらに、除数セレクタ１０は、近似逆数の生成にあたり
最初に与えられる除数の仮数もしくは２進正規化シフタ
１５出力を選択するセレクタである。近似逆数生成回路
１３は除数レジスタ１１出力の上位所定ビットから除数
レジスタ１１に格納された除数の仮数の近似逆数を生成
する。第２図の回路をもちいての除数の近似逆数生成は
、以下のようにおこなわれる。
最初に与えられる除数の仮数もしくは２進正規化シフタ
１５出力を選択するセレクタである。近似逆数生成回路
１３は除数レジスタ１１出力の上位所定ビットから除数
レジスタ１１に格納された除数の仮数の近似逆数を生成
する。第２図の回路をもちいての除数の近似逆数生成は
、以下のようにおこなわれる。
（１）除数の仮数を除数セレクタ１０を介して除数レジ
スタ１１に格納する。
スタ１１に格納する。
（２）除数チェック回路１２において除数レジスタ１１
出力が２進正規形か否かを判定する。
出力が２進正規形か否かを判定する。
（３）除数チェック回路１２において除数レジスタ１１
出力が２進正規形であると判定された場合には（５）を
実行、そうでなければ（４）を実行する。
出力が２進正規形であると判定された場合には（５）を
実行、そうでなければ（４）を実行する。
（４）除数レジスタ１１出力を２進正規化シフタ１５を
もちいて２進正規化し、除数セレクタ１０を介して再び
除数レジスタ１１に格納しく５）を実行する。
もちいて２進正規化し、除数セレクタ１０を介して再び
除数レジスタ１１に格納しく５）を実行する。
（５）除数レジスタ１１出力の上位ビットから近似逆数
生成回路１３をもちいて除数の近似逆数を生成する。
生成回路１３をもちいて除数の近似逆数を生成する。
なお、ここでは被除数の仮数部のとり扱いについては説
明を省略したが、除数の仮数を２進正規化した場合には
、必要に応じて被除数の仮数部を同量だけ左シフトする
必要があることは言うまでもない。
明を省略したが、除数の仮数を２進正規化した場合には
、必要に応じて被除数の仮数部を同量だけ左シフトする
必要があることは言うまでもない。
［発明が解決しようとする課題］
上述した従来の近似逆数生成装置によれば、除数の仮数
部が２進正規形でなかった場合には、除数の仮数部をい
ったん２進正規形にする必要があったため、近似逆数の
生成にかかる実行時間か長くなるといった欠点があった
。
部が２進正規形でなかった場合には、除数の仮数部をい
ったん２進正規形にする必要があったため、近似逆数の
生成にかかる実行時間か長くなるといった欠点があった
。
なお、除数の仮数を２進正規形にするためには。
まず仮数の上位から符号ビットと同じ値のビットがいく
つ連続するかを求め、その値に従って仮数を左シフトす
るといった動作か必要であり、これは通常工ないし２ク
ロツクサイクルかかる。
つ連続するかを求め、その値に従って仮数を左シフトす
るといった動作か必要であり、これは通常工ないし２ク
ロツクサイクルかかる。
ここで、除数の指数の基数が１６である場合を考えると
、ひとつのプログラム中に演算結果を正規化する浮動小
数点演算命令が他にいくつか存在すれば、浮動小数点除
算命令に使用される除数は。
、ひとつのプログラム中に演算結果を正規化する浮動小
数点演算命令が他にいくつか存在すれば、浮動小数点除
算命令に使用される除数は。
殆んどの場合、１６進正規形である。しかし、除数が１
６進正規形であったとしても、２進正規形である確率は
低い。したがって、指数の基数を１６とするプログラム
における浮動小数点除算命令では、殆んどの場合におい
て、除数の仮数を２進正規形になおすという無駄な実行
時間が存在することになる。なお、前述の従来例では、
近似逆数の生成に用いる除数の仮数は２進正規形でなけ
ればならないといった前提のもとに説明をおこなったわ
けだが、これは「除数の仮数が２進正規形」という条件
がなければ、近似逆数を生成する為の金物量が多大にな
るという理由によるものである。
６進正規形であったとしても、２進正規形である確率は
低い。したがって、指数の基数を１６とするプログラム
における浮動小数点除算命令では、殆んどの場合におい
て、除数の仮数を２進正規形になおすという無駄な実行
時間が存在することになる。なお、前述の従来例では、
近似逆数の生成に用いる除数の仮数は２進正規形でなけ
ればならないといった前提のもとに説明をおこなったわ
けだが、これは「除数の仮数が２進正規形」という条件
がなければ、近似逆数を生成する為の金物量が多大にな
るという理由によるものである。
すなわち、除数の最上位ビットと次のビットの間に小数
点があるとすれば、２進正規形の（２の補数表示）の除
数Ｙは であられされ、その近似逆数ｒ ： １ ／ Ｙは以下
の範囲におさまる。
点があるとすれば、２進正規形の（２の補数表示）の除
数Ｙは であられされ、その近似逆数ｒ ： １ ／ Ｙは以下
の範囲におさまる。
ところが「Ｙが２進正規形でない」とすると。
ｒ ｆ−１／ Ｙの整数部が無限に増えつづける。仮に
。
。
除数Ｙに「除数が１６進正規形ならば」という条件にす
れば、逆数の整数部は有限の値にはなるが。
れば、逆数の整数部は有限の値にはなるが。
「除数が２進正規形」という条件の場合にくらべれば、
近似逆数の生成に要する金物は美大なものとなる。
近似逆数の生成に要する金物は美大なものとなる。
本発明の目的は１以上の問題点を解決し、少量の金物で
効率良く除算用近似逆数を生成することにある。
効率良く除算用近似逆数を生成することにある。
［課題を解決するための手段］
本発明による除算用近似逆数生成装置は、除算を被除数
と除数の近似逆数との積におきかえ引放し法を用いて毎
回多数桁の部分商を発生していく除算装置で用いられる
浮動小数点除数の近似逆数生成装置であって、前記除数
の指数の基数より一意に決まる前記除数の仮数の上位所
定ビットから前記除数が基数正規形であるか否かを判定
する除数チェック回路と、前記除数が前記除数チェック
回路において基数正規形であると判定された場合に、前
記除数の指数の基数より一意に決まる前記除数の仮数の
上位所定ビットから前記除数の仮数を２進正規形にする
ための第１の正規化シフト力ラントを生成する第１の正
規化シフトカウント生成回路と、前記除数の仮数全体か
ら前記除数の仮数を２進正規形にするための第２の正規
化シフトカウントを生成する第２の正規化シフトカウン
ト生成回路と、前記第１の正規化シフトカウントをうけ
、前記除数の近似逆数生成に必要な前記除数の仮数の上
位所定ビットのみを第１の２進正規形、にして出力する
第１の正規化シフタと、前記第２の正規化シフトカウン
トをうけ、前記除数の仮数全体を第２の２進正規形にし
て出力する第２の正規化シフタとを有し、前記除数チェ
ック回路において前記除数が基数正規形であると判断さ
れる場合には、前記第１の正規化シフタの出力をもちい
て前記除数の近似逆数を生成し、そうでない場合には前
記第２の正規化シフタの出力のうち前記除数の近似逆数
生成に必要な上位所定ビットをもちいて前記除数の近似
逆数を生成することを特徴とする。
と除数の近似逆数との積におきかえ引放し法を用いて毎
回多数桁の部分商を発生していく除算装置で用いられる
浮動小数点除数の近似逆数生成装置であって、前記除数
の指数の基数より一意に決まる前記除数の仮数の上位所
定ビットから前記除数が基数正規形であるか否かを判定
する除数チェック回路と、前記除数が前記除数チェック
回路において基数正規形であると判定された場合に、前
記除数の指数の基数より一意に決まる前記除数の仮数の
上位所定ビットから前記除数の仮数を２進正規形にする
ための第１の正規化シフト力ラントを生成する第１の正
規化シフトカウント生成回路と、前記除数の仮数全体か
ら前記除数の仮数を２進正規形にするための第２の正規
化シフトカウントを生成する第２の正規化シフトカウン
ト生成回路と、前記第１の正規化シフトカウントをうけ
、前記除数の近似逆数生成に必要な前記除数の仮数の上
位所定ビットのみを第１の２進正規形、にして出力する
第１の正規化シフタと、前記第２の正規化シフトカウン
トをうけ、前記除数の仮数全体を第２の２進正規形にし
て出力する第２の正規化シフタとを有し、前記除数チェ
ック回路において前記除数が基数正規形であると判断さ
れる場合には、前記第１の正規化シフタの出力をもちい
て前記除数の近似逆数を生成し、そうでない場合には前
記第２の正規化シフタの出力のうち前記除数の近似逆数
生成に必要な上位所定ビットをもちいて前記除数の近似
逆数を生成することを特徴とする。
［実地例］
次に、添付図面を参照しながら１本発明の実施Ｑ（
例について説明する。
第１図は１本発明の一実施例による除算用近似逆数生成
装置を示す図である。
装置を示す図である。
第１図において、除数セレクタ１．除数レジスタ２，２
進正規化シフトカウント生成回路７．及び２進正規化シ
フタ８は、それぞれ、第２図中の除数セレクタ１０．除
数レジスタ］１，２進正規化シフトカウント生成回路１
４．及び２進正規化シフタ１５と同様の働きをする。基
数モード信号線３は除数の指数の基数を示すモード信号
線であり１例えば“１”なら１６進モード（指数の基数
−２４＝１６）、 “０“なら２進モード（指数の基
数＝２” ＝２）をあられす。また、除数チェック回路
４は、基数モード信号線３の指示に従い除数レジスタ２
の上位５ビツトから除数レジスタ２に格納された除数が
基数正規形か否かを判定する。
進正規化シフトカウント生成回路７．及び２進正規化シ
フタ８は、それぞれ、第２図中の除数セレクタ１０．除
数レジスタ］１，２進正規化シフトカウント生成回路１
４．及び２進正規化シフタ１５と同様の働きをする。基
数モード信号線３は除数の指数の基数を示すモード信号
線であり１例えば“１”なら１６進モード（指数の基数
−２４＝１６）、 “０“なら２進モード（指数の基
数＝２” ＝２）をあられす。また、除数チェック回路
４は、基数モード信号線３の指示に従い除数レジスタ２
の上位５ビツトから除数レジスタ２に格納された除数が
基数正規形か否かを判定する。
ここで、除数を２の補数表示形式とした場合の除数チェ
ック回路４の働きを第５図に示す。
ック回路４の働きを第５図に示す。
次に、逆数生成データシフトカウント生成回路 ０
５は、指数モード信号線３の指示を受け、除数レジスタ
２出力の上位５ビツトから除数レジスタ２に格納された
除数が基数正規形であった場合に。
２出力の上位５ビツトから除数レジスタ２に格納された
除数が基数正規形であった場合に。
さらに２進正規形にするのに必要な左シフトカウントを
生成する。逆数生成データシフト回路６は。
生成する。逆数生成データシフト回路６は。
逆数データシフトカウント生成回路５出力をうけ。
除数レジスタ２出力のうち、近似逆数生成回路９で必要
とする上位所定ビットのみ左シフトして２進正規化し、
近似逆数生成回路９に近似逆数を生成する為のデータを
供給する。
とする上位所定ビットのみ左シフトして２進正規化し、
近似逆数生成回路９に近似逆数を生成する為のデータを
供給する。
ここで、逆数データシフトカウント生成回路５および逆
数データシフト回路６の働きを第５図に示す。
数データシフト回路６の働きを第５図に示す。
第１図の回路をもちいての除数の近似逆数の生成は、以
下のようにおこなわれる。
下のようにおこなわれる。
（１）除数レジスタ２に除数セレクタ１を介して除数の
仮数を格納する。
仮数を格納する。
（２）基数モード信号線３の指示に従い、除数チェック
回路４において除数レジスタ２の出力が基数正規形か否
かを判定する。
回路４において除数レジスタ２の出力が基数正規形か否
かを判定する。
（３〉除数チェック回路４において、除数レジスタ２出
力か基数正規形であると判断された場合には（５）を実
行し、そうでない場合には（４）を実行する。
力か基数正規形であると判断された場合には（５）を実
行し、そうでない場合には（４）を実行する。
（４）除数レジスタ２出力を２進疋規化ンフタ８をもち
いて２進正規形にし、除数セレクタ１を介して再び除数
レジスタ２に格納し、（５）を実行する。
いて２進正規形にし、除数セレクタ１を介して再び除数
レジスタ２に格納し、（５）を実行する。
（５）基数モード信号線３の指示に従い、除数レジスタ
２の上位５ビツトをもとに除数レジスタ２出力を２進正
規形にするのに必要なシフトカウントを逆数生成データ
シフトカウント生成回路５においてもとめ、これをもと
に近似逆数を生成するのに必要な除数レジスタ２の上位
所定ビットのみを逆数データシフト回路６において左シ
フトして近似逆数生成回路９に供給し、近似逆数生成回
路９において除数の近似逆数を生成する。
２の上位５ビツトをもとに除数レジスタ２出力を２進正
規形にするのに必要なシフトカウントを逆数生成データ
シフトカウント生成回路５においてもとめ、これをもと
に近似逆数を生成するのに必要な除数レジスタ２の上位
所定ビットのみを逆数データシフト回路６において左シ
フトして近似逆数生成回路９に供給し、近似逆数生成回
路９において除数の近似逆数を生成する。
ここで、演算結果を正規形にするような浮動小数点命令
を含むプログラム中に浮動小数点除算命令が存在する場
合について考える。このとき、浮 ２ 動小数点除算命令で用いられる除数は、殆んどの場合、
正規形である（指数の基数が２であれば２進正規形、１
６であれば１６進正規形）。すると。
を含むプログラム中に浮動小数点除算命令が存在する場
合について考える。このとき、浮 ２ 動小数点除算命令で用いられる除数は、殆んどの場合、
正規形である（指数の基数が２であれば２進正規形、１
６であれば１６進正規形）。すると。
本発明によれば、除算命令の実行において１通常は１な
いし２クロツクサイクルかかるところの除数の仮数全体
の（仮数全体をみて正規化シフトカウントを求める）２
進正規化という動作（前述の（４）の動作）を殆んどの
場合省略できることになり、実行性能を向上できること
がわかる。
いし２クロツクサイクルかかるところの除数の仮数全体
の（仮数全体をみて正規化シフトカウントを求める）２
進正規化という動作（前述の（４）の動作）を殆んどの
場合省略できることになり、実行性能を向上できること
がわかる。
なお１本実施例においても、被除数の仮数のとり扱いに
ついては説明を省略したが、除数の仮数を２進正規形に
した場合には、必要に応じて被除数の仮数を同量だけ左
シフトする必要があることは言うまでもない。
ついては説明を省略したが、除数の仮数を２進正規形に
した場合には、必要に応じて被除数の仮数を同量だけ左
シフトする必要があることは言うまでもない。
［発明の効果コ
以上説明したように１本発明によれば、少量の金物量の
追加だけで除算にもちいる除数の近似逆数生成を効率良
く実行することができ、浮動小数点命令（特に指数の基
数が１６＝２’の浮動小数点除算命令）の実行性能を向
上できる。
追加だけで除算にもちいる除数の近似逆数生成を効率良
く実行することができ、浮動小数点命令（特に指数の基
数が１６＝２’の浮動小数点除算命令）の実行性能を向
上できる。
第１図は本発明の一実施例による除算用近似逆数生成装
置を示すブロック図、第２図は従来の除算用近似逆数生
成装置を示すブロック図、第３図は第２図における除数
チェック回路１２の働きを示す図、第４図は第１図およ
び第２図における２進正規化シフトカウント生成回路お
よび２進正規化シフタの働きを示す図、第５図は第１図
における除数チェック回路４．逆数データシフトカウン
ト生成回路５．および逆数データシフト回路６の働きを
示す図である。 １・・・除数セレクタ、２・・・除数レジスタ、３・・
・基数モード信号線、４・・・除数チェック回路、５・
・・逆数生成データシフトカウント生成回路、６・・・
逆数生成データシフト回路、７・・・２進正規化シフト
カウント生成回路、８・・・２進正規化シツク、９・・
・近似逆数生成回路。
置を示すブロック図、第２図は従来の除算用近似逆数生
成装置を示すブロック図、第３図は第２図における除数
チェック回路１２の働きを示す図、第４図は第１図およ
び第２図における２進正規化シフトカウント生成回路お
よび２進正規化シフタの働きを示す図、第５図は第１図
における除数チェック回路４．逆数データシフトカウン
ト生成回路５．および逆数データシフト回路６の働きを
示す図である。 １・・・除数セレクタ、２・・・除数レジスタ、３・・
・基数モード信号線、４・・・除数チェック回路、５・
・・逆数生成データシフトカウント生成回路、６・・・
逆数生成データシフト回路、７・・・２進正規化シフト
カウント生成回路、８・・・２進正規化シツク、９・・
・近似逆数生成回路。
Claims (1)
- 【特許請求の範囲】 １、除算を被除数と除数の近似逆数との積におきかえ引
放し法を用いて毎回多数桁の部分商を発生していく浮動
小数点除算装置でもちいられる除数の近似逆数生成装置
であって、前記除数の指数の基数より一意に決まる前記
除数の仮数の上位所定ビットから前記除数が基数正規形
であるか否かを判定する除数チェック回路と、前記除数
が前記除数チェック回路において基数正規形であると判
定された場合に、前記除数の指数の基数より一意に決ま
る前記除数の仮数の上位所定ビットから前記除数の仮数
を２進正規形にするための第１の正規化シフトカウント
を生成する第１の正規化シフトカウント生成回路と、 前記除数の仮数全体から前記除数の仮数を２進正規形に
するための第２の正規化シフトカウントを生成する第２
の正規化シフトカウント生成回路と、 前記第１の正規化シフトカウントをうけ、前記除数の近
似逆数生成に必要な前記除数の仮数の上位所定ビットの
みを第１の２進正規形にして出力する第１の正規化シフ
タと、 前記第２の正規化シフトカウントをうけ、前記除数の仮
数全体を第２の２進正規形にして出力する第２の正規化
シフタとを有し、 前記除数チェック回路において前記除数が基数正規形で
あると判断される場合には、前記第１の正規化シフタの
出力をもちいて前記除数の近似逆数を生成し、そうでな
い場合には前記第２の正規化シフタの出力のうち前記除
数の近似逆数生成に必要な上位所定ビットをもちいて前
記除数の近似逆数を生成することを特徴とする除算用近
似逆数生成装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177029A JPH0831029B2 (ja) | 1989-07-11 | 1989-07-11 | 除算用近似逆数生成装置 |
| US07/551,094 US5153851A (en) | 1989-07-11 | 1990-07-11 | Method and arrangement of determining approximated reciprocal of binary normalized fraction of divisor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177029A JPH0831029B2 (ja) | 1989-07-11 | 1989-07-11 | 除算用近似逆数生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0342715A true JPH0342715A (ja) | 1991-02-22 |
| JPH0831029B2 JPH0831029B2 (ja) | 1996-03-27 |
Family
ID=16023903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1177029A Expired - Lifetime JPH0831029B2 (ja) | 1989-07-11 | 1989-07-11 | 除算用近似逆数生成装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5153851A (ja) |
| JP (1) | JPH0831029B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7797971B2 (en) | 2004-06-15 | 2010-09-21 | Kabushiki Kaisha Toshiba | Drum washing machine |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2502836B2 (ja) * | 1991-03-19 | 1996-05-29 | 富士通株式会社 | 除算回路の前処理装置 |
| JP3012357B2 (ja) * | 1991-05-29 | 2000-02-21 | 日本電気株式会社 | シフト量検出回路 |
| US5768171A (en) * | 1996-06-28 | 1998-06-16 | Intel Corporation | Method and apparatus for improving the precision or area of a memory table used in floating-point computations |
| US5923577A (en) * | 1996-10-21 | 1999-07-13 | Samsung Electronics Company, Ltd. | Method and apparatus for generating an initial estimate for a floating point reciprocal |
| US7058675B1 (en) * | 2000-09-28 | 2006-06-06 | Altera Corporation | Apparatus and method for implementing efficient arithmetic circuits in programmable logic devices |
| US7080112B2 (en) * | 2002-11-13 | 2006-07-18 | International Business Machines Corporation | Method and apparatus for computing an approximation to the reciprocal of a floating point number in IEEE format |
| JP5061688B2 (ja) * | 2007-03-29 | 2012-10-31 | 富士通セミコンダクター株式会社 | データ転送制御装置およびデータ転送制御方法 |
| US9658827B2 (en) * | 2014-10-21 | 2017-05-23 | Arm Limited | Apparatus and method for performing reciprocal estimation operation |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3633018A (en) * | 1969-12-18 | 1972-01-04 | Ibm | Digital division by reciprocal conversion technique |
| GB2115190B (en) * | 1982-02-10 | 1985-11-20 | Singer Co | Data word normalisation |
| JPS60142738A (ja) * | 1983-12-30 | 1985-07-27 | Hitachi Ltd | 内挿近似を使用する除算装置 |
| US4789956A (en) * | 1985-10-16 | 1988-12-06 | Harris Corp. | Maximum negative number detector |
| US4905178A (en) * | 1986-09-19 | 1990-02-27 | Performance Semiconductor Corporation | Fast shifter method and structure |
| US4823301A (en) * | 1987-10-22 | 1989-04-18 | Tektronix, Inc. | Method and circuit for computing reciprocals |
-
1989
- 1989-07-11 JP JP1177029A patent/JPH0831029B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-11 US US07/551,094 patent/US5153851A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7797971B2 (en) | 2004-06-15 | 2010-09-21 | Kabushiki Kaisha Toshiba | Drum washing machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831029B2 (ja) | 1996-03-27 |
| US5153851A (en) | 1992-10-06 |
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