JPH09325882A - 一様乱数発生回路 - Google Patents
一様乱数発生回路Info
- Publication number
- JPH09325882A JPH09325882A JP8141238A JP14123896A JPH09325882A JP H09325882 A JPH09325882 A JP H09325882A JP 8141238 A JP8141238 A JP 8141238A JP 14123896 A JP14123896 A JP 14123896A JP H09325882 A JPH09325882 A JP H09325882A
- Authority
- JP
- Japan
- Prior art keywords
- generator polynomial
- circuit
- register
- uniform random
- random number
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 一様乱数の発生回路に関し、一様乱数を高速
で発生することのできる回路の実現を課題とする。 【解決手段】 固有番号を付与した複数のレジスタ
と、生成多項式に対応する入力を用いて生成多項式演算
を行ないその結果を出力する前記各レジスタと同一番号
を付与した複数の生成多項式演算回路とが同一のクロッ
クで並列動作する回路であって、前記各生成多項式演算
回路は、各生成多項式演算結果の出力を当該生成多項式
演算回路と同一番号を有する前記レジスタにフィードバ
ックする手段と、各生成多項式演算結果の出力と前記各
レジスタの出力との中から前記生成多項式に対応する出
力を入力とする手段と、各生成多項式演算結果を一様乱
数として並列出力する手段とを備えることにより構成す
る。
で発生することのできる回路の実現を課題とする。 【解決手段】 固有番号を付与した複数のレジスタ
と、生成多項式に対応する入力を用いて生成多項式演算
を行ないその結果を出力する前記各レジスタと同一番号
を付与した複数の生成多項式演算回路とが同一のクロッ
クで並列動作する回路であって、前記各生成多項式演算
回路は、各生成多項式演算結果の出力を当該生成多項式
演算回路と同一番号を有する前記レジスタにフィードバ
ックする手段と、各生成多項式演算結果の出力と前記各
レジスタの出力との中から前記生成多項式に対応する出
力を入力とする手段と、各生成多項式演算結果を一様乱
数として並列出力する手段とを備えることにより構成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、一様乱数を発生す
る手段に関するもので、特に、無線システム試験におけ
るランダムノイズやフェージングによる誤りを疑似的に
生成するベースバンド誤り付加回路に必須の一様乱数発
生回路などへの利用に適する方式に係る。
る手段に関するもので、特に、無線システム試験におけ
るランダムノイズやフェージングによる誤りを疑似的に
生成するベースバンド誤り付加回路に必須の一様乱数発
生回路などへの利用に適する方式に係る。
【０００２】
【従来の技術】図５は従来の一様乱数発生回路の例を示
す図である。同図において、数字符号１１は、１１1〜
１１nの各レジスタによって構成されるｎ段シフトレジ
スタを表わしており、また、１２は生成多項式演算回
路、１３は１→ｎ直並列変換回路、１４はｎビット一様
乱数出力を表わしている。
す図である。同図において、数字符号１１は、１１1〜
１１nの各レジスタによって構成されるｎ段シフトレジ
スタを表わしており、また、１２は生成多項式演算回
路、１３は１→ｎ直並列変換回路、１４はｎビット一様
乱数出力を表わしている。
【０００３】この一様乱数発生回路は、ｎ段シフトレジ
スタを用いて任意の生成多項式演算回路で得られるラン
ダムシーケンスを直並列変換することにより多ビット一
様乱数を発生する構成を採っている。
スタを用いて任意の生成多項式演算回路で得られるラン
ダムシーケンスを直並列変換することにより多ビット一
様乱数を発生する構成を採っている。
【０００４】図５において、ｎ段シフトレジスタの内容
がそれぞれ生成多項式演算回路１２に入力される。生成
多項式演算回路１２の出力は１番目のレジスタにフィー
ドバックされる。ｎ番目のレジスタの出力は１→ｎ直並
列変換回路１３に入力される。１→ｎ直並列変換回路１
３は直列ｎビットを並列に出力し、ｎビット一様乱数１
４を発生する。同一のクロックでｎ段シフトレジスタの
内容がシフトされ更新される。
がそれぞれ生成多項式演算回路１２に入力される。生成
多項式演算回路１２の出力は１番目のレジスタにフィー
ドバックされる。ｎ番目のレジスタの出力は１→ｎ直並
列変換回路１３に入力される。１→ｎ直並列変換回路１
３は直列ｎビットを並列に出力し、ｎビット一様乱数１
４を発生する。同一のクロックでｎ段シフトレジスタの
内容がシフトされ更新される。
【０００５】図６は、従来の一様乱数発生回路の具体的
な例を示す図であって、生成多項式Ｘ5＋Ｘ2＋１で５ビ
ットの一様乱数を発生させる回路を示している。同図に
おいて、数字符号１５は、レジスタ１５1 〜１５5 から
なる５段シフトレジスタ、１６は排他的論理和回路、１
７は１→５直並列変換回路、１８は５ビット一様乱数出
力を表わしている。
な例を示す図であって、生成多項式Ｘ5＋Ｘ2＋１で５ビ
ットの一様乱数を発生させる回路を示している。同図に
おいて、数字符号１５は、レジスタ１５1 〜１５5 から
なる５段シフトレジスタ、１６は排他的論理和回路、１
７は１→５直並列変換回路、１８は５ビット一様乱数出
力を表わしている。
【０００６】図６において、２番目と５番目のシフトレ
ジスタの内容が排他的論理和回路１６に入力される。排
他的論理和回路１６の出力は１番目のレジスタにフィー
ドバックされる。５番目のレジスタの出力は、１→５直
並列変換回路１７に入力される。１→５直並列変換回路
１７は直列５ビットを並列に出力し、５ビット一様乱数
を発生する。同一のクロックで５段シフトレジスタの内
容がシフトされ更新される。
ジスタの内容が排他的論理和回路１６に入力される。排
他的論理和回路１６の出力は１番目のレジスタにフィー
ドバックされる。５番目のレジスタの出力は、１→５直
並列変換回路１７に入力される。１→５直並列変換回路
１７は直列５ビットを並列に出力し、５ビット一様乱数
を発生する。同一のクロックで５段シフトレジスタの内
容がシフトされ更新される。
【０００７】
【発明が解決しようとする課題】上述したような従来の
一様乱数発生回路では、１クロックごとに各レジスタの
内容がシフトされて直並列変換回路に入力され、該直並
列変換回路で、データの直並列変換が行なわれる。従っ
て、直並列変換回路から一様乱数が出力されるのは、シ
フトレジスタのシフト段数分のクロックごとになる。
一様乱数発生回路では、１クロックごとに各レジスタの
内容がシフトされて直並列変換回路に入力され、該直並
列変換回路で、データの直並列変換が行なわれる。従っ
て、直並列変換回路から一様乱数が出力されるのは、シ
フトレジスタのシフト段数分のクロックごとになる。
【０００８】すなわち、ｎビット一様乱数を発生するた
めには、ｎ段シフトレジスタが乱数発生速度のｎ倍のク
ロック速度で動作しなければならない。また、ｎが大き
くなる程シフトレジスタが高速で動作することを要求さ
れる。従って、高速で一様乱数を発生させることが困難
であるという問題があった。
めには、ｎ段シフトレジスタが乱数発生速度のｎ倍のク
ロック速度で動作しなければならない。また、ｎが大き
くなる程シフトレジスタが高速で動作することを要求さ
れる。従って、高速で一様乱数を発生させることが困難
であるという問題があった。
【０００９】本発明は、このような従来の課題を解決す
るために成されたもので、シフトレジスタのシフト動作
のためのクロックとは無関係に一様乱数を発生すること
が可能で、そのため、高速度で一様乱数を発生させるこ
とのできる乱数発生回路を実現することを目的としてい
る。
るために成されたもので、シフトレジスタのシフト動作
のためのクロックとは無関係に一様乱数を発生すること
が可能で、そのため、高速度で一様乱数を発生させるこ
とのできる乱数発生回路を実現することを目的としてい
る。
【００１０】
【課題を解決するための手段】本発明によれば、上述の
課題は前記特許請求の範囲に記載した手段により解決さ
れる。
課題は前記特許請求の範囲に記載した手段により解決さ
れる。
【００１１】すなわち、請求項１の発明は、固有番号を
付与した複数のレジスタと、生成多項式に対応する入力
を用いて生成多項式演算を行ないその結果を出力する前
記各レジスタと同一番号を付与した複数の生成多項式演
算回路とが同一のクロックで並列動作する回路であっ
て、
付与した複数のレジスタと、生成多項式に対応する入力
を用いて生成多項式演算を行ないその結果を出力する前
記各レジスタと同一番号を付与した複数の生成多項式演
算回路とが同一のクロックで並列動作する回路であっ
て、
【００１２】前記各生成多項式演算回路は、各生成多項
式演算結果の出力を当該生成多項式演算回路と同一番号
を有する前記レジスタにフィードバックする手段と、各
生成多項式演算結果の出力と前記各レジスタの出力との
中から前記生成多項式に対応する出力を入力とする手段
と、各生成多項式演算結果を一様乱数として並列出力す
る手段とを備えて成る一様乱数発生回路である。
式演算結果の出力を当該生成多項式演算回路と同一番号
を有する前記レジスタにフィードバックする手段と、各
生成多項式演算結果の出力と前記各レジスタの出力との
中から前記生成多項式に対応する出力を入力とする手段
と、各生成多項式演算結果を一様乱数として並列出力す
る手段とを備えて成る一様乱数発生回路である。
【００１３】請求項２の発明は、１番目からｎ（ｎは自
然数）番目までのｎ個のレジスタと、生成多項式に対応
する入力を用いて生成多項式演算結果を出力する１番目
からｎ番目までのｎ個の生成多項式演算回路が同一のク
ロックで並列動作する回路であって、
然数）番目までのｎ個のレジスタと、生成多項式に対応
する入力を用いて生成多項式演算結果を出力する１番目
からｎ番目までのｎ個の生成多項式演算回路が同一のク
ロックで並列動作する回路であって、
【００１４】１番目の前記生成多項式演算回路は前記１
番目からｎ番目までのｎ個のレジスタの内容の中から前
記生成多項式に対応する入力を用いて前記生成多項式演
算結果を出力し、該出力を１番目のレジスタにフィード
バックする手段と、２番目の生成多項式演算回路は前記
１番目の生成多項式演算回路の１個の演算結果出力と前
記２番目からｎ番目のｎ−１個のレジスタの内容の中か
ら前記生成多項式に対応する入力を用いて前記生成多項
式演算結果を出力し、該出力を２番目のレジスタにフィ
ードバックする手段と、
番目からｎ番目までのｎ個のレジスタの内容の中から前
記生成多項式に対応する入力を用いて前記生成多項式演
算結果を出力し、該出力を１番目のレジスタにフィード
バックする手段と、２番目の生成多項式演算回路は前記
１番目の生成多項式演算回路の１個の演算結果出力と前
記２番目からｎ番目のｎ−１個のレジスタの内容の中か
ら前記生成多項式に対応する入力を用いて前記生成多項
式演算結果を出力し、該出力を２番目のレジスタにフィ
ードバックする手段と、
【００１５】ｋ（３≦ｋ≦ｎ−１の自然数）番目の生成
多項式演算回路は前記１番目からｋ−１番目の生成多項
式演算回路のｋ−１個の演算結果出力と前記ｋ番目から
ｎ番目のｎ−ｋ＋１個のレジスタの内容の中から前記生
成多項式に対応する入力を用いて前記生成多項式演算結
果を出力し、該出力をｋ番目のレジスタにフィードバッ
クする手段と、
多項式演算回路は前記１番目からｋ−１番目の生成多項
式演算回路のｋ−１個の演算結果出力と前記ｋ番目から
ｎ番目のｎ−ｋ＋１個のレジスタの内容の中から前記生
成多項式に対応する入力を用いて前記生成多項式演算結
果を出力し、該出力をｋ番目のレジスタにフィードバッ
クする手段と、
【００１６】ｎ番目の生成多項式演算回路は前記１番目
からｎ−１番目の生成多項式演算回路のｎ−１個の演算
結果出力と前記ｎ番目の１個のレジスタの内容の中から
前記生成多項式に対応する入力を用いて前記生成多項式
演算結果を出力し、該出力をｎ番目のレジスタにフィー
ドバックする手段と、ｎ個の前記生成多項式演算回路の
演算結果出力を一様乱数として並列出力する手段とを備
えて成る一様乱数発生回路である。
からｎ−１番目の生成多項式演算回路のｎ−１個の演算
結果出力と前記ｎ番目の１個のレジスタの内容の中から
前記生成多項式に対応する入力を用いて前記生成多項式
演算結果を出力し、該出力をｎ番目のレジスタにフィー
ドバックする手段と、ｎ個の前記生成多項式演算回路の
演算結果出力を一様乱数として並列出力する手段とを備
えて成る一様乱数発生回路である。
【００１７】本発明のｎビット一様乱数発生回路では、
ｎ個のレジスタを並列動作させて、ｎ段シフトレジスタ
を用いて発生させる場合と同一の一様乱数を発生でき
る。また、ｎ個のレジスタを並列動作させているので、
その動作速度は従来のｎ段シフトレジスタの１／ｎとな
る。従って、シフト段数ｎには無関係に一定速度で一様
乱数を発生させることができる。そのため、高速な動作
をさせることが可能となる。
ｎ個のレジスタを並列動作させて、ｎ段シフトレジスタ
を用いて発生させる場合と同一の一様乱数を発生でき
る。また、ｎ個のレジスタを並列動作させているので、
その動作速度は従来のｎ段シフトレジスタの１／ｎとな
る。従って、シフト段数ｎには無関係に一定速度で一様
乱数を発生させることができる。そのため、高速な動作
をさせることが可能となる。
【００１８】
【発明の実施の形態】図１は本発明の実施の形態の例を
示す図であって、一様乱数発生回路をブロック図として
表わしている。同図において、数字符号１1 ，１2 ，１
k-1 ，１k ，１n-1 ，１n はそれぞれレジスタ、２1 ，
２2 ，２k-1 ，１k ，２n-1 ，２n はそれぞれ生成多項
式演算回路、３はｎビット一様乱数出力を表わしてい
る。
示す図であって、一様乱数発生回路をブロック図として
表わしている。同図において、数字符号１1 ，１2 ，１
k-1 ，１k ，１n-1 ，１n はそれぞれレジスタ、２1 ，
２2 ，２k-1 ，１k ，２n-1 ，２n はそれぞれ生成多項
式演算回路、３はｎビット一様乱数出力を表わしてい
る。
【００１９】図では各レジスタを１番目、２番目、…
…、ｎ番目として区別し、生成多項式演算回路は、＃
１，＃２，……，＃ｎとして区別している。図１におい
て、１番目からｎ番目のレジスタの内容が、生成多項式
演算回路＃１に入力される。生成多項式演算回路＃１
は、演算結果をｎビット一様乱数の１ビット目として出
力すると同時に、演算結果を１番目のレジスタにフィー
ドバックする。
…、ｎ番目として区別し、生成多項式演算回路は、＃
１，＃２，……，＃ｎとして区別している。図１におい
て、１番目からｎ番目のレジスタの内容が、生成多項式
演算回路＃１に入力される。生成多項式演算回路＃１
は、演算結果をｎビット一様乱数の１ビット目として出
力すると同時に、演算結果を１番目のレジスタにフィー
ドバックする。
【００２０】次に、生成多項式演算回路＃１の演算結果
と、２番目からｎ番目までのレジスタの内容が生成多項
式演算回路＃２に入力される。生成多項式演算回路＃２
は演算結果をｎビット一様乱数の２ビット目として出力
すると同時に演算結果を２番目のレジスタにフィードバ
ックする。
と、２番目からｎ番目までのレジスタの内容が生成多項
式演算回路＃２に入力される。生成多項式演算回路＃２
は演算結果をｎビット一様乱数の２ビット目として出力
すると同時に演算結果を２番目のレジスタにフィードバ
ックする。
【００２１】生成多項式演算回路＃１から生成多項式演
算回路＃ｋ−１までの演算結果と、ｋ番目からｎ番目の
レジスタの内容が生成多項式演算回路＃ｋに入力され
る。生成多項式演算回路＃ｋは演算結果をｎビット一様
乱数のｋビット目として出力すると同時に演算結果をｋ
番目のレジスタにフィードバックする。
算回路＃ｋ−１までの演算結果と、ｋ番目からｎ番目の
レジスタの内容が生成多項式演算回路＃ｋに入力され
る。生成多項式演算回路＃ｋは演算結果をｎビット一様
乱数のｋビット目として出力すると同時に演算結果をｋ
番目のレジスタにフィードバックする。
【００２２】生成多項式演算回路＃１から生成多項式演
算回路＃ｎ−１の演算結果とｎ番目のレジスタの内容が
生成多項式演算回路＃ｎに入力される。生成多項式演算
回路＃ｎは演算結果をｎビット一様乱数のｎビット目と
して出力すると同時に演算結果をｎ番目のレジスタにフ
ィードバックする。このように同一のクロックでｎ個レ
ジスタの内容が更新され、その都度、ｎビット一様乱数
が出力される。
算回路＃ｎ−１の演算結果とｎ番目のレジスタの内容が
生成多項式演算回路＃ｎに入力される。生成多項式演算
回路＃ｎは演算結果をｎビット一様乱数のｎビット目と
して出力すると同時に演算結果をｎ番目のレジスタにフ
ィードバックする。このように同一のクロックでｎ個レ
ジスタの内容が更新され、その都度、ｎビット一様乱数
が出力される。
【００２３】図２は本発明の実施の形態の具体的な回路
の第１の例を示す図であって、生成多項式がＸ5 ＋Ｘ2
＋１の場合に対応する。同図において、数字符号４1 〜
４5はそれぞれレジスタ、５1 〜５5 は排他的論理和回
路、６は５ビット一様乱数出力を表わしている。
の第１の例を示す図であって、生成多項式がＸ5 ＋Ｘ2
＋１の場合に対応する。同図において、数字符号４1 〜
４5はそれぞれレジスタ、５1 〜５5 は排他的論理和回
路、６は５ビット一様乱数出力を表わしている。
【００２４】各レジスタ４1 〜４5 は、図では１番目〜
５番目と表示し、排他的論理和回路５1 〜５5 には＃１
〜＃５の表示を付して、レジスタと排他的論理和回路と
の対応が明確になるようにしている。以下の説明ではこ
れらの表示によってレジスタあるいは排他的論理和回路
を区別している。
５番目と表示し、排他的論理和回路５1 〜５5 には＃１
〜＃５の表示を付して、レジスタと排他的論理和回路と
の対応が明確になるようにしている。以下の説明ではこ
れらの表示によってレジスタあるいは排他的論理和回路
を区別している。
【００２５】図２において、１番目と４番目のレジスタ
の内容が排他的論理和回路＃１に入力される。排他的論
理和回路＃１は演算結果を５ビット一様乱数の１ビット
目として出力すると同時に演算結果を１番目のレジスタ
にフィードバックする。次に、２番目と５番目のレジス
タの内容が排他的論理和回路＃２に入力される。
の内容が排他的論理和回路＃１に入力される。排他的論
理和回路＃１は演算結果を５ビット一様乱数の１ビット
目として出力すると同時に演算結果を１番目のレジスタ
にフィードバックする。次に、２番目と５番目のレジス
タの内容が排他的論理和回路＃２に入力される。
【００２６】排他的論理和回路＃２は演算結果を５ビッ
ト一様乱数の２ビット目として出力すると同時に演算結
果を２番目のレジスタにフィードバックする。次に、排
他的論理和回路＃１の出力と３番目のレジスタの内容が
排他的論理和回路＃３に入力される。排他的論理和回路
＃３は演算結果を５ビット一様乱数の３ビット目として
出力すると同時に演算結果を３番目のレジスタにフィー
ドバックする。
ト一様乱数の２ビット目として出力すると同時に演算結
果を２番目のレジスタにフィードバックする。次に、排
他的論理和回路＃１の出力と３番目のレジスタの内容が
排他的論理和回路＃３に入力される。排他的論理和回路
＃３は演算結果を５ビット一様乱数の３ビット目として
出力すると同時に演算結果を３番目のレジスタにフィー
ドバックする。
【００２７】次に、排他的論理和回路＃２の出力と４番
目のレジスタの内容が排他的論理和回路＃４に入力され
る。排他的論理和回路＃４は演算結果を５ビット一様乱
数の４ビット目として出力すると同時に演算結果を４番
目のレジスタにフィードバックする。
目のレジスタの内容が排他的論理和回路＃４に入力され
る。排他的論理和回路＃４は演算結果を５ビット一様乱
数の４ビット目として出力すると同時に演算結果を４番
目のレジスタにフィードバックする。
【００２８】次に、排他的論理和回路＃３の出力と５番
目のレジスタの内容が排他的論理和回路＃５に入力され
る。排他的論理和回路＃５は演算結果を５ビット一様乱
数の５ビット目として出力すると同時に演算結果を５番
目のレジスタにフィードバックする。そして、同一のク
ロックで５個のレジスタの内容が更新される。
目のレジスタの内容が排他的論理和回路＃５に入力され
る。排他的論理和回路＃５は演算結果を５ビット一様乱
数の５ビット目として出力すると同時に演算結果を５番
目のレジスタにフィードバックする。そして、同一のク
ロックで５個のレジスタの内容が更新される。
【００２９】図３は本発明の実施の形態の具体的な回路
の第２の例を示す図であって、生成多項式がＸ5 ＋Ｘ3
＋１の場合に対応する。同図において数字符号は図２の
場合と同様である。
の第２の例を示す図であって、生成多項式がＸ5 ＋Ｘ3
＋１の場合に対応する。同図において数字符号は図２の
場合と同様である。
【００３０】図３において、１番目と３番目のレジスタ
の内容が排他的論理和回路＃１に入力される。排他的論
理和回路＃１は演算結果を５ビット一様乱数の１ビット
目として出力すると同時に演算結果を１番目のレジスタ
にフィードバックする。
の内容が排他的論理和回路＃１に入力される。排他的論
理和回路＃１は演算結果を５ビット一様乱数の１ビット
目として出力すると同時に演算結果を１番目のレジスタ
にフィードバックする。
【００３１】次に、２番目と４番目のレジスタの内容
が、排他的論理和回路＃２に入力される。排他的論理和
回路＃２は演算結果を５ビット一様乱数の２ビット目と
して出力すると同時に演算結果を２番目のレジスタにフ
ィードバックする。次に、３番目のレジスタと５番目の
レジスタの内容が排他的論理和回路＃３に入力される。
が、排他的論理和回路＃２に入力される。排他的論理和
回路＃２は演算結果を５ビット一様乱数の２ビット目と
して出力すると同時に演算結果を２番目のレジスタにフ
ィードバックする。次に、３番目のレジスタと５番目の
レジスタの内容が排他的論理和回路＃３に入力される。
【００３２】排他的論理和回路＃３は演算結果を５ビッ
ト一様乱数の３ビット目として出力すると同時に演算結
果を３番目のレジスタにフィードバックする。次に、排
他的論理和回路＃１の出力と４番目のレジスタの内容が
排他的論理和回路＃４に入力される。排他的論理和回路
＃４は演算結果を５ビット一様乱数の４ビット目として
出力すると同時に演算結果を４番目のレジスタにフィー
ドバックする。
ト一様乱数の３ビット目として出力すると同時に演算結
果を３番目のレジスタにフィードバックする。次に、排
他的論理和回路＃１の出力と４番目のレジスタの内容が
排他的論理和回路＃４に入力される。排他的論理和回路
＃４は演算結果を５ビット一様乱数の４ビット目として
出力すると同時に演算結果を４番目のレジスタにフィー
ドバックする。
【００３３】次に、排他的論理和回路＃２の出力と５番
目のレジスタの内容が排他的論理和回路＃５に入力され
る。排他的論理和回路＃５は演算結果を５ビット一様乱
数の５ビット目として出力すると同時に演算結果を５番
目のレジスタにフィードバックする。同一のクロックで
５個のレジスタの内容が更新されることは先の場合と同
様である。
目のレジスタの内容が排他的論理和回路＃５に入力され
る。排他的論理和回路＃５は演算結果を５ビット一様乱
数の５ビット目として出力すると同時に演算結果を５番
目のレジスタにフィードバックする。同一のクロックで
５個のレジスタの内容が更新されることは先の場合と同
様である。
【００３４】なお、以上の具体例では５ビットの一様乱
数を出力する場合の構成を示しているが、これに限るも
のではなく、一般にｎビットの一様乱数を得る構成と成
し得るものであることは言うまでもない。
数を出力する場合の構成を示しているが、これに限るも
のではなく、一般にｎビットの一様乱数を得る構成と成
し得るものであることは言うまでもない。
【００３５】図４は本発明による一様乱数の発生の例を
示す図であって、図２に示す回路を用いて生成多項式Ｘ
5 ＋Ｘ2 ＋１の一様乱数を５ビット単位で１０万個発生
した結果を示すものである。同図に示すように１〜３１
の符号の発生個数は、３２２５個あるいは３２２６個
で、ほぼ同一であり、その一様性が示された。
示す図であって、図２に示す回路を用いて生成多項式Ｘ
5 ＋Ｘ2 ＋１の一様乱数を５ビット単位で１０万個発生
した結果を示すものである。同図に示すように１〜３１
の符号の発生個数は、３２２５個あるいは３２２６個
で、ほぼ同一であり、その一様性が示された。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
ｎビット一様乱数発生回路では、ｎ個のレジスタを並列
動作させ、ｎ段シフトレジスタを用いて発生させる場合
と同一の一様乱数を発生できる。また、ｎ個のレジスタ
の動作速度は従来のｎ段シフトレジスタ１／ｎとなり、
ｎには無関係に一定速度で一様乱数を発生できるから、
一様乱数を高速に発生させることが可能である。さら
に、シフトレジスタが不要なので、低消電力化が図るこ
とができる。従って、本発明の一様乱数発生回路を無線
システム試験におけるランダムノイズやフェージングに
よる誤りを疑似的に生成するベースバンド誤り付加回路
などに適用すれば、その効果は大である。
ｎビット一様乱数発生回路では、ｎ個のレジスタを並列
動作させ、ｎ段シフトレジスタを用いて発生させる場合
と同一の一様乱数を発生できる。また、ｎ個のレジスタ
の動作速度は従来のｎ段シフトレジスタ１／ｎとなり、
ｎには無関係に一定速度で一様乱数を発生できるから、
一様乱数を高速に発生させることが可能である。さら
に、シフトレジスタが不要なので、低消電力化が図るこ
とができる。従って、本発明の一様乱数発生回路を無線
システム試験におけるランダムノイズやフェージングに
よる誤りを疑似的に生成するベースバンド誤り付加回路
などに適用すれば、その効果は大である。
【図１】本発明の実施の形態の例を示す図である。
【図２】本発明の実施の形態の具体的な回路の第１の例
を示す図である。
を示す図である。
【図３】本発明の実施の形態の具体的な回路の第２の例
を示す図である。
を示す図である。
【図４】本発明による一様乱数の発生の例を示す図であ
る。
る。
【図５】従来の一様乱数発生回路の例を示す図である。
【図６】従来の一様乱数発生回路の具体的な例を示す図
である。
である。
１1 ，１2 ，１k-1 ，１k ，１n-1 ，１n ，４1 〜４5
レジスタ ２1 ，２2 ，２k-1 ，２k ，２n-1 ，２n 生成多項
式演算回路 ３ ｎビット一様乱数出力 ５1 〜５5 排他的論理和回路 ６ ５ビット一様乱数出力
レジスタ ２1 ，２2 ，２k-1 ，２k ，２n-1 ，２n 生成多項
式演算回路 ３ ｎビット一様乱数出力 ５1 〜５5 排他的論理和回路 ６ ５ビット一様乱数出力
Claims (2)
- 【請求項１】 固有番号を付与した複数のレジスタと、
生成多項式に対応する入力を用いて生成多項式演算を行
ないその結果を出力する前記各レジスタと同一番号を付
与した複数の生成多項式演算回路とが同一のクロックで
並列動作する回路であって、 前記各生成多項式演算回路は、 各生成多項式演算結果の出力を当該生成多項式演算回路
と同一番号を有する前記レジスタにフィードバックする
手段と、 各生成多項式演算結果の出力と前記各レジスタの出力と
の中から前記生成多項式に対応する出力を入力とする手
段と、 各生成多項式演算結果を一様乱数として並列出力する手
段とを備えたことを特徴とする一様乱数発生回路。 - 【請求項２】 １番目からｎ（ｎは自然数）番目までの
ｎ個のレジスタと、生成多項式に対応する入力を用いて
生成多項式演算結果を出力する１番目からｎ番目までの
ｎ個の生成多項式演算回路が同一のクロックで並列動作
する回路であって、 １番目の前記生成多項式演算回路は前記１番目からｎ番
目までのｎ個のレジスタの内容の中から前記生成多項式
に対応する入力を用いて前記生成多項式演算結果を出力
し、該出力を１番目のレジスタにフィードバックする手
段と、 ２番目の生成多項式演算回路は前記１番目の生成多項式
演算回路の１個の演算結果出力と前記２番目からｎ番目
のｎ−１個のレジスタの内容の中から前記生成多項式に
対応する入力を用いて前記生成多項式演算結果を出力
し、該出力を２番目のレジスタにフィードバックする手
段と、 ｋ（３≦ｋ≦ｎ−１の自然数）番目の生成多項式演算回
路は前記１番目からｋ−１番目の生成多項式演算回路の
ｋ−１個の演算結果出力と前記ｋ番目からｎ番目のｎ−
ｋ＋１個のレジスタの内容の中から前記生成多項式に対
応する入力を用いて前記生成多項式演算結果を出力し、
該出力をｋ番目のレジスタにフィードバックする手段
と、 ｎ番目の生成多項式演算回路は前記１番目からｎ−１番
目の生成多項式演算回路のｎ−１個の演算結果出力と前
記ｎ番目の１個のレジスタの内容の中から前記生成多項
式に対応する入力を用いて前記生成多項式演算結果を出
力し、該出力をｎ番目のレジスタにフィードバックする
手段と、 ｎ個の前記生成多項式演算回路の演算結果出力を一様乱
数として並列出力する手段とを備えたことを特徴とする
一様乱数発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8141238A JPH09325882A (ja) | 1996-06-04 | 1996-06-04 | 一様乱数発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8141238A JPH09325882A (ja) | 1996-06-04 | 1996-06-04 | 一様乱数発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09325882A true JPH09325882A (ja) | 1997-12-16 |
Family
ID=15287321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8141238A Pending JPH09325882A (ja) | 1996-06-04 | 1996-06-04 | 一様乱数発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09325882A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008210139A (ja) * | 2007-02-26 | 2008-09-11 | Ntt Electornics Corp | 擬似乱数発生回路及び電子装置 |
| JP2021128555A (ja) * | 2020-02-13 | 2021-09-02 | 京セラドキュメントソリューションズ株式会社 | 乱数発生器 |
| JP2022097258A (ja) * | 2020-12-18 | 2022-06-30 | 日本電波工業株式会社 | 符号生成回路 |
-
1996
- 1996-06-04 JP JP8141238A patent/JPH09325882A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008210139A (ja) * | 2007-02-26 | 2008-09-11 | Ntt Electornics Corp | 擬似乱数発生回路及び電子装置 |
| JP2021128555A (ja) * | 2020-02-13 | 2021-09-02 | 京セラドキュメントソリューションズ株式会社 | 乱数発生器 |
| JP2022097258A (ja) * | 2020-12-18 | 2022-06-30 | 日本電波工業株式会社 | 符号生成回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20080292100A1 (en) | Non-linear data converter, encoder and decoder | |
| US6467063B1 (en) | Reed Solomon coding apparatus and Reed Solomon coding method | |
| JPH0682528A (ja) | 制御可能な重み付き２進シーケンスを発生するための回路 | |
| EP0480621B1 (en) | Apparatus and method for parallel generation of cyclic redundancy check (CRC) codes | |
| Gabric et al. | A successor rule framework for constructing $ k $-ary de Bruijn sequences and universal cycles | |
| JP3274668B2 (ja) | 演算処理装置及び演算処理方法 | |
| JP4195195B2 (ja) | シーケンス発生器 | |
| US5574673A (en) | Parallel architecture for generating pseudo-random sequences | |
| JPH0818550A (ja) | 符号系列発生器 | |
| US6725415B2 (en) | Arithmetic unit performing cyclic redundancy check at high speed | |
| US6067359A (en) | PN sequence generator with bidirectional shift register and Eulerian-graph feedback circuit | |
| JPH09325882A (ja) | 一様乱数発生回路 | |
| JPH08107366A (ja) | 有限体元の反転回路 | |
| US6275558B1 (en) | Circuit and method for arbitrarily shifting M-sequence | |
| US7206994B2 (en) | Checksum calculator with tree structure of reduction stages | |
| JP4595055B2 (ja) | ガロア体のα乗算回路および演算回路 | |
| JP4230234B2 (ja) | 全加算器用のパリティ予測回路 | |
| JP3017203B1 (ja) | ２進１０進変換回路及びその方法 | |
| US6370557B1 (en) | Processing apparatus and method of the same | |
| JP3936476B2 (ja) | 符号生成器 | |
| JP3097081B2 (ja) | 段数可変ｍ系列符号発生器 | |
| KR100247925B1 (ko) | 곱셈기 및 그의 동작방법 | |
| KR0126591B1 (ko) | 고속 트랜스포트 프로토콜 체크 코드 생성을 위한 병렬 순환 잉여검사 코드 생성수단(Electric Means for Parallel XTP CHECK Code by Cyclic Redundancy Check) | |
| JP2003060617A (ja) | コード発生器 | |
| JPH09246999A (ja) | エラー訂正向け多項式評価装置 |