JPH09101877A - 乗算演算方法及び乗算演算装置 - Google Patents

Abstract

(57)【要約】 【課題】 ブースアルゴリズムを用いた乗算演算装置に
おいて消費電力を低減可能な乗算演算方法及び乗算演算
装置を提供する。 【解決手段】 分割乗数についてブースアルゴリズムに
従い演算を行うブースエンコーダ１と、ブースエンコー
ダ出力と被乗数とに基づき部分積を生成する部分積生成
回路２とを備えた乗算演算装置であって、被乗数が０で
あることを検出する零検出回路１０と、零検出回路から
出力信号が供給されたとき分割乗数を０に固定してブー
スエンコーダへ送出する第１ゼロ送出回路２０とを備え
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ブースエンコーダ
を備えており、被乗数データと乗数データとを入力し、
被乗数データと乗数データを乗算することにより、積デ
ータを求める乗算演算方法及び乗算演算装置に関する。

【０００２】

【発明が解決しようとする課題】近年、携帯機器の急速
普及に伴い、半導体製品の低消費電力化が望まれてい
る。殊に、その半導体製品の中で高速に動作し電力消費
が激しい乗算器はさらに低消費電力の要求が強い。ま
た、乗算器への強い要求としては、高速処理という面も
ある。乗算器の高速処理のために、しばしば用いられる
手法としてブースアルゴリズムがある。これは、乗算器
に入力される乗数を複数ビットごとに分割し、分割され
たそれぞれの部分と被乗数とから部分積を生成すること
で、図６に示す一般的な計算方法に比べ図７に示すよう
に部分積の段数を減らし、加算を行う回数を減らすこと
によって、高速に乗算を行うためのものである。例え
ば、２次のブースアルゴリズムを用いた２進数での被乗
数ｘと乗数ｙとの乗算、ｘ×ｙを考えると、部分積生成
には、被乗数ｘと乗数ｙとの各ビットが用いられるので
はなく、図８に示すように被乗数ｘの各ビットである被
乗数ビットｘ_m、被乗数ビットＸ_mよりも１ビット下位の
被乗数ビットｘ_m-1と、ブースエンコーダ１の３つの出
力とが用いられる。尚、ブースエンコーダ１とは、上述
のように乗算器に入力された乗数に対してブースアルゴ
リズムに基づき所定ビット数毎に分割された分割乗数を
ブースアルゴリズムに従い符号化するエンコーダであ
る。又、ブースエンコーダ１の３つの出力とは、被乗数
ビットｘ_mと乗算を行うための値であるブースエンコー
ダ出力Ｘ、被乗数ビットｘ_mよりも１ビット下位の被乗
数ビットｘ_m-1と乗算を行うための値であるブースエン
コーダ出力２Ｘ、及び部分積結果を論理反転させるため
のブースエンコーダ出力ＣＯＭＰ（コンプリメント）で
ある。ここで、本例では２次のブースアルゴリズムの場
合を考えているので、上記出力Ｘ，出力２Ｘ，出力ＣＯ
ＭＰの論理は、予め乗数ｙの最下位ビットから３ビット
づつに分割された乗数ｙの各ビットを示す乗数ビットｙ
_nと、乗数ビットｙ_nよりも１ビット上位の乗数ビットｙ
_n+1と、乗数ビットｙ_nよりも１ビット下位の乗数ビット
ｙ_n-1とを用いて以下のように表される。

【０００３】

【数１】

【０００４】又、部分積演算結果であるＰ_mnは、以下の
ような論理になる。

【０００５】

【数２】

【０００６】さらに最終の乗算結果は、例えば図９に示
すような乗算器にて得られる。即ち、最終の乗算結果
は、各段における部分積生成回路（図内ではＰＰにて示
す。）から出力される部分積結果を半加算器（図内では
ＨＡにて示す。）や全加算器（図内ではＦＡにて示
す。）を用いて加算処理して得られる。乗算演算装置を
使用する際、被乗数ｘと乗数ｙのそれぞれの入力値が直
接バスから供給されたり、それぞれの入力値をレジスタ
化し、汎用レジスタとして使用したりする場合がある。
この場合、被乗数ｘと乗数ｙのそれぞれの入力に値がセ
ットされるたびに乗算が開始されるため、乗算結果を必
要としない場合でも、回路動作による電流消費が起こり
低消費電力の要求に答えられなくなる。これを回避する
ためには、乗数又は被乗数のどちらかもしくは両方の入
力値として零をセットし、部分積出力が固定されるよう
にすることが考えられる。図８の乗数ｙ側の入力のよう
に、ブースエンコーダ１の入力となる側の乗算器入力を
零にセットしたときは、上記ブースエンコーダ１の出力
Ｘ，２Ｘ，ＣＯＭＰはともに「Ｌ」（ロー）となる。よ
って、図８に示す部分積生成回路２に供給される被乗数
ｘの入力値のような、ブースエンコーダ１の入力となら
ない側の乗算器入力の内容が変化しても部分積出力は常
に「Ｌ」に固定されるので、乗算器内で流れる電流を低
減できる。しかし、逆にブースエンコーダ１の入力とな
らない側の乗算器入力、即ち上記被乗数ｘの入力値を零
にセットしたときは、ブースエンコーダ１への入力とな
る側の乗算器入力、即ち乗数ｙの内容が変化すると、ブ
ースエンコーダ１の出力も変化する。よって部分積出力
も変化してしまい、ひいては、その後段の加算器も動作
するため、従来技術では、乗算器全体として大きな電流
消費になるという問題がある。本発明は、このような問
題点を解決するためになされたもので、ブースアルゴリ
ズムを用いた乗算演算装置の入力の内容が絶えず変化す
る構成であるとき、消費電力を低減可能にする乗算演算
方法及び乗算演算装置を提供することを目的とする。

【０００７】

【課題を解決するための手段とその作用】本発明の第１
の態様によれば乗算演算方法は、ブースアルゴリズムを
用いて乗算演算を行う乗算演算方法であって、部分積演
算のために供給される被乗数が０であることを検知した
場合、乗数の一部分であって上記ブースアルゴリズムに
て演算される分割乗数を０に固定することを特徴とす
る。

【０００８】又、第２の態様によれば乗算演算方法は、
ブースアルゴリズムを用いて乗算演算を行う乗算演算方
法であって、部分積演算のために供給される被乗数が０
であることを検知した場合、上記ブースアルゴリズムよ
る分割乗数の演算結果のうちの部分積結果反転信号を０
に固定することを特徴とする。

【０００９】又、第３の態様によれば乗算演算方法は、
ブースアルゴリズムを用いて乗算演算を行う乗算演算方
法であって、乗数の一部分であって上記ブースアルゴリ
ズムにて演算される分割乗数が０であることを検知した
場合、上記乗数との乗算にて部分積を生成するための被
乗数を任意の値に固定することを特徴とする。

【００１０】さらに又、本発明の第４の態様によれば乗
算演算装置は、所定ビット数毎に乗数が予め分割された
分割乗数が供給され該分割乗数についてブースアルゴリ
ズムに従い演算を行うブースエンコーダと、該ブースエ
ンコーダが送出するブースエンコーダ出力と被乗数とに
基づき部分積を生成する部分積生成回路と、を備えた乗
算演算装置であって、上記被乗数が０であることを検出
する零検出回路と、上記ブースエンコーダの前段に設け
られ上記零検出回路による０検出に基づき生成された信
号が供給されたとき上記分割乗数を０に固定して上記ブ
ースエンコーダへ送出する第１ゼロ送出回路と、を備え
たことを特徴とする。

【００１１】このように構成することで、零検出回路に
て被乗数が０であることが検出され該０検出に基づき生
成された信号が第１ゼロ送出回路へ供給されたとき、第
１ゼロ送出回路は分割乗数を０に固定しブースエンコー
ダへ送出する。ブースエンコーダでは、ブースアルゴリ
ズムに基づき演算が実行されるが分割乗数が０であるこ
とからブースエンコーダが送出するブースエンコーダ出
力は全て０となる。よって部分積生成回路は０と被乗数
の０とを乗算することになるので、部分積出力が変化す
ることはなく乗算演算装置内を流れる電流を低減するこ
とができる。このように零検出回路及び第１ゼロ送出回
路は乗算演算装置内を流れる電流を低減するように作用
する。

【００１２】又、第５の態様によれば乗算演算装置は、
所定ビット数毎に乗数が予め分割された分割乗数が供給
され該分割乗数についてブースアルゴリズムに従い演算
を行うブースエンコーダと、該ブースエンコーダが送出
するブースエンコーダ出力と被乗数とに基づき部分積を
生成する部分積生成回路と、を備えた乗算演算装置であ
って、上記ブースエンコーダの前段に設けられ乗算処理
停止信号が供給されたとき上記分割乗数を０に固定して
上記ブースエンコーダへ送出する第３ゼロ送出回路と、
上記部分積生成回路の前段に設けられ上記乗算処理停止
信号が供給されたとき上記被乗数を０に固定して上記部
分積生成回路へ送出する第４ゼロ送出回路と、を備えた
ことを特徴とする。

【００１３】このように構成することで、第３ゼロ送出
回路は、乗算処理停止信号が供給されたときブースエン
コーダへ送出する分割乗数を０に固定する。又、第４ゼ
ロ送出回路は、乗算処理停止信号が供給されたとき部分
積生成回路へ送出する被乗数を０に固定する。よって部
分積生成回路は０と被乗数の０とを乗算することになる
ので、部分積出力が変化することはなく乗算演算装置内
を流れる電流を低減することができる。このように第３
ゼロ送出回路及び第４ゼロ送出回路は乗算演算装置内を
流れる電流を低減するように作用する。

【００１４】又、第６の態様によれば乗算演算装置は、
所定ビット数毎に乗数が予め分割された分割乗数が供給
され該分割乗数についてブースアルゴリズムに従い演算
を行うブースエンコーダと、該ブースエンコーダが送出
するブースエンコーダ出力と被乗数とに基づき部分積を
生成する部分積生成回路と、を備えた乗算演算装置であ
って、上記部分積生成回路の前段に設けられ上記分割乗
数が０であるとき上記被乗数を任意の値に固定して上記
部分積生成回路へ送出する任意値送出回路を備えたこと
を特徴とする。

【００１５】予め分割乗数が０であることが分かってい
る場合であっても、部分積生成回路へ供給される被乗数
が変化することで乗算演算装置ではいくらかの電力が消
費されることになる。しかしながら任意値送出回路は、
部分積生成回路へ供給する被乗数を任意値に固定するこ
とから、部分積出力の変化を少なくし上記電力消費を低
減するように作用する。

【００１６】

【発明の実施の形態】本発明の一実施形態である乗算演
算方法及び乗算演算装置について図を参照しながら以下
に説明する。尚、上記乗算演算方法は上記乗算演算装置
にて実行されるものである。図１は、本発明の第１の実
施形態を示し、２次のブースアルゴリズムを用いた乗算
演算装置の構成内の１つの部分積を生成するための部分
積生成部分のブロック図を表したものである。この部分
積生成部分には、ブースアルゴリズムを用いて乗算する
従来の部分積演算回路と同様に、予め乗数ｙが分割され
た分割乗数が供給されるブースエンコーダ１及び部分積
生成回路２が設けられ、第１実施形態ではさらに零検出
回路１０と零検出回路１０の出力側に接続される第１ゼ
ロ送出回路２０が設けられる。２次のブースアルゴリズ
ムに対応して零検出回路１０には、被乗数のうちのビッ
トｘ_m、及び該ビットｘ_mよりも１ビット下位のビットで
あるビットｘ_m-1が供給され、零検出回路１０はこれら
のビットｘ_m、ｘ_m-1の両方がゼロの場合にＨレベルの信
号を第１ゼロ送出回路２０へ送出する。第１ゼロ送出回
路２０は、零検出回路１０の出力信号が供給されるイン
バータ２１と、２入力端子を有しインバータ２１の出力
信号が上記入力端子の一方に供給されるＡＮＤ回路２２
〜２４とから構成される。尚、ＡＮＤ回路２２の他方の
入力端子には分割乗数ｙ_n-1が供給され、ＡＮＤ回路２
３の他方の入力端子には分割乗数ｙ_n-1よりも１ビット
上位の分割乗数ｙ_nが供給され、ＡＮＤ回路２４の他方
の入力端子には分割乗数ｙ_nよりも１ビット上位の分割
乗数ｙ_n+1が供給される。

【００１７】このように構成される第１の実施形態にお
ける乗算演算装置の動作を説明する。ｘ，ｙの乗算にお
いて、上記分割乗数はＡＮＤ回路２２〜２４の上記他方
の入力端子へ供給され、被乗数ｘは部分積生成回路２へ
供給される。ここで、ブースエンコーダ出力を入力とし
ない側の部分積生成回路２の入力である被乗数ｘが零に
セットされると、零検出回路１０はブースエンコーダ出
力を入力としない側の部分積生成回路２の入力が零にセ
ットされたことを検出し、「Ｈ」レベルの信号を出力す
る。この「Ｈ」出力は、インバータ回路２１にて論理反
転されて「Ｌ」レベル信号となりＡＮＤ回路２２〜２４
に供給される。よって、ブースエンコーダ入力となる側
の入力データである乗数ｙの値がたとえさまざまに変化
しようとも、ＡＮＤ回路２２〜２４からブースエンコー
ダ１へ送出されるデータは常に「Ｌ」となる。又、ブー
スエンコーダは、数３に示すような論理をしているた
め、ブースエンコーダ１の入力データがすべて「Ｌ」で
あるとその出力データも「Ｌ」になる。尚、ブースエン
コーダ１における数３に示す論理動作は公知の動作であ
る。

【００１８】

【数３】

【００１９】又、部分積生成回路２は数４に示すような
論理動作をするため、部分積生成回路２の入力データが
「Ｌ」であると、部分積結果Ｐ_mnも「Ｌ」に固定され
る。尚、部分積生成回路２における数４に示す論理動作
は公知の動作である。

【００２０】

【数４】

【００２１】このように、ブースエンコーダ１の入力と
なる側の分割乗数の内容がさまざまに変化してもブース
エンコーダ１が動作することはなく、さらに部分積結果
Ｐ_mnも変化することがなくなるので後段の加算器も動作
することがなく、したがって乗算演算装置内で電流が流
れることはなくなる。この場合、もちろんブースエンコ
ーダ１への入力であるＡＮＤ回路２２ないし２４の出力
がすべて「Ｈ」でもかまわない。

【００２２】図２は、本発明の第２の実施形態を示し、
２次のブースアルゴリズムを用いた乗算演算装置の構成
内の１つの部分積を生成するための部分積生成部分のブ
ロック図を表したものである。この第２実施形態では、
上述した第１実施形態における第１ゼロ送出回路２０に
代えて第２ゼロ送出回路３０を設けたものである。第２
ゼロ送出回路３０は、零検出回路１０の出力信号が供給
されるインバータ３１と、２入力端子を有しインバータ
３１の出力信号が上記入力端子の一方に供給されるＡＮ
Ｄ回路３２とから構成される。尚、ＡＮＤ回路３２の他
方の入力端子にはブースエンコーダ１の出力信号のうち
の一つである出力ＣＯＭＰが入力される。

【００２３】このように構成される第２の実施形態にお
ける乗算演算装置の動作を説明する。 図２に示すよう
にブースエンコーダ１の出力を入力としない側の部分積
生成回路２の入力である被乗数のビットｘ_m、ｘ_m-1の両
方が零にセットされると、第１実施形態の場合と同様
に、零検出回路は「Ｈ」レベルを出力する。この「Ｈ」
レベルの信号はインバータ３１にて論理反転されＡＮＤ
回路３２の一方の入力端子へ供給される。ブースエンコ
ーダ１の入力となる側の入力データである分割乗数ｙ
_n-1、ｙ_n、ｙ_n+1がさまざまな値に変化することでブー
スエンコーダ１の出力Ｘ，２Ｘ，ＣＯＭＰは変化する
が、ＡＮＤ回路３２の出力信号は部分積生成回路２の入
力段では「Ｌ」に固定される。又、被乗数ｘのビットｘ
_m，ｘ_m-1も「Ｌ」であり、さらに、出力ＣＯＭＰを
「Ｌ」に固定しているために、部分積結果ＰＰ_mnも
「Ｌ」に固定される。このように第２実施形態の乗算演
算装置においても、ブースエンコーダ１の入力となる側
への入力データである分割乗数の内容がさまざまに変化
しても、乗算演算装置内で電流が流れることはなくな
る。この場合、もちろんＣＯＭＰ出力は部分積生成回路
２の入力段で「Ｈ」に固定されていても構わない。

【００２４】図３は、本発明の第３の実施形態を示し、
２次のブースアルゴリズムを用いた乗算演算装置の構成
内の１つの部分積を生成するための部分積生成部分のブ
ロック図を表したものである。この第３実施形態では、
当該乗算演算装置の外部から乗算処理停止信号ＳＴＢＹ
Ｂが供給される場合であり、ブースエンコーダ１及び部
分積生成回路２に加え、さらに第３ゼロ送出回路４０及
び第４ゼロ送出回路５０を設けた。尚、上記乗算処理停
止信号ＳＴＢＹＢとは、乗算処理停止信号ＳＴＢＹを論
理反転させた信号をいう。第３ゼロ送出回路４０は、２
入力端子を有し上記乗算処理停止信号ＳＴＢＹＢが上記
入力端子の一方に供給されるＡＮＤ回路４１〜４３とか
ら構成される。尚、ＡＮＤ回路４１の他方の入力端子に
は分割乗数ｙ_n-1が供給され、ＡＮＤ回路４２の他方の
入力端子には分割乗数ｙ_n-1よりも１ビット上位の分割
乗数ｙ_nが供給され、ＡＮＤ回路４３の他方の入力端子
には分割乗数ｙ_nよりも１ビット上位の分割乗数ｙ_n+1が
供給される。第４ゼロ送出回路５０は、２入力端子を有
し上記乗算処理停止信号ＳＴＢＹＢが上記入力端子の一
方に供給されるＡＮＤ回路５１，５２とから構成され
る。尚、ＡＮＤ回路５１の他方の入力端子には被乗数ｘ
_mが供給され、ＡＮＤ回路５２の他方の入力端子には被
乗数ｘ_mよりも１ビット下位の被乗数ｘ_m-1が供給され
る。

【００２５】このように構成される第３の実施形態にお
ける乗算演算装置の動作を説明する。乗算処理停止信号
ＳＴＢＹＢを「Ｌ」レベルにすることによって、ブース
エンコーダ１の入力側のデータである分割乗数が変化し
ても、ＡＮＤ回路４１〜４３からブースエンコーダ１に
は常に「Ｌ」レベルの信号が送出される。又、ブースエ
ンコーダ１の出力を入力としない側に供給されるデータ
である、部分積生成回路２の入力である被乗数ｘの値が
零以外のあらゆる場合においても、ＡＮＤ回路５１，５
２によって部分積生成回路２には常に「Ｌ」レベルの信
号が供給される。よって、部分積生成回路２の結果は常
に「Ｌ」に固定でき、乗算演算装置内で電流が流れるこ
とはなくなり消費電力を低減することができる。

【００２６】図４は、本発明の第４の実施形態を示し、
２次のブースアルゴリズムを用いた乗算演算装置の構成
内の１つの部分積を生成するための部分積生成部分のブ
ロック図を表したものである。この第４実施形態におい
ても第３実施形態と同様に、当該乗算演算装置の外部か
ら乗算処理停止信号ＳＴＢＹＢが供給される場合であ
り、第４実施形態における乗算演算装置は、第３実施形
態における第３ゼロ送出回路４０に代えて、第５ゼロ送
出回路として２入力端子を有するＡＮＤ回路６０を設け
たものである。このようなＡＮＤ回路６０の一方の入力
端子には、上記乗算処理停止信号ＳＴＢＹＢが供給さ
れ、ＡＮＤ回路６０の他方の入力端子にはブースエンコ
ーダ１の出力信号のうちの一つである出力ＣＯＭＰが入
力される。

【００２７】このように構成される第４の実施形態にお
ける乗算演算装置の動作を説明する。 第３実施形態に
おいて動作説明したように、第４ゼロ送出回路５０によ
り部分積生成回路２には常に「Ｌ」レベルの信号が供給
される。又、ブースエンコーダ１の入力となる側の入力
データである分割乗数ｙ_n-1、ｙ_n、ｙ_n+1がさまざまな
値に変化することでブースエンコーダ１の出力Ｘ，２
Ｘ，ＣＯＭＰは変化するが、ＡＮＤ回路６０の出力信号
は部分積生成回路２の入力段では「Ｌ」に固定される。
よって部分積結果ＰＰ_mnも「Ｌ」に固定されるので、乗
算演算装置の消費電力を少なくすることができる。

【００２８】図５は、本発明の第５の実施形態を示し、
２次のブースアルゴリズムを用いた乗算演算装置の構成
内の１つの部分積を生成するための部分積生成部分のブ
ロック図を表したものである。ブースエンコーダ１への
入力データが零であるとき、ブースエンコーダ出力を入
力としない側の部分積生成回路２の入力データがどのよ
うな値をとっても出力期待値は零である。つまり、ブー
スエンコーダ１への入力データが零であることが予め確
認されている場合には、ブースエンコーダ出力を入力と
しない側の部分積生成回路２の入力、即ち被乗数ｘの値
が変化しても部分積生成回路２の出力は零になるように
固定されている。しかしこの場合にあっても上記被乗数
ｘの値は部分積生成回路２へ入力されているため、上記
被乗数ｘの値が変化することによって乗算演算装置にて
いくらか消費電力が消費されることになる。この第５実
施形態における乗算演算装置はこの点を改良したもので
ある。即ち、この第５実施形態では、ブースエンコーダ
１及び部分積生成回路２に加え、さらに部分積生成回路
２の入力段に任意値送出回路７０を設けた。任意値送出
回路７０には被乗数ｘ_m、及び被乗数ｘ_mよりも１ビット
下位の被乗数ｘ_m-1が供給され、任意値送出回路７０は
これらの値が変化しても任意の一定の値に固定された２
つの任意値を部分積生成回路２へ送出する。このように
構成される第５の実施形態における乗算演算装置の動作
を説明する。 ブースエンコーダ１側の入力が零である
ことが分かっている場合、任意値送出回路７０から固定
された２つの任意値を部分積生成回路２へ送出する。よ
って、部分積生成回路２へ供給される被乗数は変化しな
いので、乗算演算装置における消費電力を極力少なくす
ることができる。

【００２９】上述した各実施形態では、２次のブースア
ルゴリズムを用いた場合について説明したが、もちろん
これに限るものではなく、ブースエンコーダにおける論
理動作を変更することで各次数に対応した乗算演算方法
及び乗算演算装置を提供することができる。

【００３０】

【発明の効果】以上詳述したように本発明の第１の態様
の乗算演算方法によれば、被乗数が零であることを検知
した場合、乗数の一部分であってブースアルゴリズムに
て乗算演算される分割乗数を０に固定することから、乗
数がさまざまに変化してもブースアルゴリズムによる演
算及び部分積の生成における動作は固定される。よって
この乗算演算方法を用いて実現される乗算演算装置の消
費電流を低減することができる。

【００３１】又、本発明の第２の態様の乗算演算方法に
よれば、被乗数が零であることを検知した場合、ブース
アルゴリズムによる分割乗数の演算結果のうち、部分積
生成のための部分積結果反転信号を０に固定するので、
乗数がさまざまに変化しても部分積の生成における動作
は固定される。よってこの乗算演算方法を用いて実現さ
れる乗算演算装置の消費電流を低減することができる。

【００３２】又、本発明の第３の態様の乗算演算方法に
よれば、乗数の一部分であってブースアルゴリズムにて
乗算演算される分割乗数がゼロであることを検知した場
合、被乗数を任意の値に固定することより、被乗数がさ
まざまに変化しても部分積の生成のために供給される被
乗数値は固定されるので、部分積の生成における動作は
固定される。よってこの乗算演算方法を用いて実現され
る乗算演算装置の消費電流を低減することができる。

【００３３】又、本発明の第４の態様の乗算演算装置に
よれば、被乗数が零であることを検知する零検出回路
と、該零検出回路にて被乗数が零であることを検知した
とき、乗数の一部分であってブースアルゴリズムにて乗
算演算される分割乗数を０に固定する第１ゼロ送出回路
とを備えたことより、被乗数ｘと乗数ｙのそれぞれの入
力値が直接バスから供給されたり、それぞれの入力値を
レジスタ化し汎用レジスタとして使用されたりといっ
た、乗算演算装置の周辺がどのような構成でも零検出回
路の入力となる被乗数データは必ず乗算演算装置の入力
となるので、零検出回路の入力として使用できるため、
ブースエンコーダの入力を固定するための制御信号とな
る零データ検出が行える。又、乗数がさまざまに変化し
てもブースアルゴリズムによる演算及び部分積の生成に
おける動作は固定される。よってこの乗算演算装置の消
費電流を低減することができる。

【００３４】又、本発明の第５の態様の乗算演算装置に
よれば、乗算処理停止信号が供給されたとき分割乗数を
０に固定してこれをブースエンコーダへ送出する第３ゼ
ロ送出回路と、被乗数を０に固定してこれを部分積生成
回路へ送出する第４ゼロ送出回路とを備えたことより、
被乗数及び分割乗数がどのような値に変化したとして
も、ブースアルゴリズムによる演算及び部分積の生成に
おける動作は固定される。よってこの乗算演算装置にお
ける消費電流を低減することができる。

【００３５】又、本発明の第６の態様の乗算演算装置に
よれば、分割乗数が０であるとき、被乗数を任意値に固
定してこれを部分積生成回路へ送出する任意値送出回路
を備えたことより、被乗数がさまざまに変化しても部分
積の生成のために供給される被乗数値は固定されるの
で、部分積生成回路における動作は固定される。よって
この乗算演算装置の消費電流を低減することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態を示す乗算演算装置
であって２次のブースアルゴリズムを用いた乗算演算装
置の構成内の１つの部分積を生成する部分積生成部分を
示すブロック図である。

【図２】 本発明の第２の実施形態を示す乗算演算装置
であって２次のブースアルゴリズムを用いた乗算演算装
置の構成内の１つの部分積を生成する部分積生成部分を
示すブロック図である。

【図３】 本発明の第３の実施形態を示す乗算演算装置
であって２次のブースアルゴリズムを用いた乗算演算装
置の構成内の１つの部分積を生成する部分積生成部分を
示すブロック図である。

【図４】 本発明の第４の実施形態を示す乗算演算装置
であって２次のブースアルゴリズムを用いた乗算演算装
置の構成内の１つの部分積を生成する部分積生成部分を
示すブロック図である。

【図５】 本発明の第５の実施形態を示す乗算演算装置
であって２次のブースアルゴリズムを用いた乗算演算装
置の構成内の１つの部分積を生成する部分積生成部分を
示すブロック図である。

【図６】 従来の乗算演算方法を説明するための図であ
る。

【図７】 ブースアルゴリズムを用いた乗算演算方法を
説明するための図である。

【図８】 ブースエンコーダ及び部分積生成回路を用い
た部分積演算回路の構成を示すブロック図である。

【図９】 乗算演算装置の構成を示すブロック図であ
る。

【符号の説明】

１…ブースエンコーダ、２…部分積生成回路、１０…零
検出回路、２０…第１ゼロ送出回路、３０…第２ゼロ送
出回路、４０…第３ゼロ送出回路、５０…第４ゼロ送出
回路、６０…ＡＮＤ回路、７０…任意値送出回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 福島 正展 東京都大田区中馬込１丁目３番６号 株式 会社リコー内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ブースアルゴリズムを用いて乗算演算を
   行う乗算演算方法であって、部分積演算のために供給さ
   れる被乗数が０であることを検知した場合、乗数の一部
   分であって上記ブースアルゴリズムにて演算される分割
   乗数を０に固定することを特徴とする乗算演算方法。
2. 【請求項２】 ブースアルゴリズムを用いて乗算演算を
   行う乗算演算方法であって、部分積演算のために供給さ
   れる被乗数が０であることを検知した場合、上記ブース
   アルゴリズムよる分割乗数の演算結果のうちの部分積結
   果反転信号を０に固定することを特徴とする乗算演算方
   法。
3. 【請求項３】 ブースアルゴリズムを用いて乗算演算を
   行う乗算演算方法であって、乗数の一部分であって上記
   ブースアルゴリズムにて演算される分割乗数が０である
   ことを検知した場合、上記乗数との乗算にて部分積を生
   成するための被乗数を任意の値に固定することを特徴と
   する乗算演算方法。
4. 【請求項４】 所定ビット数毎に乗数が予め分割された
   分割乗数が供給され該分割乗数についてブースアルゴリ
   ズムに従い演算を行うブースエンコーダと、該ブースエ
   ンコーダが送出するブースエンコーダ出力と被乗数とに
   基づき部分積を生成する部分積生成回路と、を備えた乗
   算演算装置であって、 上記被乗数が０であることを検出する零検出回路と、 上記ブースエンコーダの前段に設けられ上記零検出回路
   による０検出に基づき生成された信号が供給されたとき
   上記分割乗数を０に固定して上記ブースエンコーダへ送
   出する第１ゼロ送出回路と、を備えたことを特徴とする
   乗算演算装置。
5. 【請求項５】 上記第１ゼロ送出回路に代えて、 上記ブースエンコーダの後段で上記部分積生成回路の前
   段に設けられ上記ブースエンコーダ出力のうちの部分積
   結果反転信号を０に固定して上記部分積生成回路へ送出
   する第２ゼロ送出回路を備えた、請求項４記載の乗算演
   算装置。
6. 【請求項６】 所定ビット数毎に乗数が予め分割された
   分割乗数が供給され該分割乗数についてブースアルゴリ
   ズムに従い演算を行うブースエンコーダと、該ブースエ
   ンコーダが送出するブースエンコーダ出力と被乗数とに
   基づき部分積を生成する部分積生成回路と、を備えた乗
   算演算装置であって、 上記ブースエンコーダの前段に設けられ乗算処理停止信
   号が供給されたとき上記分割乗数を０に固定して上記ブ
   ースエンコーダへ送出する第３ゼロ送出回路と、 上記部分積生成回路の前段に設けられ上記乗算処理停止
   信号が供給されたとき上記被乗数を０に固定して上記部
   分積生成回路へ送出する第４ゼロ送出回路と、を備えた
   ことを特徴とする乗算演算装置。
7. 【請求項７】 上記第３ゼロ送出回路に代えて、 上記ブースエンコーダの後段で上記部分積生成回路の前
   段に設けられ乗算処理停止信号が供給されたとき上記ブ
   ースエンコーダ出力のうちの部分積結果反転信号を０に
   固定して上記部分積生成回路へ送出する第５ゼロ送出回
   路を備えた、請求項６記載の乗算演算装置。
8. 【請求項８】 所定ビット数毎に乗数が予め分割された
   分割乗数が供給され該分割乗数についてブースアルゴリ
   ズムに従い演算を行うブースエンコーダと、該ブースエ
   ンコーダが送出するブースエンコーダ出力と被乗数とに
   基づき部分積を生成する部分積生成回路と、を備えた乗
   算演算装置であって、 上記部分積生成回路の前段に設けられ上記分割乗数が０
   であるとき上記被乗数を任意の値に固定して上記部分積
   生成回路へ送出する任意値送出回路を備えたことを特徴
   とする乗算演算装置。