JPH0575058A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0575058A JPH0575058A JP3232716A JP23271691A JPH0575058A JP H0575058 A JPH0575058 A JP H0575058A JP 3232716 A JP3232716 A JP 3232716A JP 23271691 A JP23271691 A JP 23271691A JP H0575058 A JPH0575058 A JP H0575058A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000003990 capacitor Substances 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 238000009792 diffusion process Methods 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 238000009825 accumulation Methods 0.000 claims 1
- 238000000206 photolithography Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 3
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- 239000010410 layer Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 210000004027 cell Anatomy 0.000 description 2
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Abstract
(57)【要約】
【目的】素子の微細化に対して、小さいコンタクトが開
け易く、容量も大きくできる構造を、工程を複雑にする
ことなく簡単に製造できる方法を提供する。 【構成】ＭＯＳトランジスタのゲート電極４を形成した
後にエッチングレートの異なる２層膜（下層膜２，上層
膜５）を堆積し、ＭＯＳトランジスタの拡散層３とキャ
パシタの片側電極７とのコンタクト６を自己整合で開
け、キャパシタの片側電極７，容量絶縁膜８，対極側極
９を形成する際、容量絶縁膜８を堆積する前に等方性エ
ッチングによりエッチングレートの速い上層膜５のみを
除去してやり、片側電極７側壁部に凹部を設けることを
特徴とする。 【効果】小さいコンタクトが開け易く、かつ容量を大き
くでき、しかも簡単な方法で実施できる。
け易く、容量も大きくできる構造を、工程を複雑にする
ことなく簡単に製造できる方法を提供する。 【構成】ＭＯＳトランジスタのゲート電極４を形成した
後にエッチングレートの異なる２層膜（下層膜２，上層
膜５）を堆積し、ＭＯＳトランジスタの拡散層３とキャ
パシタの片側電極７とのコンタクト６を自己整合で開
け、キャパシタの片側電極７，容量絶縁膜８，対極側極
９を形成する際、容量絶縁膜８を堆積する前に等方性エ
ッチングによりエッチングレートの速い上層膜５のみを
除去してやり、片側電極７側壁部に凹部を設けることを
特徴とする。 【効果】小さいコンタクトが開け易く、かつ容量を大き
くでき、しかも簡単な方法で実施できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に蓄積型セルの製造方法に関する。
に関し、特に蓄積型セルの製造方法に関する。
【０００２】
【従来の技術】従来の蓄積型セルの製造方法は、図２に
示すように、ＭＯＳトランジスタのゲート電極となる多
結晶シリコン膜４とその上層の層間膜２を形成したら、
ＰＲ技術で容量コンタクト１０を開け、キャパシタのノ
ード電極となる多結晶シリコン膜７を堆積し、パターン
ニングする。その後に容量絶縁膜８を堆積し、キャパシ
タのプレート電極となる多結晶シリコン膜９を堆積し、
パターンニングしてキャパシタを形成する。
示すように、ＭＯＳトランジスタのゲート電極となる多
結晶シリコン膜４とその上層の層間膜２を形成したら、
ＰＲ技術で容量コンタクト１０を開け、キャパシタのノ
ード電極となる多結晶シリコン膜７を堆積し、パターン
ニングする。その後に容量絶縁膜８を堆積し、キャパシ
タのプレート電極となる多結晶シリコン膜９を堆積し、
パターンニングしてキャパシタを形成する。
【０００３】
【発明が解決しようとする課題】従来の半導体装置の製
造方法は、素子の微細化が進むにつれて、容量コンタク
ト部の穴径が小さくなり、製造上厳しくなる。また、キ
ャパシタの電極部の面積も小さくなることから容量が小
さくなり、ソフトエラー等に対しても厳しくなるといっ
た問題が出てくる。
造方法は、素子の微細化が進むにつれて、容量コンタク
ト部の穴径が小さくなり、製造上厳しくなる。また、キ
ャパシタの電極部の面積も小さくなることから容量が小
さくなり、ソフトエラー等に対しても厳しくなるといっ
た問題が出てくる。
【０００４】本発明の目的は、容量コンタクトを自己整
合にて開けることができ、小さいコンタクトが開け易く
なり、またキャパシタの電極部の面積を容易に大きくで
き、ソフトエラーを防ぐことができる半導体装置の製造
方法を提供することにある。
合にて開けることができ、小さいコンタクトが開け易く
なり、またキャパシタの電極部の面積を容易に大きくで
き、ソフトエラーを防ぐことができる半導体装置の製造
方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、蓄積型セルにおいて、容量コンタクトをエッ
チングレートの異なる二層膜を利用してＰＲ技術を用い
て自己整合で開け、キャパシタのノード電極，容量絶縁
膜，プレート電極を形成する際、容量絶縁膜を堆積する
前に、等方性エッチングにより、エッチングレートの速
い上層膜のみを除去してやり、ノード電極側壁部に凹部
を設けている。
造方法は、蓄積型セルにおいて、容量コンタクトをエッ
チングレートの異なる二層膜を利用してＰＲ技術を用い
て自己整合で開け、キャパシタのノード電極，容量絶縁
膜，プレート電極を形成する際、容量絶縁膜を堆積する
前に、等方性エッチングにより、エッチングレートの速
い上層膜のみを除去してやり、ノード電極側壁部に凹部
を設けている。
【０００６】
【実施例】次に、本発明について、図面を参照して説明
する。図１は本発明の一実施例を説明するためのに工程
順に示した半導体チップの断面図である。
する。図１は本発明の一実施例を説明するためのに工程
順に示した半導体チップの断面図である。
【０００７】まず、図１（ａ）に示すように、半導体基
板１上にＭＯＳトランジスタのゲート電極となる多結晶
シリコン膜４を形成しその上部にエッチングレートの遅
い膜２を堆積し、さらにその上部にエッチングレートの
速い膜５を堆積してＰＲ技術・エッチング技術を用いて
自己整合にて容量コンタクト６を開ける。
板１上にＭＯＳトランジスタのゲート電極となる多結晶
シリコン膜４を形成しその上部にエッチングレートの遅
い膜２を堆積し、さらにその上部にエッチングレートの
速い膜５を堆積してＰＲ技術・エッチング技術を用いて
自己整合にて容量コンタクト６を開ける。
【０００８】次に図１（ｂ）に示すように、キャパシタ
のノード電極となる多結晶シリコン膜７を堆積してパタ
ーンニングする。
のノード電極となる多結晶シリコン膜７を堆積してパタ
ーンニングする。
【０００９】次に、図１（ｃ）に示すように、エッチン
グレートの速い膜５を等方性エッチングにて除去した後
に、容量絶縁膜８を堆積する。
グレートの速い膜５を等方性エッチングにて除去した後
に、容量絶縁膜８を堆積する。
【００１０】次に、図１（ｄ）に示すように、キャパシ
タのプレート電極となる多結晶シリコン膜９を堆積し、
パターンニングして、キャパシタを形成する。
タのプレート電極となる多結晶シリコン膜９を堆積し、
パターンニングして、キャパシタを形成する。
【００１１】
【発明の効果】以上説明したような本発明は、層間膜と
してエッチングレートの異なる二層膜を用いて、エッチ
ングレートの差を利用してＰＲ工程を経て、容量コンタ
クトを自己整合にて開けることにより、小さい容量コン
タクトも開け易くなる。また、キャパシタのノード電
極，容量絶縁膜，プレート電極を形成する際、容量絶縁
膜を堆積する前に、等方性エッチングによりエッチング
レートの速い膜のみを除去して、ノード電極側壁部に凹
部を設けることにより、キャパシタの電極部の表面積が
大きくできたので、容量も大きくできるといった効果を
有する。しかも、上記第１の効果も第２の効果もエッチ
ングレートの異なる二層膜を使用するだけといった簡単
な製造方法で実現できる。
してエッチングレートの異なる二層膜を用いて、エッチ
ングレートの差を利用してＰＲ工程を経て、容量コンタ
クトを自己整合にて開けることにより、小さい容量コン
タクトも開け易くなる。また、キャパシタのノード電
極，容量絶縁膜，プレート電極を形成する際、容量絶縁
膜を堆積する前に、等方性エッチングによりエッチング
レートの速い膜のみを除去して、ノード電極側壁部に凹
部を設けることにより、キャパシタの電極部の表面積が
大きくできたので、容量も大きくできるといった効果を
有する。しかも、上記第１の効果も第２の効果もエッチ
ングレートの異なる二層膜を使用するだけといった簡単
な製造方法で実現できる。
【図１】本発明の一実施例を説明するために工程順に示
した半導体チップの断面図である。
した半導体チップの断面図である。
【図２】従来の半導体装置の一例の構造を示す断面図で
ある。
ある。
１ 半導体基板 ２ 層間膜（エッチングレート小） ３ 拡散層 ４ 多結晶シリコン膜（ゲート電極） ５ 層間膜（エッチングレート大） ６ 容量コンタクト（自己整合型） ７ 多結晶シリコン膜（ノード電極） ８ 容量絶縁膜 ９ 多結晶シリコン膜 １０ 容量コンタクト
Claims (1)
- 【請求項１】 半導体基板上に蓄積型セルを製造する方
法において、ＭＯＳトランジスタのゲート電極を形成し
た後に、エッチングレートの異なる二層膜（下層：エッ
チングレートの遅い膜，上層：エッチングレートの速い
膜）を堆積してフォトリソグラフィー技術（以下、ＰＲ
技術と称す）、エッチング技術を用いて、ＭＯＳトラン
ジスタの拡散層とキャパシタの片側電極（以下ノード電
極と称す）とのコンタクトホール（以下容量コンタクト
と称す）をエッチングレートの差を利用する自己整合に
て開け、その後に、キャパシタのノード電極，容量絶縁
膜，対極側電極（以下プレート電極と称す）を形成する
際、容量絶縁膜を堆積する前に、等方性エッチングによ
りエッチレートの速い上層膜のみを除去してやり、ノー
ド電極側壁部に凹部を設けることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232716A JP2798532B2 (ja) | 1991-09-12 | 1991-09-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232716A JP2798532B2 (ja) | 1991-09-12 | 1991-09-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575058A true JPH0575058A (ja) | 1993-03-26 |
| JP2798532B2 JP2798532B2 (ja) | 1998-09-17 |
Family
ID=16943668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232716A Expired - Fee Related JP2798532B2 (ja) | 1991-09-12 | 1991-09-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798532B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531362B1 (en) | 1999-06-28 | 2003-03-11 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing a semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03257963A (ja) * | 1990-03-08 | 1991-11-18 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
-
1991
- 1991-09-12 JP JP3232716A patent/JP2798532B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03257963A (ja) * | 1990-03-08 | 1991-11-18 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531362B1 (en) | 1999-06-28 | 2003-03-11 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2798532B2 (ja) | 1998-09-17 |
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Legal Events
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