JP2003297951A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Landscapes
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- Insulated Gate Type Field-Effect Transistor (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＤＲＡＭの情報転送用ＭＩＳＦＥＴのゲート
電極間（ソース、ドレイン上）に形成されるプラグ（接
続部）の接続不良を低減させる。 【解決手段】 情報転送用ＭＩＳＦＥＴＱｔのゲート電
極Ｇおよび窒化シリコン膜８上に窒化シリコン膜１１、
ＳＯＧ膜１５ａおよび酸化シリコン膜１５ｂを順次堆積
し、その上部にゲート電極Ｇ間に開口を有するレジスト
膜を形成し、このレジスト膜Ｒをマスクに、酸化シリコ
ン膜１５ｂおよびＳＯＧ膜１５ａをエッチングする際、
異方的なドライエッチングを行った後、等方的なドライ
エッチングを行い、窒化シリコン膜１１の表面を露出さ
せた後、窒化シリコン膜１１のエッチングを行いコンタ
クトホール１６、１７を形成し、その後、多結晶シリコ
ン膜を埋め込むことによりプラグ１８を形成する。その
結果、コンタクトホール１６、１７の底面積が確保で
き、プラグ１８と基板１との接触面積を確保することが
できる。
電極間（ソース、ドレイン上）に形成されるプラグ（接
続部）の接続不良を低減させる。 【解決手段】 情報転送用ＭＩＳＦＥＴＱｔのゲート電
極Ｇおよび窒化シリコン膜８上に窒化シリコン膜１１、
ＳＯＧ膜１５ａおよび酸化シリコン膜１５ｂを順次堆積
し、その上部にゲート電極Ｇ間に開口を有するレジスト
膜を形成し、このレジスト膜Ｒをマスクに、酸化シリコ
ン膜１５ｂおよびＳＯＧ膜１５ａをエッチングする際、
異方的なドライエッチングを行った後、等方的なドライ
エッチングを行い、窒化シリコン膜１１の表面を露出さ
せた後、窒化シリコン膜１１のエッチングを行いコンタ
クトホール１６、１７を形成し、その後、多結晶シリコ
ン膜を埋め込むことによりプラグ１８を形成する。その
結果、コンタクトホール１６、１７の底面積が確保で
き、プラグ１８と基板１との接触面積を確保することが
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）等の製造中に行われる微細な孔の形成
工程に適用して有効な技術に関するものである。
置の製造技術に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）等の製造中に行われる微細な孔の形成
工程に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭは、情報転送用ＭＩＳＦＥＴ
（Metal Insulator Semiconductor Field Effect Trans
istor）と、このＭＩＳＦＥＴに直列に接続された情報
蓄積用容量素子を有している。
（Metal Insulator Semiconductor Field Effect Trans
istor）と、このＭＩＳＦＥＴに直列に接続された情報
蓄積用容量素子を有している。
【０００３】例えば、情報転送用ＭＩＳＦＥＴと情報蓄
積用容量素子とは、情報転送用ＭＩＳＦＥＴのゲート電
極間（ソース、ドレイン上）に形成されたプラグにより
電気的に接続される。
積用容量素子とは、情報転送用ＭＩＳＦＥＴのゲート電
極間（ソース、ドレイン上）に形成されたプラグにより
電気的に接続される。
【０００４】しかしながら、微細化が進みゲート電極の
幅やその間隔が縮小化されると、ゲート電極間に、プラ
グを埋め込むためのコンタクトホールを形成することが
困難となってくる。
幅やその間隔が縮小化されると、ゲート電極間に、プラ
グを埋め込むためのコンタクトホールを形成することが
困難となってくる。
【０００５】そこで、ゲート電極の上面と側面とに窒化
シリコン膜を形成した後、その上部にゲート電極間を埋
め込むように酸化シリコン膜を堆積し、これらの膜のエ
ッチング速度差を利用することによって、ゲート電極間
に自己整合的にコンタクトホールを形成するというセル
フアライン・コンタクト（Self Align Contact;ＳＡＣ)
技術が使われている（特開平９−２５２０９８号公
報）。
シリコン膜を形成した後、その上部にゲート電極間を埋
め込むように酸化シリコン膜を堆積し、これらの膜のエ
ッチング速度差を利用することによって、ゲート電極間
に自己整合的にコンタクトホールを形成するというセル
フアライン・コンタクト（Self Align Contact;ＳＡＣ)
技術が使われている（特開平９−２５２０９８号公
報）。
【０００６】
【発明が解決しようとする課題】本発明者らは、ＤＲＡ
Ｍ等の半導体集積回路装置に関する研究・開発に従事し
ており、前述のＳＡＣ技術を採用している。
Ｍ等の半導体集積回路装置に関する研究・開発に従事し
ており、前述のＳＡＣ技術を採用している。
【０００７】しかしながら、かかるＳＡＣ技術を採用し
た工程において、コンタクトホールが非開口となる不良
が発生した。
た工程において、コンタクトホールが非開口となる不良
が発生した。
【０００８】この非開口のコンタクトホール部を解析し
た結果、その外観から「合わせずれ」が原因ではないか
との結論に達した。即ち、本来ゲート電極間上に位置す
べきレジスト膜の開口部が、合わせずれによってゲート
電極上にかかることにより、ゲート電極間上がレジスト
で覆われてしまい、絶縁膜をエッチングし難くしてしま
うのである。
た結果、その外観から「合わせずれ」が原因ではないか
との結論に達した。即ち、本来ゲート電極間上に位置す
べきレジスト膜の開口部が、合わせずれによってゲート
電極上にかかることにより、ゲート電極間上がレジスト
で覆われてしまい、絶縁膜をエッチングし難くしてしま
うのである。
【０００９】ところが、前述のコンタクトホールが非開
口となった不良製品についてさらに検討を進めた結果、
コンタクトホール形成時のレジスト膜の「合わせずれ
量」は、許容量以下であることが判明した。
口となった不良製品についてさらに検討を進めた結果、
コンタクトホール形成時のレジスト膜の「合わせずれ
量」は、許容量以下であることが判明した。
【００１０】例えば、図２０に示すように、ゲート電極
間のスペースが、１９０ｎｍであり、その上面と側面と
に形成される窒化シリコン膜の膜厚を５２ｎｍとする
と、エッチングが可能なスペースは、８６ｎｍである。
なお、追って詳細に説明するように、コンタクトホール
形成後、その内部の側壁に形成される薄い窒化シリコン
膜の膜厚１５ｎｍを考慮しても、コンタクトホールの底
面の径は、計算上５６（＝８６−３０）ｎｍ確保でき
る。
間のスペースが、１９０ｎｍであり、その上面と側面と
に形成される窒化シリコン膜の膜厚を５２ｎｍとする
と、エッチングが可能なスペースは、８６ｎｍである。
なお、追って詳細に説明するように、コンタクトホール
形成後、その内部の側壁に形成される薄い窒化シリコン
膜の膜厚１５ｎｍを考慮しても、コンタクトホールの底
面の径は、計算上５６（＝８６−３０）ｎｍ確保でき
る。
【００１１】ここで、レジスト膜がゲート電極端部より
６０ｎｍずれた場合でも、図２１に示すように、エッチ
ングが可能なスペースを４８ｎｍ確保でき、非開口は防
止できると考えられる。従って、この場合、合わせずれ
の許容量は例えば±６０ｎｍと規定されていた。
６０ｎｍずれた場合でも、図２１に示すように、エッチ
ングが可能なスペースを４８ｎｍ確保でき、非開口は防
止できると考えられる。従って、この場合、合わせずれ
の許容量は例えば±６０ｎｍと規定されていた。
【００１２】しかしながら、このような許容量以下の合
わせずれ量であってもコンタクトホールの非開口が生じ
ることからその原因について、鋭意検討した結果、酸化
シリコン膜をエッチングした際のテーパー成分が関与し
ていることが判明した。
わせずれ量であってもコンタクトホールの非開口が生じ
ることからその原因について、鋭意検討した結果、酸化
シリコン膜をエッチングした際のテーパー成分が関与し
ていることが判明した。
【００１３】追って詳細に説明するが、レジスト膜がゲ
ート電極端部より例えば、５０ｎｍ程度ずれた場合にお
いても、このレジスト膜をマスクに酸化シリコン膜をエ
ッチングすると、レジスト膜端部からテーパー状に酸化
シリコン膜がエッチングされ、その裾は、ゲート電極間
に残存してしまう（図５参照）。その結果、この酸化シ
リコン膜のテーパー状の裾が、窒化シリコン膜のエッチ
ングの際のマスクとなり、開口領域が低減され（図６〜
図８参照）、もしくは非開口が生じるのである。
ート電極端部より例えば、５０ｎｍ程度ずれた場合にお
いても、このレジスト膜をマスクに酸化シリコン膜をエ
ッチングすると、レジスト膜端部からテーパー状に酸化
シリコン膜がエッチングされ、その裾は、ゲート電極間
に残存してしまう（図５参照）。その結果、この酸化シ
リコン膜のテーパー状の裾が、窒化シリコン膜のエッチ
ングの際のマスクとなり、開口領域が低減され（図６〜
図８参照）、もしくは非開口が生じるのである。
【００１４】本発明の目的は、ＭＩＳＦＥＴのゲート電
極間（ソース、ドレイン上）に形成される接続部の接続
不良を低減させることを目的とする。
極間（ソース、ドレイン上）に形成される接続部の接続
不良を低減させることを目的とする。
【００１５】また、本発明の他の目的は、ＭＩＳＦＥＴ
のゲート電極間（ソース、ドレイン上）上に形成される
接続部を形成する際の合わせずれ量のマージンを確保す
ることを目的とする。
のゲート電極間（ソース、ドレイン上）上に形成される
接続部を形成する際の合わせずれ量のマージンを確保す
ることを目的とする。
【００１６】また、本発明の他の目的は、半導体集積回
路装置の特性の向上を図ることができる技術を提供する
ことにある。
路装置の特性の向上を図ることができる技術を提供する
ことにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１９】（１）本発明の半導体集積回路装置の製造
方法は、情報転送用ＭＩＳＦＥＴと容量素子から成るメ
モリセルを有する半導体集積回路装置の製造方法であっ
て、（ａ）前記情報転送用ＭＩＳＦＥＴを形成する工程
と、（ｂ）前記情報転送用ＭＩＳＦＥＴ上に第１絶縁膜
を形成する工程と、（ｃ）前記第１絶縁膜上に第２絶縁
膜を形成する工程と、（ｄ）前記第２絶縁膜上であっ
て、前記情報転送用ＭＩＳＦＥＴのソース、ドレイン領
域上に開口を有するマスク膜を形成する工程と、（ｅ）
前記マスク膜をマスクに、前記第２絶縁膜を異方的にエ
ッチングした後、等方的にエッチングすることにより前
記ソース、ドレイン領域上の第１絶縁膜の表面を露出さ
せる工程と、（ｆ）前記露出した第１絶縁膜をエッチン
グすることにより、前記ソース、ドレイン領域上に孔を
形成する工程と、を有する。このマスク膜の開口部の中
心は、前記情報転送用ＭＩＳＦＥＴのゲート電極間の中
心に対しずれている。また、マスク膜の開口部の径は、
例えば、２００ｎｍ以下である。また、異方的なエッチ
ングと等方的なエッチングは、双方ともドライエッチン
グである。また、第１絶縁膜は、例えば窒化シリコン
膜、前記第２絶縁膜は、例えば酸化シリコン膜である。
また、孔の形状は、孔の底部に露出したソース、ドレイ
ン領域の中心部に対して対照的でない。また、前記半導
体集積回路装置の製造方法は、さらに、（ｇ）前記孔中
に導電性膜を埋め込むことにより形成される接続部であ
って、前記情報転送用ＭＩＳＦＥＴと前記容量素子とを
電気的に接続する接続部を形成する工程を有してもよ
い。
方法は、情報転送用ＭＩＳＦＥＴと容量素子から成るメ
モリセルを有する半導体集積回路装置の製造方法であっ
て、（ａ）前記情報転送用ＭＩＳＦＥＴを形成する工程
と、（ｂ）前記情報転送用ＭＩＳＦＥＴ上に第１絶縁膜
を形成する工程と、（ｃ）前記第１絶縁膜上に第２絶縁
膜を形成する工程と、（ｄ）前記第２絶縁膜上であっ
て、前記情報転送用ＭＩＳＦＥＴのソース、ドレイン領
域上に開口を有するマスク膜を形成する工程と、（ｅ）
前記マスク膜をマスクに、前記第２絶縁膜を異方的にエ
ッチングした後、等方的にエッチングすることにより前
記ソース、ドレイン領域上の第１絶縁膜の表面を露出さ
せる工程と、（ｆ）前記露出した第１絶縁膜をエッチン
グすることにより、前記ソース、ドレイン領域上に孔を
形成する工程と、を有する。このマスク膜の開口部の中
心は、前記情報転送用ＭＩＳＦＥＴのゲート電極間の中
心に対しずれている。また、マスク膜の開口部の径は、
例えば、２００ｎｍ以下である。また、異方的なエッチ
ングと等方的なエッチングは、双方ともドライエッチン
グである。また、第１絶縁膜は、例えば窒化シリコン
膜、前記第２絶縁膜は、例えば酸化シリコン膜である。
また、孔の形状は、孔の底部に露出したソース、ドレイ
ン領域の中心部に対して対照的でない。また、前記半導
体集積回路装置の製造方法は、さらに、（ｇ）前記孔中
に導電性膜を埋め込むことにより形成される接続部であ
って、前記情報転送用ＭＩＳＦＥＴと前記容量素子とを
電気的に接続する接続部を形成する工程を有してもよ
い。
【００２０】（２）本発明の半導体集積回路装置の製造
方法は、情報転送用ＭＩＳＦＥＴと容量素子から成るメ
モリセルを有する半導体集積回路装置の製造方法であっ
て、（ａ）前記情報転送用ＭＩＳＦＥＴを形成する工程
と、（ｂ）前記情報転送用ＭＩＳＦＥＴ上に第１絶縁膜
を形成する工程と、（ｃ）前記第１絶縁膜上に第２絶縁
膜を形成する工程と、（ｄ）前記第２絶縁膜上であっ
て、前記情報転送用ＭＩＳＦＥＴのソース、ドレイン領
域上に開口を有するマスク膜を形成する工程と、（ｅ）
前記マスク膜の表面をアッシング（灰化）する工程と、
（ｆ）前記（ｅ）工程の後、前記マスク膜をマスクに、
前記第１絶縁膜および第２絶縁膜をエッチングすること
により前記ソース、ドレイン領域上に孔を形成する工程
と、を有する。マスク膜の開口部の径は、例えば解像限
界幅に対応する。
方法は、情報転送用ＭＩＳＦＥＴと容量素子から成るメ
モリセルを有する半導体集積回路装置の製造方法であっ
て、（ａ）前記情報転送用ＭＩＳＦＥＴを形成する工程
と、（ｂ）前記情報転送用ＭＩＳＦＥＴ上に第１絶縁膜
を形成する工程と、（ｃ）前記第１絶縁膜上に第２絶縁
膜を形成する工程と、（ｄ）前記第２絶縁膜上であっ
て、前記情報転送用ＭＩＳＦＥＴのソース、ドレイン領
域上に開口を有するマスク膜を形成する工程と、（ｅ）
前記マスク膜の表面をアッシング（灰化）する工程と、
（ｆ）前記（ｅ）工程の後、前記マスク膜をマスクに、
前記第１絶縁膜および第２絶縁膜をエッチングすること
により前記ソース、ドレイン領域上に孔を形成する工程
と、を有する。マスク膜の開口部の径は、例えば解像限
界幅に対応する。
【００２１】
【発明の実施の形態】（実施の形態１）以下、本発明の
実施の形態を図面に基づいて詳細に説明する。なお、実
施の形態を説明するための全図において同一機能を有す
るものは同一の符号を付し、その繰り返しの説明は省略
する。
実施の形態を図面に基づいて詳細に説明する。なお、実
施の形態を説明するための全図において同一機能を有す
るものは同一の符号を付し、その繰り返しの説明は省略
する。
【００２２】本実施形態のＤＲＡＭの製造方法を図１〜
図５および図９〜図１６を用いて工程順に説明する。な
お、図１〜図５および図９〜図１５は、半導体基板の要
部断面を示す図であり、図１６は、半導体基板の要部平
面を示す図である。例えば、図１５は、図１６のＡ−Ａ
断面と対応する。
図５および図９〜図１６を用いて工程順に説明する。な
お、図１〜図５および図９〜図１５は、半導体基板の要
部断面を示す図であり、図１６は、半導体基板の要部平
面を示す図である。例えば、図１５は、図１６のＡ−Ａ
断面と対応する。
【００２３】まず、図１に示すように、半導体基板（以
下、単に基板という）１をエッチングして溝を形成し、
熱酸化により薄い酸化膜を形成した後、この溝の内部に
酸化シリコン膜５を埋め込むことにより素子分離２を形
成する。この素子分離２を形成することにより、素子分
離２によって周囲を囲まれた細長い島状の活性領域
（Ｌ）が形成される（図１６参照）。これらの活性領域
（Ｌ）のそれぞれには、例えば、ソース、ドレインの一
方を共有する情報転送用ＭＩＳＦＥＴＱｔが２個ずつ形
成される。
下、単に基板という）１をエッチングして溝を形成し、
熱酸化により薄い酸化膜を形成した後、この溝の内部に
酸化シリコン膜５を埋め込むことにより素子分離２を形
成する。この素子分離２を形成することにより、素子分
離２によって周囲を囲まれた細長い島状の活性領域
（Ｌ）が形成される（図１６参照）。これらの活性領域
（Ｌ）のそれぞれには、例えば、ソース、ドレインの一
方を共有する情報転送用ＭＩＳＦＥＴＱｔが２個ずつ形
成される。
【００２４】次に、基板１にｐ型不純物（例えば、ホウ
素（Ｂ））をイオン打ち込みした後、熱処理で不純物を
拡散させることによって、基板１にｐ型ウエル３を形成
する。
素（Ｂ））をイオン打ち込みした後、熱処理で不純物を
拡散させることによって、基板１にｐ型ウエル３を形成
する。
【００２５】次に、フッ酸系の洗浄液を用いて基板１
（ｐ型ウエル３）の表面をウェット洗浄した後、熱酸化
によりｐ型ウエル３の表面に清浄なゲート絶縁膜６を形
成する。
（ｐ型ウエル３）の表面をウェット洗浄した後、熱酸化
によりｐ型ウエル３の表面に清浄なゲート絶縁膜６を形
成する。
【００２６】次に、ゲート絶縁膜６の上部に低抵抗多結
晶シリコン膜７ａをＣＶＤ（Chemical Vapor Depositio
n）法で堆積する。続いて、低抵抗多結晶シリコン膜７
ａの上部にスパッタリング法で薄いＷＮ膜（窒化タング
ステン膜、図示せず）とＷ（タングステン）膜７ｃとを
堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜８
を堆積する。
晶シリコン膜７ａをＣＶＤ（Chemical Vapor Depositio
n）法で堆積する。続いて、低抵抗多結晶シリコン膜７
ａの上部にスパッタリング法で薄いＷＮ膜（窒化タング
ステン膜、図示せず）とＷ（タングステン）膜７ｃとを
堆積し、さらにその上部にＣＶＤ法で窒化シリコン膜８
を堆積する。
【００２７】次に、フォトレジスト膜（図示せず、以下
単に「レジスト膜」という）をマスクにして窒化シリコ
ン膜８、Ｗ膜７ｃ、ＷＮ膜（図示せず）および多結晶シ
リコン膜７ａをドライエッチングすることにより、ゲー
ト電極Ｇを形成する。このゲート電極Ｇは、ワード線Ｗ
Ｌとして機能する。ゲート電極Ｇの幅および間隔は、例
えば約１９０ｎｍである。
単に「レジスト膜」という）をマスクにして窒化シリコ
ン膜８、Ｗ膜７ｃ、ＷＮ膜（図示せず）および多結晶シ
リコン膜７ａをドライエッチングすることにより、ゲー
ト電極Ｇを形成する。このゲート電極Ｇは、ワード線Ｗ
Ｌとして機能する。ゲート電極Ｇの幅および間隔は、例
えば約１９０ｎｍである。
【００２８】次に、ゲート電極Ｇの両側にリン（Ｐ）イ
オンをイオン打ち込みすることによってｎ-型半導体領
域９ａ（ソース、ドレイン領域）を形成する。
オンをイオン打ち込みすることによってｎ-型半導体領
域９ａ（ソース、ドレイン領域）を形成する。
【００２９】ここまでの工程で、ｎチャネル型ＭＩＳＦ
ＥＴで構成される情報転送用ＭＩＳＦＥＴＱｔが形成さ
れる。
ＥＴで構成される情報転送用ＭＩＳＦＥＴＱｔが形成さ
れる。
【００３０】次に、基板１上にＣＶＤ法で窒化シリコン
膜１１を堆積する。この窒化シリコン膜１１は、その膜
厚が、５２ｎｍ程度であり、ｎ-型半導体領域９ａ上に
微細な径（例えば５６ｎｍ程度）のコンタクトホール
（１６、１７）を形成する際のエッチングストッパー膜
となる。
膜１１を堆積する。この窒化シリコン膜１１は、その膜
厚が、５２ｎｍ程度であり、ｎ-型半導体領域９ａ上に
微細な径（例えば５６ｎｍ程度）のコンタクトホール
（１６、１７）を形成する際のエッチングストッパー膜
となる。
【００３１】次に、図２に示すように、窒化シリコン膜
１１の上部に、ＳＯＧ（スピンオングラス：Spin On Gl
ass）膜１５ａを塗布した後、基板１に熱処理を施し、
ＳＯＧ膜１５ａをデンシファイ（焼き締め）する。ＳＯ
Ｇ膜１５ａは、ＣＶＤ法で堆積した酸化シリコン膜に比
べて微細な配線間のギャップフィル性に優れているの
で、例えば、フォトリソグラフィの解像限界で決まる最
小寸法まで微細化されたゲート電極Ｇ（ワード線ＷＬ）
の隙間を良好に埋め込むことができる。
１１の上部に、ＳＯＧ（スピンオングラス：Spin On Gl
ass）膜１５ａを塗布した後、基板１に熱処理を施し、
ＳＯＧ膜１５ａをデンシファイ（焼き締め）する。ＳＯ
Ｇ膜１５ａは、ＣＶＤ法で堆積した酸化シリコン膜に比
べて微細な配線間のギャップフィル性に優れているの
で、例えば、フォトリソグラフィの解像限界で決まる最
小寸法まで微細化されたゲート電極Ｇ（ワード線ＷＬ）
の隙間を良好に埋め込むことができる。
【００３２】続いて、ＳＯＧ膜１５ａの上部にＣＶＤ法
で酸化シリコン膜１５ｂを堆積した後、酸化シリコン膜
１５ｂの表面を必要に応じて化学機械研磨（Chemical M
echanical Polishing：ＣＭＰ）法で研磨してその表面
を平坦化する。その結果、ＳＯＧ膜１５ａおよび酸化シ
リコン膜１５ｂの積層膜よりなる層間絶縁膜が形成され
る。なお、層間絶縁膜は２層で構成する必要はなく、例
えば、テトラエトキシシランを原料としたプラズマＣＶ
Ｄ法で酸化シリコン膜を形成する等、埋め込み特性の良
い膜を用いれば単層で形成することも可能である。
で酸化シリコン膜１５ｂを堆積した後、酸化シリコン膜
１５ｂの表面を必要に応じて化学機械研磨（Chemical M
echanical Polishing：ＣＭＰ）法で研磨してその表面
を平坦化する。その結果、ＳＯＧ膜１５ａおよび酸化シ
リコン膜１５ｂの積層膜よりなる層間絶縁膜が形成され
る。なお、層間絶縁膜は２層で構成する必要はなく、例
えば、テトラエトキシシランを原料としたプラズマＣＶ
Ｄ法で酸化シリコン膜を形成する等、埋め込み特性の良
い膜を用いれば単層で形成することも可能である。
【００３３】この後、図３に示すように、酸化シリコン
膜１５ｂ上にゲート電極Ｇ間（ｎ-型半導体領域９ａ）
上に開口を有するレジスト膜Ｒを形成し、このレジスト
膜Ｒをマスクに、酸化シリコン膜１５ｂおよびＳＯＧ膜
１５ａをエッチングした後、窒化シリコン膜１１をエッ
チングすることによってコンタクトホール（１６、１
７）を形成するのであるが、かかる工程について、以下
に詳細に説明する。
膜１５ｂ上にゲート電極Ｇ間（ｎ-型半導体領域９ａ）
上に開口を有するレジスト膜Ｒを形成し、このレジスト
膜Ｒをマスクに、酸化シリコン膜１５ｂおよびＳＯＧ膜
１５ａをエッチングした後、窒化シリコン膜１１をエッ
チングすることによってコンタクトホール（１６、１
７）を形成するのであるが、かかる工程について、以下
に詳細に説明する。
【００３４】まず、本実施の形態の工程を説明する前
に、発明者が検討した工程について図４〜図８を参照し
ながら説明する。
に、発明者が検討した工程について図４〜図８を参照し
ながら説明する。
【００３５】図４に示すように、レジスト膜Ｒの形成の
際、即ち、レジスト膜を基板全面に形成した後、コンタ
クトホール（１６、１７）の形状に対応したマスクパタ
ーンを転写する際、合わせずれが生じる。例えば、開口
部間に残存ずるレジスト膜Ｒの中心（Ｒｃ）と、ゲート
電極Ｇの中心（ＷＬｃ）とのずれ量を、ΔＬとする。な
お、ここでは、レジスト膜Ｒの中心（Ｒｃ）が、ゲート
電極Ｇの中心（ＷＬｃ）より右にずれた場合をプラスと
し、左にずれた場合をマイナスとする。
際、即ち、レジスト膜を基板全面に形成した後、コンタ
クトホール（１６、１７）の形状に対応したマスクパタ
ーンを転写する際、合わせずれが生じる。例えば、開口
部間に残存ずるレジスト膜Ｒの中心（Ｒｃ）と、ゲート
電極Ｇの中心（ＷＬｃ）とのずれ量を、ΔＬとする。な
お、ここでは、レジスト膜Ｒの中心（Ｒｃ）が、ゲート
電極Ｇの中心（ＷＬｃ）より右にずれた場合をプラスと
し、左にずれた場合をマイナスとする。
【００３６】次いで、図５（ａ）および（ｂ）に示すよ
うに、このようなレジスト膜Ｒをマスクに、酸化シリコ
ン膜１５ｂおよびＳＯＧ膜１５ａをエッチングすると、
これらの膜は、レジスト膜Ｒの端部からテーパー状にエ
ッチングされ、その裾がゲート電極Ｇ間（ｎ-型半導体
領域９ａ）上に残存してしまう。なお、図５（ｂ）は、
図５（ａ）のゲート電極Ｇ間の部分拡大図である（同様
に、図６〜図８について、（ｂ）は、（ａ）の部分拡大
図である）。
うに、このようなレジスト膜Ｒをマスクに、酸化シリコ
ン膜１５ｂおよびＳＯＧ膜１５ａをエッチングすると、
これらの膜は、レジスト膜Ｒの端部からテーパー状にエ
ッチングされ、その裾がゲート電極Ｇ間（ｎ-型半導体
領域９ａ）上に残存してしまう。なお、図５（ｂ）は、
図５（ａ）のゲート電極Ｇ間の部分拡大図である（同様
に、図６〜図８について、（ｂ）は、（ａ）の部分拡大
図である）。
【００３７】次いで、図６（ａ）および（ｂ）に示すよ
うに、前記エッチングで露出した窒化シリコン膜１１を
エッチングすると、ゲート電極Ｇ間（ｎ-型半導体領域
９ａ）上の酸化シリコン膜１５ｂおよびＳＯＧ膜１５ａ
がマスクとなり、コンタクトホール１６、１７の底面の
径が小さくなってしまう。
うに、前記エッチングで露出した窒化シリコン膜１１を
エッチングすると、ゲート電極Ｇ間（ｎ-型半導体領域
９ａ）上の酸化シリコン膜１５ｂおよびＳＯＧ膜１５ａ
がマスクとなり、コンタクトホール１６、１７の底面の
径が小さくなってしまう。
【００３８】さらに、図７（ａ）および（ｂ）に示すよ
うに、コンタクトホール１６、１７の側壁に１５ｎｍ程
度の薄い窒化シリコン膜１５ｃを形成すると、コンタク
トホール１６、１７の底面の径は、益々小さくなる。こ
れは、多結晶シリコン膜等の導電性膜をコンタクトホー
ル１６、１７内に埋め込みプラグ１８を形成する前に
は、基板１（ｎ-型半導体領域９ａ）表面の自然酸化膜
等を除去し、プラグ１８と基板１との接続状態を良好に
するため、フッ酸等の洗浄液を用いた洗浄を行う必要が
ある。この際、コンタクトホール１６、１７の側壁の酸
化シリコン膜１５ｂおよびＳＯＧ膜１５ａのエッチング
を防止するため、薄い窒化シリコン膜１５ｃを形成す
る。この窒化シリコン膜１５ｃは、コンタクトホール１
６、１７内を含む酸化シリコン膜１５ｂ上に、ＣＶＤ法
で窒化シリコン膜を１５ｎｍ程度堆積した後、かかる膜
を異方的にエッチングすることによって形成する。
うに、コンタクトホール１６、１７の側壁に１５ｎｍ程
度の薄い窒化シリコン膜１５ｃを形成すると、コンタク
トホール１６、１７の底面の径は、益々小さくなる。こ
れは、多結晶シリコン膜等の導電性膜をコンタクトホー
ル１６、１７内に埋め込みプラグ１８を形成する前に
は、基板１（ｎ-型半導体領域９ａ）表面の自然酸化膜
等を除去し、プラグ１８と基板１との接続状態を良好に
するため、フッ酸等の洗浄液を用いた洗浄を行う必要が
ある。この際、コンタクトホール１６、１７の側壁の酸
化シリコン膜１５ｂおよびＳＯＧ膜１５ａのエッチング
を防止するため、薄い窒化シリコン膜１５ｃを形成す
る。この窒化シリコン膜１５ｃは、コンタクトホール１
６、１７内を含む酸化シリコン膜１５ｂ上に、ＣＶＤ法
で窒化シリコン膜を１５ｎｍ程度堆積した後、かかる膜
を異方的にエッチングすることによって形成する。
【００３９】次いで、図８に示すように、コンタクトホ
ール１６、１７の内部に、リン（Ｐ）などのｎ型不純物
をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積
し、続いてこの多結晶シリコン膜をエッチバック（また
はＣＭＰ法で研磨）して、コンタクトホール１６、１７
の内部にプラグ１８を形成する。
ール１６、１７の内部に、リン（Ｐ）などのｎ型不純物
をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積
し、続いてこの多結晶シリコン膜をエッチバック（また
はＣＭＰ法で研磨）して、コンタクトホール１６、１７
の内部にプラグ１８を形成する。
【００４０】しかしながら、コンタクトホール１６、１
７が非開口の場合はもとより、図５〜図７に示すよう
に、コンタクトホール１６、１７の底面の径が小さい状
態で、多結晶シリコン膜をコンタクトホール１６、１７
内に埋め込むと、接触抵抗が増大し接続不良を生じさせ
る。
７が非開口の場合はもとより、図５〜図７に示すよう
に、コンタクトホール１６、１７の底面の径が小さい状
態で、多結晶シリコン膜をコンタクトホール１６、１７
内に埋め込むと、接触抵抗が増大し接続不良を生じさせ
る。
【００４１】そこで、本発明者らは、以下に示す工程
で、コンタクトホール（プラグ）を形成することとし
た。かかる工程を、図４、図５および図９〜図１３を参
照しながら詳細に説明する。
で、コンタクトホール（プラグ）を形成することとし
た。かかる工程を、図４、図５および図９〜図１３を参
照しながら詳細に説明する。
【００４２】まず、図４に示すように、レジスト膜Ｒの
形成の際、即ち、レジスト膜を基板全面に形成した後、
コンタクトホール１６、１７の形状に対応したマスクパ
ターンを転写する際、開口部間に残存ずるレジスト膜Ｒ
の中心（Ｒｃ）と、ゲート電極Ｇの中心（ＷＬｃ）と
が、ΔＬずれた場合を考える。
形成の際、即ち、レジスト膜を基板全面に形成した後、
コンタクトホール１６、１７の形状に対応したマスクパ
ターンを転写する際、開口部間に残存ずるレジスト膜Ｒ
の中心（Ｒｃ）と、ゲート電極Ｇの中心（ＷＬｃ）と
が、ΔＬずれた場合を考える。
【００４３】前述した通り、このようなレジスト膜Ｒを
マスクに、酸化シリコン膜１５ｂおよびＳＯＧ膜１５ａ
を異方的にエッチングすると、図５（ａ）および（ｂ）
に示すように、これらの膜は、レジスト膜Ｒの端部から
テーパー状にエッチングされ、その裾がゲート電極Ｇ間
（ｎ-型半導体領域９ａ）上に残存してしまう。この際
のエッチングは、ドライエッチングである。
マスクに、酸化シリコン膜１５ｂおよびＳＯＧ膜１５ａ
を異方的にエッチングすると、図５（ａ）および（ｂ）
に示すように、これらの膜は、レジスト膜Ｒの端部から
テーパー状にエッチングされ、その裾がゲート電極Ｇ間
（ｎ-型半導体領域９ａ）上に残存してしまう。この際
のエッチングは、ドライエッチングである。
【００４４】次いで、図９（ａ）および（ｂ）に示すよ
うに、酸化シリコン膜１５ｂおよびＳＯＧ膜１５ａを等
方的にエッチングすることによりコンタクトホール１
６、１７側壁のこれらの膜をエッチングする。このエッ
チングによって、ゲート電極Ｇ間（ｎ-型半導体領域９
ａ）上に残存していた、酸化シリコン膜１５ｂおよびＳ
ＯＧ膜１５ａが除去され、コンタクトホール１６、１７
の底面の面積（窒化シリコン膜１１の露出領域）を確保
することができる。なお、この際のエッチングも、ドラ
イエッチングである。
うに、酸化シリコン膜１５ｂおよびＳＯＧ膜１５ａを等
方的にエッチングすることによりコンタクトホール１
６、１７側壁のこれらの膜をエッチングする。このエッ
チングによって、ゲート電極Ｇ間（ｎ-型半導体領域９
ａ）上に残存していた、酸化シリコン膜１５ｂおよびＳ
ＯＧ膜１５ａが除去され、コンタクトホール１６、１７
の底面の面積（窒化シリコン膜１１の露出領域）を確保
することができる。なお、この際のエッチングも、ドラ
イエッチングである。
【００４５】このように、異方的なエッチングと等方的
なエッチングは、双方ともドライエッチングとする。
なエッチングは、双方ともドライエッチングとする。
【００４６】この異方性や等方性の制御は、例えば、プ
ラズマエッチングにおいて、基板に印加する電位や、基
板上にコリメータを設置する等して、制御することがで
きる。
ラズマエッチングにおいて、基板に印加する電位や、基
板上にコリメータを設置する等して、制御することがで
きる。
【００４７】また、これらのエッチングは、同一チャン
バー（装置）内で行ってもよいし、また別チャンバー
（装置）で行ってもよい。
バー（装置）内で行ってもよいし、また別チャンバー
（装置）で行ってもよい。
【００４８】このように、等方的なエッチングをドライ
エッチングとすることで、酸化シリコン膜１５ｂおよび
ＳＯＧ膜１５ａのエッチング量の制御性を良くすること
ができる。例えば、等方性のエッチングをウエットエッ
チングにより行うことも可能であるが、この場合、エッ
チング量の制御が困難となる。特に、ＳＯＧ膜１５ａ
は、ウエットエッチングでエッチングされやすく、コン
タクトホール１６、１７間を絶縁するＳＯＧ膜１５ａが
エッチングされることで、プラグ（１８）間の短絡が起
こりやすくなる。これに対して、等方性のエッチングを
ドライエッチングで行った場合は、制御性良くエッチン
グを行え、プラグ（１８）間の短絡を低減することがで
きる。
エッチングとすることで、酸化シリコン膜１５ｂおよび
ＳＯＧ膜１５ａのエッチング量の制御性を良くすること
ができる。例えば、等方性のエッチングをウエットエッ
チングにより行うことも可能であるが、この場合、エッ
チング量の制御が困難となる。特に、ＳＯＧ膜１５ａ
は、ウエットエッチングでエッチングされやすく、コン
タクトホール１６、１７間を絶縁するＳＯＧ膜１５ａが
エッチングされることで、プラグ（１８）間の短絡が起
こりやすくなる。これに対して、等方性のエッチングを
ドライエッチングで行った場合は、制御性良くエッチン
グを行え、プラグ（１８）間の短絡を低減することがで
きる。
【００４９】また、異方的なドライエッチングは、例え
ば、Ｃ5Ｆ8、Ａｒ（アルゴン）および酸素（Ｏ2）の混
合気体を用いて行うことができ、また、等方的なドライ
エッチングは、例えば、ＣＦ4および酸素の混合気体を
用いて行うことができる。また、これらのエッチングの
間に、Ａｒおよび酸素を用いたドライエッチングを行っ
てもよい。このエッチングは、コンタクトホール１６、
１７内壁に付着したレジスト残差を除去するために行
う。
ば、Ｃ5Ｆ8、Ａｒ（アルゴン）および酸素（Ｏ2）の混
合気体を用いて行うことができ、また、等方的なドライ
エッチングは、例えば、ＣＦ4および酸素の混合気体を
用いて行うことができる。また、これらのエッチングの
間に、Ａｒおよび酸素を用いたドライエッチングを行っ
てもよい。このエッチングは、コンタクトホール１６、
１７内壁に付着したレジスト残差を除去するために行
う。
【００５０】この後、図１０（ａ）および（ｂ）に示す
ように、前記異方性および等方性のエッチングで露出し
た窒化シリコン膜１１をエッチングする。このエッチン
グは、例えば、ＣＨＦ3、Ａｒおよび酸素を用いたドラ
イエッチングにより行うことができる。
ように、前記異方性および等方性のエッチングで露出し
た窒化シリコン膜１１をエッチングする。このエッチン
グは、例えば、ＣＨＦ3、Ａｒおよび酸素を用いたドラ
イエッチングにより行うことができる。
【００５１】このように、ＳＯＧ膜１５ａや酸化シリコ
ン膜１５ｂのエッチングは、窒化シリコンに比べてエッ
チング速度が大きくなるような条件で行い、窒化シリコ
ン膜１１が完全には除去されないようにする。また、窒
化シリコン膜１１のエッチングは、シリコン（基板）や
酸化シリコンに比べて窒化シリコンのエッチング速度が
大きくなるような条件で行い、基板１やゲート絶縁膜６
等の酸化膜が深く削れないようにする。これにより、微
細な径を有するコンタクトホール１６、１７がゲート電
極Ｇに対して自己整合（セルフアライン）で形成され
る。
ン膜１５ｂのエッチングは、窒化シリコンに比べてエッ
チング速度が大きくなるような条件で行い、窒化シリコ
ン膜１１が完全には除去されないようにする。また、窒
化シリコン膜１１のエッチングは、シリコン（基板）や
酸化シリコンに比べて窒化シリコンのエッチング速度が
大きくなるような条件で行い、基板１やゲート絶縁膜６
等の酸化膜が深く削れないようにする。これにより、微
細な径を有するコンタクトホール１６、１７がゲート電
極Ｇに対して自己整合（セルフアライン）で形成され
る。
【００５２】なお、本実施の形態によれば、マスクずれ
によって、コンタクトホール１６、１７側壁に、酸化シ
リコン膜１５ｂおよびＳＯＧ膜１５ａが残存していて
も、その後、等方的にエッチングすることによりこれら
の膜を除去することができ、窒化シリコン膜１１の露出
領域を確保することができる。従って、露出した窒化シ
リコン膜１１をエッチングすることによりコンタクトホ
ール１６、１７の底面積を確保することができる。
によって、コンタクトホール１６、１７側壁に、酸化シ
リコン膜１５ｂおよびＳＯＧ膜１５ａが残存していて
も、その後、等方的にエッチングすることによりこれら
の膜を除去することができ、窒化シリコン膜１１の露出
領域を確保することができる。従って、露出した窒化シ
リコン膜１１をエッチングすることによりコンタクトホ
ール１６、１７の底面積を確保することができる。
【００５３】特に、メモリセルの微細化により、ゲート
電極Ｇの幅や間隔が、ほぼフォトリソグラフィの解像限
界で決まる最小寸法（例えば２００ｎｍ程度）となりつ
つあり、また、マスクずれをこの解像限界幅の１／４
（例えば５０ｎｍ程度）以下とすることは困難であるた
め、微細化されたメモリセルに本実施の形態を適用して
効果的である。
電極Ｇの幅や間隔が、ほぼフォトリソグラフィの解像限
界で決まる最小寸法（例えば２００ｎｍ程度）となりつ
つあり、また、マスクずれをこの解像限界幅の１／４
（例えば５０ｎｍ程度）以下とすることは困難であるた
め、微細化されたメモリセルに本実施の形態を適用して
効果的である。
【００５４】次いで、図１１（ａ）および（ｂ）に示す
ように、例えば、ＣＦ4および酸素を用いたエッチング
により、窒化シリコン膜１１の底部の薄い酸化膜（例え
ば、ゲート絶縁膜６）を除去する。
ように、例えば、ＣＦ4および酸素を用いたエッチング
により、窒化シリコン膜１１の底部の薄い酸化膜（例え
ば、ゲート絶縁膜６）を除去する。
【００５５】さらに、レジスト膜Ｒを酸素を用いてアッ
シング（灰化）した後、コンタクトホール１６、１７内
を含む酸化シリコン膜１５ｂ上に、ＣＶＤ法で窒化シリ
コン膜を１５ｎｍ程度堆積した後、かかる膜を異方的に
エッチングすることによって、コンタクトホール１６、
１７の側壁に薄い窒化シリコン膜１５ｃを形成する。
シング（灰化）した後、コンタクトホール１６、１７内
を含む酸化シリコン膜１５ｂ上に、ＣＶＤ法で窒化シリ
コン膜を１５ｎｍ程度堆積した後、かかる膜を異方的に
エッチングすることによって、コンタクトホール１６、
１７の側壁に薄い窒化シリコン膜１５ｃを形成する。
【００５６】次いで、露出した基板１（ｎ-型半導体領
域９ａ）の表面の自然酸化膜等を除去するため、例えば
フッ酸系の洗浄液を用いて洗浄を行う。なお、前記窒化
シリコン膜１５ｃは、この洗浄の際、コンタクトホール
１６、１７側壁の酸化シリコン膜１５ｂおよびＳＯＧ膜
１５ａのエッチングを防止するために形成される。
域９ａ）の表面の自然酸化膜等を除去するため、例えば
フッ酸系の洗浄液を用いて洗浄を行う。なお、前記窒化
シリコン膜１５ｃは、この洗浄の際、コンタクトホール
１６、１７側壁の酸化シリコン膜１５ｂおよびＳＯＧ膜
１５ａのエッチングを防止するために形成される。
【００５７】次いで、図１２（ａ）および（ｂ）に示す
ように、コンタクトホール１６、１７の内部に、リン
（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリ
コン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン
膜をエッチバック（またはＣＭＰ法で研磨）して、コン
タクトホール１６、１７の内部にプラグ１８を形成す
る。
ように、コンタクトホール１６、１７の内部に、リン
（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリ
コン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン
膜をエッチバック（またはＣＭＰ法で研磨）して、コン
タクトホール１６、１７の内部にプラグ１８を形成す
る。
【００５８】ここで、本実施の形態によれば、コンタク
トホール１６、１７の底面積を確保することができるの
で、コンタクトホール１６、１７内に埋め込まれるプラ
グ１８と基板１（ｎ-型半導体領域９ａ）との接触面積
を確保することができる。また、コンタクトホール１
６、１７の側壁に薄い窒化シリコン膜１５ｃを形成して
も、接触面積を確保することができる。
トホール１６、１７の底面積を確保することができるの
で、コンタクトホール１６、１７内に埋め込まれるプラ
グ１８と基板１（ｎ-型半導体領域９ａ）との接触面積
を確保することができる。また、コンタクトホール１
６、１７の側壁に薄い窒化シリコン膜１５ｃを形成して
も、接触面積を確保することができる。
【００５９】なお、図１３に示すように、多結晶シリコ
ン膜（プラグ１８）中のｎ型不純物を基板中に拡散させ
ることにより基板１中にｎ+型半導体領域９ｂを形成し
てもよい。また、このｎ+型半導体領域９ｂは、コンタ
クトホール１６、１７を介して基板中にｎ型不純物をイ
オン打ち込みすることにより形成することもできる。
ン膜（プラグ１８）中のｎ型不純物を基板中に拡散させ
ることにより基板１中にｎ+型半導体領域９ｂを形成し
てもよい。また、このｎ+型半導体領域９ｂは、コンタ
クトホール１６、１７を介して基板中にｎ型不純物をイ
オン打ち込みすることにより形成することもできる。
【００６０】この後、コンタクトホール１６内に形成さ
れたプラグ１８と電気的に接続されるビット線ＢＬが形
成され、また、コンタクトホール１７内に形成されたプ
ラグ１８と電気的に接続される情報蓄積用容量素子Ｃが
形成される。以下、これらの形成工程の一例について、
図１４および図１５を参照しながら説明する。
れたプラグ１８と電気的に接続されるビット線ＢＬが形
成され、また、コンタクトホール１７内に形成されたプ
ラグ１８と電気的に接続される情報蓄積用容量素子Ｃが
形成される。以下、これらの形成工程の一例について、
図１４および図１５を参照しながら説明する。
【００６１】図１４に示すように、酸化シリコン膜１５
ｂの上部にＣＶＤ法で酸化シリコン膜１９を堆積した
後、酸化シリコン膜をドライエッチングすることによ
り、コンタクトホール１６中のプラグ１８の上部に、ス
ルーホール２０を形成する。
ｂの上部にＣＶＤ法で酸化シリコン膜１９を堆積した
後、酸化シリコン膜をドライエッチングすることによ
り、コンタクトホール１６中のプラグ１８の上部に、ス
ルーホール２０を形成する。
【００６２】次に、スルーホール２０の内部を含む酸化
シリコン膜１９の上部にＣＶＤ法で薄いＴｉＮ（窒化チ
タン）膜を堆積し、さらに、Ｗ膜を堆積した後、酸化シ
リコン膜１９の上部のＷ膜およびＴｉＮ膜をＣＭＰ法で
研磨し、これらの膜をスルーホール２０の内部のみに残
すことによって、プラグ２３を形成する。
シリコン膜１９の上部にＣＶＤ法で薄いＴｉＮ（窒化チ
タン）膜を堆積し、さらに、Ｗ膜を堆積した後、酸化シ
リコン膜１９の上部のＷ膜およびＴｉＮ膜をＣＭＰ法で
研磨し、これらの膜をスルーホール２０の内部のみに残
すことによって、プラグ２３を形成する。
【００６３】次に、酸化シリコン膜１９およびプラグ２
３の上部にスパッタリング法でＷ膜を堆積した後、レジ
スト膜をマスクにしてこのＷ膜をドライエッチングする
ことによって、ビット線ＢＬをする。なお、図１４は、
図１６のＡ−Ａ断面に対応し、ビット線ＢＬおよびプラ
グ２３は、図１６に示すようにＡ−Ａ断面には表れない
が、図１４においては、プラグ１８とビット線ＢＬとの
関係を明確にするため、ビット線ＢＬ等を記載してあ
る。
３の上部にスパッタリング法でＷ膜を堆積した後、レジ
スト膜をマスクにしてこのＷ膜をドライエッチングする
ことによって、ビット線ＢＬをする。なお、図１４は、
図１６のＡ−Ａ断面に対応し、ビット線ＢＬおよびプラ
グ２３は、図１６に示すようにＡ−Ａ断面には表れない
が、図１４においては、プラグ１８とビット線ＢＬとの
関係を明確にするため、ビット線ＢＬ等を記載してあ
る。
【００６４】次に、酸化シリコン膜１９およびビット線
ＢＬの上部に例えば、ＣＶＤ法で酸化シリコン膜４０を
形成する。次いで、酸化シリコン膜４０およびその下層
の酸化シリコン膜１９をドライエッチングすることによ
って、コンタクトホール１７内のプラグ１８の上部にス
ルーホール４３を形成する。
ＢＬの上部に例えば、ＣＶＤ法で酸化シリコン膜４０を
形成する。次いで、酸化シリコン膜４０およびその下層
の酸化シリコン膜１９をドライエッチングすることによ
って、コンタクトホール１７内のプラグ１８の上部にス
ルーホール４３を形成する。
【００６５】次に、スルーホール４３の内部にプラグ４
４を形成する。このプラグ４４は、スルーホール４３の
内部を含む酸化シリコン膜４０の上部にｎ型不純物（例
えば、リン）をドープした低抵抗多結晶シリコン膜をＣ
ＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法
で研磨してスルーホール４３の内部のみに残すことによ
って形成する。
４を形成する。このプラグ４４は、スルーホール４３の
内部を含む酸化シリコン膜４０の上部にｎ型不純物（例
えば、リン）をドープした低抵抗多結晶シリコン膜をＣ
ＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法
で研磨してスルーホール４３の内部のみに残すことによ
って形成する。
【００６６】この後、図１５に示すように、酸化シリコ
ン膜４０およびプラグ４４の上部にＣＶＤ法で窒化シリ
コン膜４５を堆積し、続いて窒化シリコン膜４５の上部
にＣＶＤ法で厚い酸化シリコン膜４６を堆積する。
ン膜４０およびプラグ４４の上部にＣＶＤ法で窒化シリ
コン膜４５を堆積し、続いて窒化シリコン膜４５の上部
にＣＶＤ法で厚い酸化シリコン膜４６を堆積する。
【００６７】次に、酸化シリコン膜４６の上部に、ハー
ドマスク（図示せず）を形成し、このハードマスクをマ
スクにプラグ４４上の酸化シリコン膜４６をドライエッ
チングした後、露出した窒化シリコン膜４５をドライエ
ッチングすることにより、深い孔（凹部、溝）４７を形
成する。この窒化シリコン膜４５は、エッチングストッ
パの役割を果たす。
ドマスク（図示せず）を形成し、このハードマスクをマ
スクにプラグ４４上の酸化シリコン膜４６をドライエッ
チングした後、露出した窒化シリコン膜４５をドライエ
ッチングすることにより、深い孔（凹部、溝）４７を形
成する。この窒化シリコン膜４５は、エッチングストッ
パの役割を果たす。
【００６８】次いで、酸化シリコン膜４６の上部に残っ
たハードマスク（図示せず）を除去し、酸化シリコン膜
４６の上部および孔４７の内部に、ｎ型不純物（リン）
をドープしたアモルファスシリコン膜をＣＶＤ法で堆積
した後、酸化シリコン膜４６の上部のアモルファスシリ
コン膜をエッチバックすることにより、孔４７の内壁に
沿ってアモルファスシリコン膜を残す。次に、アモルフ
ァスシリコン膜の表面にモノシラン（ＳｉＨ4）を供給
し、熱処理を施すことにより、アモルファスシリコン膜
を多結晶化すると共に、その表面にシリコン粒を成長さ
せる。これにより、表面が粗面化された下部電極４８が
孔４７の内壁に沿って形成される。
たハードマスク（図示せず）を除去し、酸化シリコン膜
４６の上部および孔４７の内部に、ｎ型不純物（リン）
をドープしたアモルファスシリコン膜をＣＶＤ法で堆積
した後、酸化シリコン膜４６の上部のアモルファスシリ
コン膜をエッチバックすることにより、孔４７の内壁に
沿ってアモルファスシリコン膜を残す。次に、アモルフ
ァスシリコン膜の表面にモノシラン（ＳｉＨ4）を供給
し、熱処理を施すことにより、アモルファスシリコン膜
を多結晶化すると共に、その表面にシリコン粒を成長さ
せる。これにより、表面が粗面化された下部電極４８が
孔４７の内壁に沿って形成される。
【００６９】次に、下部電極４８が形成された孔４７の
内部および酸化シリコン膜４６上に酸化タンタル膜をＣ
ＶＤ法により堆積し、熱処理を施す。
内部および酸化シリコン膜４６上に酸化タンタル膜をＣ
ＶＤ法により堆積し、熱処理を施す。
【００７０】次いで、酸化タンタル膜の上部に、例えば
ＣＶＤ法によりＴｉＮ膜を堆積した後、ＴｉＮ膜と酸化
タンタル膜とをドライエッチングすることにより、Ｔｉ
Ｎ膜からなる上部電極５０、酸化タンタル膜からなる容
量絶縁膜４９を形成する。
ＣＶＤ法によりＴｉＮ膜を堆積した後、ＴｉＮ膜と酸化
タンタル膜とをドライエッチングすることにより、Ｔｉ
Ｎ膜からなる上部電極５０、酸化タンタル膜からなる容
量絶縁膜４９を形成する。
【００７１】ここまでの工程により、情報転送用ＭＩＳ
ＦＥＴＱｔとこれに直列に接続された情報蓄積用容量素
子Ｃとで構成されるＤＲＡＭのメモリセルが略完成す
る。図１６は、情報蓄積用容量素子Ｃ形成後の基板の要
部平面図である。なお、図１６に記載の各部位において
は、図４を参照しながら説明したずれ量ΔＬは考慮され
ていない。
ＦＥＴＱｔとこれに直列に接続された情報蓄積用容量素
子Ｃとで構成されるＤＲＡＭのメモリセルが略完成す
る。図１６は、情報蓄積用容量素子Ｃ形成後の基板の要
部平面図である。なお、図１６に記載の各部位において
は、図４を参照しながら説明したずれ量ΔＬは考慮され
ていない。
【００７２】この後、情報蓄積用容量素子Ｃの上部に
は、酸化シリコン膜５１が堆積され、その後、２層程度
の配線が形成されるが、これらの図示は省略する。
は、酸化シリコン膜５１が堆積され、その後、２層程度
の配線が形成されるが、これらの図示は省略する。
【００７３】（実施の形態２）以下、本発明の実施の形
態を図面に基づいて詳細に説明する。なお、情報転送用
ＭＩＳＦＥＴＱｔ上部の窒化シリコン膜１１、ＳＯＧ膜
１５ａおよび酸化シリコン膜１５ｂの形成工程までは、
図１〜図３を参照しながら説明した実施の形態１と同様
であるためその説明を省略する。
態を図面に基づいて詳細に説明する。なお、情報転送用
ＭＩＳＦＥＴＱｔ上部の窒化シリコン膜１１、ＳＯＧ膜
１５ａおよび酸化シリコン膜１５ｂの形成工程までは、
図１〜図３を参照しながら説明した実施の形態１と同様
であるためその説明を省略する。
【００７４】次いで、酸化シリコン膜１５ｂ上にレジス
ト膜Ｒを形成するのであるが、図４を参照しながら説明
したように、このレジスト膜Ｒが、フォトリソグラフィ
ー時のマスクずれによりその形成位置がΔＬだけずれた
場合を考える。
ト膜Ｒを形成するのであるが、図４を参照しながら説明
したように、このレジスト膜Ｒが、フォトリソグラフィ
ー時のマスクずれによりその形成位置がΔＬだけずれた
場合を考える。
【００７５】次いで、このレジスト膜Ｒの表面を、１０
〜２０ｎｍ程度、酸素を用いたアッシング（灰化）処理
により除去する。その結果、図１７に示すように、レジ
スト膜Ｒで覆われている領域は、小さくなり、レジスト
膜Ｒの開口部の面積が大きくなる。
〜２０ｎｍ程度、酸素を用いたアッシング（灰化）処理
により除去する。その結果、図１７に示すように、レジ
スト膜Ｒで覆われている領域は、小さくなり、レジスト
膜Ｒの開口部の面積が大きくなる。
【００７６】次いで、図１８に示すように、レジスト膜
Ｒをマスクに、酸化シリコン膜１５ｂおよびＳＯＧ膜１
５ａを異方的にエッチングする。このエッチングは、例
えば、Ｃ5Ｆ8、Ａｒおよび酸素を用いたドライエッチン
グにより行うことができる。
Ｒをマスクに、酸化シリコン膜１５ｂおよびＳＯＧ膜１
５ａを異方的にエッチングする。このエッチングは、例
えば、Ｃ5Ｆ8、Ａｒおよび酸素を用いたドライエッチン
グにより行うことができる。
【００７７】この際、これらの膜は、レジスト膜Ｒの端
部からテーパー状にエッチングされるが、前述のアッシ
ング処理によりレジスト膜Ｒの端部が後退しているた
め、その裾の部分は、ゲート電極Ｇ間（ｎ-型半導体領
域９ａ）上に残存しない。従って、コンタクトホール１
６、１７の底面の面積（窒化シリコン膜１１の露出領
域）を確保することができる。
部からテーパー状にエッチングされるが、前述のアッシ
ング処理によりレジスト膜Ｒの端部が後退しているた
め、その裾の部分は、ゲート電極Ｇ間（ｎ-型半導体領
域９ａ）上に残存しない。従って、コンタクトホール１
６、１７の底面の面積（窒化シリコン膜１１の露出領
域）を確保することができる。
【００７８】次いで、図１９に示すように、露出した窒
化シリコン膜１１をエッチングする。このエッチング
は、例えば、ＣＨＦ3、Ａｒおよび酸素を用いたドライ
エッチングにより行うことができる。なお、窒化シリコ
ン膜１１のエッチングの前に、コンタクトホール１６、
１７内壁に付着したレジスト残差を除去するため、Ａｒ
および酸素を用いたドライエッチングを行ってもよい。
化シリコン膜１１をエッチングする。このエッチング
は、例えば、ＣＨＦ3、Ａｒおよび酸素を用いたドライ
エッチングにより行うことができる。なお、窒化シリコ
ン膜１１のエッチングの前に、コンタクトホール１６、
１７内壁に付着したレジスト残差を除去するため、Ａｒ
および酸素を用いたドライエッチングを行ってもよい。
【００７９】次いで、実施の形態１と同様に、窒化シリ
コン膜１１の底部の薄い酸化膜を除去し、レジスト膜Ｒ
をアッシング（灰化）した後、窒化シリコン膜１５ｃ、
プラグ１８を形成する（図１１〜図１３参照）。さら
に、図１４および図１５を参照しながら説明した実施の
形態１と同様に、ビット線ＢＬや情報蓄積用容量素子Ｃ
等を形成する。
コン膜１１の底部の薄い酸化膜を除去し、レジスト膜Ｒ
をアッシング（灰化）した後、窒化シリコン膜１５ｃ、
プラグ１８を形成する（図１１〜図１３参照）。さら
に、図１４および図１５を参照しながら説明した実施の
形態１と同様に、ビット線ＢＬや情報蓄積用容量素子Ｃ
等を形成する。
【００８０】このように、本実施の形態によれば、レジ
スト膜Ｒの表面を除去したので、レジスト膜Ｒの形成時
にマスクずれが生じても、かかる膜をマスクとしたコン
タクトホール１６、１７の形成時に、その底面積を確保
することができ、コンタクトホール１６、１７内に埋め
込まれるプラグ１８と基板１との接触面積を確保するこ
とができる。
スト膜Ｒの表面を除去したので、レジスト膜Ｒの形成時
にマスクずれが生じても、かかる膜をマスクとしたコン
タクトホール１６、１７の形成時に、その底面積を確保
することができ、コンタクトホール１６、１７内に埋め
込まれるプラグ１８と基板１との接触面積を確保するこ
とができる。
【００８１】特に、メモリセルの微細化のため、ゲート
電極Ｇの幅や間隔が、ほぼフォトリソグラフィの解像限
界で決まる最小寸法となるような場合には、本実施の形
態を適用して効果的である。
電極Ｇの幅や間隔が、ほぼフォトリソグラフィの解像限
界で決まる最小寸法となるような場合には、本実施の形
態を適用して効果的である。
【００８２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００８３】特に、本実施の形態においては、ＤＲＡＭ
を例として説明したが、この他、微細な径のコンタクト
ホールを有する半導体集積回路装置に広く適用可能であ
る。
を例として説明したが、この他、微細な径のコンタクト
ホールを有する半導体集積回路装置に広く適用可能であ
る。
【００８４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００８５】（１）ＭＩＳＦＥＴ上に第１絶縁膜および
第２絶縁膜の積層膜を形成し、第２絶縁膜上であって、
情報転送用ＭＩＳＦＥＴのソース、ドレイン領域上に開
口を有するマスク膜をマスクに、第２絶縁膜を異方的に
エッチングした後、等方的にエッチングすることにより
ソース、ドレイン領域の第１絶縁膜の表面を露出させ、
この露出した第１絶縁膜をエッチングすることにより、
ソース、ドレイン領域上に孔を形成したので、マスク膜
の合わせずれ量のマージンを確保することができる。ま
た、この孔内に形成される接続部とＭＩＳＦＥＴのソー
ス、ドレインとの接続不良を低減させることができる。
第２絶縁膜の積層膜を形成し、第２絶縁膜上であって、
情報転送用ＭＩＳＦＥＴのソース、ドレイン領域上に開
口を有するマスク膜をマスクに、第２絶縁膜を異方的に
エッチングした後、等方的にエッチングすることにより
ソース、ドレイン領域の第１絶縁膜の表面を露出させ、
この露出した第１絶縁膜をエッチングすることにより、
ソース、ドレイン領域上に孔を形成したので、マスク膜
の合わせずれ量のマージンを確保することができる。ま
た、この孔内に形成される接続部とＭＩＳＦＥＴのソー
ス、ドレインとの接続不良を低減させることができる。
【００８６】また、半導体集積回路装置の特性の向上を
図ることができ、歩留まりの向上を図ることができる。
図ることができ、歩留まりの向上を図ることができる。
【００８７】（２）また、ＭＩＳＦＥＴ上の絶縁膜上に
形成され、ＭＩＳＦＥＴのソース、ドレイン領域上に開
口を有するマスク膜を形成し、このマスク膜の表面をア
ッシング（灰化）した後、このマスク膜をマスクに、絶
縁膜をエッチングすることによりソース、ドレイン領域
上に孔を形成したので、マスク膜の合わせずれ量のマー
ジンを確保することができる。また、この孔内に形成さ
れる接続部とＭＩＳＦＥＴのソース、ドレインとの接続
不良を低減させることができる。
形成され、ＭＩＳＦＥＴのソース、ドレイン領域上に開
口を有するマスク膜を形成し、このマスク膜の表面をア
ッシング（灰化）した後、このマスク膜をマスクに、絶
縁膜をエッチングすることによりソース、ドレイン領域
上に孔を形成したので、マスク膜の合わせずれ量のマー
ジンを確保することができる。また、この孔内に形成さ
れる接続部とＭＩＳＦＥＴのソース、ドレインとの接続
不良を低減させることができる。
【００８８】また、半導体集積回路装置の特性の向上を
図ることができ、歩留まりの向上を図ることができる。
図ることができ、歩留まりの向上を図ることができる。
【図１】本発明の実施の形態１である半導体集積回路装
置（ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
置（ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
【図２】本発明の実施の形態１である半導体集積回路装
置（ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
置（ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
【図３】本発明の実施の形態１である半導体集積回路装
置（ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
置（ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
【図４】本発明の実施の形態１である半導体集積回路装
置（ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
置（ＤＲＡＭ）の製造方法を示す基板の要部断面図であ
る。
【図５】（ａ）および（ｂ）は、本発明の実施の形態１
である半導体集積回路装置（ＤＲＡＭ）の製造方法を示
す基板の要部断面図である。
である半導体集積回路装置（ＤＲＡＭ）の製造方法を示
す基板の要部断面図である。
【図６】（ａ）および（ｂ）は、本発明の実施の形態１
の効果を説明するための半導体集積回路装置（ＤＲＡ
Ｍ）の製造方法を示す基板の要部断面図である。
の効果を説明するための半導体集積回路装置（ＤＲＡ
Ｍ）の製造方法を示す基板の要部断面図である。
【図７】（ａ）および（ｂ）は、本発明の実施の形態１
の効果を説明するための半導体集積回路装置（ＤＲＡ
Ｍ）の製造方法を示す基板の要部断面図である。
の効果を説明するための半導体集積回路装置（ＤＲＡ
Ｍ）の製造方法を示す基板の要部断面図である。
【図８】（ａ）および（ｂ）は、本発明の実施の形態１
の効果を説明するための半導体集積回路装置（ＤＲＡ
Ｍ）の製造方法を示す基板の要部断面図である。
の効果を説明するための半導体集積回路装置（ＤＲＡ
Ｍ）の製造方法を示す基板の要部断面図である。
【図９】（ａ）および（ｂ）は、本発明の実施の形態１
である半導体集積回路装置（ＤＲＡＭ）の製造方法を示
す基板の要部断面図である。
である半導体集積回路装置（ＤＲＡＭ）の製造方法を示
す基板の要部断面図である。
【図１０】（ａ）および（ｂ）は、本発明の実施の形態
１である半導体集積回路装置（ＤＲＡＭ）の製造方法を
示す基板の要部断面図である。
１である半導体集積回路装置（ＤＲＡＭ）の製造方法を
示す基板の要部断面図である。
【図１１】（ａ）および（ｂ）は、本発明の実施の形態
１である半導体集積回路装置（ＤＲＡＭ）の製造方法を
示す基板の要部断面図である。
１である半導体集積回路装置（ＤＲＡＭ）の製造方法を
示す基板の要部断面図である。
【図１２】（ａ）および（ｂ）は、本発明の実施の形態
１である半導体集積回路装置（ＤＲＡＭ）の製造方法を
示す基板の要部断面図である。
１である半導体集積回路装置（ＤＲＡＭ）の製造方法を
示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路
装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図で
ある。
装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図で
ある。
【図１４】本発明の実施の形態１である半導体集積回路
装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図で
ある。
装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図で
ある。
【図１５】本発明の実施の形態１である半導体集積回路
装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図で
ある。
装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図で
ある。
【図１６】本発明の実施の形態１である半導体集積回路
装置（ＤＲＡＭ）の製造方法を示す基板の要部平面図で
ある。
装置（ＤＲＡＭ）の製造方法を示す基板の要部平面図で
ある。
【図１７】本発明の実施の形態２である半導体集積回路
装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図で
ある。
装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図で
ある。
【図１８】本発明の実施の形態２である半導体集積回路
装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図で
ある。
装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図で
ある。
【図１９】本発明の実施の形態２である半導体集積回路
装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図で
ある。
装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図で
ある。
【図２０】本発明の課題を説明するための半導体集積回
路装置（ＤＲＡＭ）を示す基板の要部断面図である。
路装置（ＤＲＡＭ）を示す基板の要部断面図である。
【図２１】本発明の課題を説明するための半導体集積回
路装置（ＤＲＡＭ）を示す基板の要部断面図である。
路装置（ＤＲＡＭ）を示す基板の要部断面図である。
１ 基板（半導体基板）
２ 素子分離
３ ｐ型ウエル
５ 酸化シリコン膜
６ ゲート絶縁膜
７ａ 多結晶シリコン膜
７ｃ Ｗ膜
８ 窒化シリコン膜
９ａ ｎ-型半導体領域
９ｂ ｎ+型半導体領域
１１ 窒化シリコン膜
１５ａ ＳＯＧ膜
１５ｂ 酸化シリコン膜
１５ｃ 窒化シリコン膜
１６ コンタクトホール
１７ コンタクトホール
１８ プラグ
１９ 酸化シリコン膜
２０ スルーホール
２３ プラグ
４０ 酸化シリコン膜
４３ スルーホール
４４ プラグ
４５ 窒化シリコン膜
４６ 酸化シリコン膜
４７ 孔
４８ 下部電極
４９ 容量絶縁膜
５０ 上部電極
５１ 酸化シリコン膜
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
Ｇ ゲート電極
Ｑｔ 情報転送用ＭＩＳＦＥＴ
Ｒ レジスト膜
ＷＬ ワード線
ΔＬ ずれ量
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 AA01 BB01 BB40 CC01 DD04
DD08 DD16 DD19 DD43 DD65
EE12 EE17 FF18 GG16
5F004 BD01 CA01 DA00 DA16 DA23
DA26 DB03 DB07 DB26 EA23
EA29 EB01 EB03
5F033 HH04 HH19 HH33 HH34 JJ04
KK03 MM08 MM13 PP06 QQ09
QQ10 QQ16 QQ22 QQ31 QQ37
QQ48 RR04 RR06 RR09 SS04
SS15 SS22
5F083 AD31 AD48 AD49 AD62 GA27
JA06 JA39 JA40 MA03 MA06
MA17 MA20 NA01 PR03 PR10
PR23 PR28 PR29 PR40
Claims (5)
- 【請求項１】 情報転送用ＭＩＳＦＥＴと容量素子から
成るメモリセルを有する半導体集積回路装置の製造方法
であって、 （ａ）前記情報転送用ＭＩＳＦＥＴを形成する工程と、 （ｂ）前記情報転送用ＭＩＳＦＥＴ上に第１絶縁膜を形
成する工程と、 （ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程
と、 （ｄ）前記第２絶縁膜上であって、前記情報転送用ＭＩ
ＳＦＥＴのソース、ドレイン領域上に開口を有するマス
ク膜を形成する工程と、 （ｅ）前記マスク膜をマスクに、前記第２絶縁膜を異方
的にエッチングした後、等方的にエッチングすることに
より前記ソース、ドレイン領域上の第１絶縁膜の表面を
露出させる工程と、 （ｆ）前記露出した第１絶縁膜をエッチングすることに
より、前記ソース、ドレイン領域上に孔を形成する工程
と、を、有することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項２】 情報転送用ＭＩＳＦＥＴと容量素子から
成るメモリセルを有する半導体集積回路装置の製造方法
であって、 （ａ）前記情報転送用ＭＩＳＦＥＴを形成する工程と、 （ｂ）前記情報転送用ＭＩＳＦＥＴ上に第１絶縁膜を形
成する工程と、 （ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程
と、 （ｄ）前記第２絶縁膜上であって、前記情報転送用ＭＩ
ＳＦＥＴのソース、ドレイン領域上に開口を有するマス
ク膜を形成する工程と、 （ｅ）前記マスク膜をマスクに、前記第２絶縁膜を異方
的にドライエッチングした後、等方的にドライエッチン
グすることにより前記ソース、ドレイン領域上の第１絶
縁膜の表面を露出させる工程と、 （ｆ）前記露出した第１絶縁膜をエッチングすることに
より、前記ソース、ドレイン領域上に孔を形成する工程
と、を、有することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項３】 前記第１絶縁膜は、窒化シリコン膜、前
記第２絶縁膜は、酸化シリコン膜であることを特徴とす
る請求項１または２記載の半導体集積回路装置の製造方
法。 - 【請求項４】 前記半導体集積回路装置の製造方法は、
さらに、 （ｇ）前記孔中に導電性膜を埋め込むことにより形成さ
れる接続部であって、前記情報転送用ＭＩＳＦＥＴと前
記容量素子とを電気的に接続する接続部を形成する工程
を有することを特徴とする請求項１または２記載の半導
体集積回路装置の製造方法。 - 【請求項５】 情報転送用ＭＩＳＦＥＴと容量素子から
成るメモリセルを有する半導体集積回路装置の製造方法
であって、 （ａ）前記情報転送用ＭＩＳＦＥＴを形成する工程と、 （ｂ）前記情報転送用ＭＩＳＦＥＴ上に第１絶縁膜を形
成する工程と、 （ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程
と、 （ｄ）前記第２絶縁膜上であって、前記情報転送用ＭＩ
ＳＦＥＴのソース、ドレイン領域上に開口を有するマス
ク膜を形成する工程と、 （ｅ）前記マスク膜の表面をアッシング（灰化）する工
程と、 （ｆ）前記（ｅ）工程の後、前記マスク膜をマスクに、
前記第１絶縁膜および第２絶縁膜をエッチングすること
により前記ソース、ドレイン領域上に孔を形成する工程
と、を、有することを特徴とする半導体集積回路装置の
製造方法。
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| JP2007149773A (ja) * | 2005-11-24 | 2007-06-14 | Mitsumi Electric Co Ltd | 半導体装置の製造方法 |
| JP2023087695A (ja) * | 2021-12-14 | 2023-06-26 | ▲ゆ▼創科技股▲ふん▼有限公司 | ソース／ドレイン及びコンタクト開口の制御された寸法を有する小型化されたトランジスタ構造及び関連する製造方法 |
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