JPH03147364A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03147364A JPH03147364A JP1286822A JP28682289A JPH03147364A JP H03147364 A JPH03147364 A JP H03147364A JP 1286822 A JP1286822 A JP 1286822A JP 28682289 A JP28682289 A JP 28682289A JP H03147364 A JPH03147364 A JP H03147364A
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明（友 高密度な半導体装置の製造方法に関するも
のであも 従来の技術 従来 ゲート電極を形成した後にポリシリコンを用いた
電荷蓄積電極を形成するスタック型と呼ばれるＤＲＡＭ
の一例を第４図に示す。第４図において、シリコン基板
１上に素子分離酸化膜２を形成した後、素子形成領域に
ゲート酸化膜３、ソース・ドレイン領域４、ゲート電極
５からなるＭＯＳトランジスタを形成し その上に第１
層間絶縁膜６、及びビットライン７をこの順に形成した
後、第２層間絶縁膜８、電荷蓄積電極９、容量絶縁膜１
０、対向電極１１を形成する。さらに第３層間絶縁膜１
２を形成した後、コンタクト３８〜４１を形成し アル
ミ配線１３を形成すも この場合、周辺回路部３０のア
ルミコンタクトのうち対対向電極１１、対ビツトライン
７を除いた対シリコン基板１１ 対ゲート電極５のコ
ンタクト力（第１層間絶縁膜６、第２層間絶縁膜８、第
３層間絶縁膜１２の三層を貫く非常に深いコンタクトと
なっていｔも 発明が解決しようとする課題 しかし このように非常に深いコンタクトホーを持つ構
成ではホール径の小さい場合、アルミの被覆性が不十分
でコンタクト特性が不安定になるという問題点を引き起
こしてい九 本発明は上述の問題点に鑑みて案出されたもので、スタ
ック型ＤＲＡＭにおいて、極微細アルミコンタクトを安
定して高歩留まりに形成できる半導体装置の製造方法を
提供することを目的とすム課題を解決するための手段 本発明（よ 上述の課題を解決するために ゲ、−ト電
極及びビットラインをこの順に形成した後、電荷蓄積電
極 容量絶縁膜 対向電極を形成する構成をとるスタッ
ク型ＤＲＡＭにおいて、前記対向電極形成後、この対向
電極部をエツチングマスクで覆い非メモリセル部におけ
るビットライン層と電荷蓄積電極層との間の絶縁膜をエ
ツチング除去し その後前記対向電極層と次の配線層と
の間の絶縁膜及びアルミコンタクトを形成するものであ
ム 作用 本発明（友 上述の構成によって、深いアルミコンタク
トが存在する周辺回路部の層間絶縁膜を一部取り除いて
薄くすることができも その結果アルミコンタクトを浅
くすることができアルミの被覆性が改善されコンタクト
の信頼性を安定化できる。
のであも 従来の技術 従来 ゲート電極を形成した後にポリシリコンを用いた
電荷蓄積電極を形成するスタック型と呼ばれるＤＲＡＭ
の一例を第４図に示す。第４図において、シリコン基板
１上に素子分離酸化膜２を形成した後、素子形成領域に
ゲート酸化膜３、ソース・ドレイン領域４、ゲート電極
５からなるＭＯＳトランジスタを形成し その上に第１
層間絶縁膜６、及びビットライン７をこの順に形成した
後、第２層間絶縁膜８、電荷蓄積電極９、容量絶縁膜１
０、対向電極１１を形成する。さらに第３層間絶縁膜１
２を形成した後、コンタクト３８〜４１を形成し アル
ミ配線１３を形成すも この場合、周辺回路部３０のア
ルミコンタクトのうち対対向電極１１、対ビツトライン
７を除いた対シリコン基板１１ 対ゲート電極５のコ
ンタクト力（第１層間絶縁膜６、第２層間絶縁膜８、第
３層間絶縁膜１２の三層を貫く非常に深いコンタクトと
なっていｔも 発明が解決しようとする課題 しかし このように非常に深いコンタクトホーを持つ構
成ではホール径の小さい場合、アルミの被覆性が不十分
でコンタクト特性が不安定になるという問題点を引き起
こしてい九 本発明は上述の問題点に鑑みて案出されたもので、スタ
ック型ＤＲＡＭにおいて、極微細アルミコンタクトを安
定して高歩留まりに形成できる半導体装置の製造方法を
提供することを目的とすム課題を解決するための手段 本発明（よ 上述の課題を解決するために ゲ、−ト電
極及びビットラインをこの順に形成した後、電荷蓄積電
極 容量絶縁膜 対向電極を形成する構成をとるスタッ
ク型ＤＲＡＭにおいて、前記対向電極形成後、この対向
電極部をエツチングマスクで覆い非メモリセル部におけ
るビットライン層と電荷蓄積電極層との間の絶縁膜をエ
ツチング除去し その後前記対向電極層と次の配線層と
の間の絶縁膜及びアルミコンタクトを形成するものであ
ム 作用 本発明（友 上述の構成によって、深いアルミコンタク
トが存在する周辺回路部の層間絶縁膜を一部取り除いて
薄くすることができも その結果アルミコンタクトを浅
くすることができアルミの被覆性が改善されコンタクト
の信頼性を安定化できる。
実施例
（実施例１）
第１図（上 本発明の第１の実施例における半導体装置
の製造方法を示す工程断面図であ翫 シリコン基板１に
ＬＯＣＯ５法で分離酸化膜２を形成した後、素子形成領
域にゲート酸化膜３、ソースドレイン領域４、ゲート電
極５からなるＭＯＳトランジスタを形成し その上に第
１層間絶縁膜６を形成し ビットラインー基板コンタク
ト３１及びビットラインーゲート電極コンタクト３３、
ビットライン層配線６、第２層間絶縁膜８を形成すも
蓄積電極一基板コンタクト３２、蓄積電極９、容量絶縁
膜１０をこの順に形成し 対向電極１１を堆積した後、
対向電極レジストパターン１４で対向電極１１を切り出
す（第１図（ａ））。
の製造方法を示す工程断面図であ翫 シリコン基板１に
ＬＯＣＯ５法で分離酸化膜２を形成した後、素子形成領
域にゲート酸化膜３、ソースドレイン領域４、ゲート電
極５からなるＭＯＳトランジスタを形成し その上に第
１層間絶縁膜６を形成し ビットラインー基板コンタク
ト３１及びビットラインーゲート電極コンタクト３３、
ビットライン層配線６、第２層間絶縁膜８を形成すも
蓄積電極一基板コンタクト３２、蓄積電極９、容量絶縁
膜１０をこの順に形成し 対向電極１１を堆積した後、
対向電極レジストパターン１４で対向電極１１を切り出
す（第１図（ａ））。
次にセル部２９を覆うレジストパターン１５で深いアル
ミコンタクトが存在する周辺回路部３０のみ不必要な第
２層間絶縁膜８を取り除き（第１図（ｂ））、新たに第
３層間絶縁膜１２を堆積しく第１図（Ｃ））、アルミ配
線用のコンタクトホー／ｌ＜ 即ち対向電極−アルミ
コンタクト３４、アルミ−基板コンタクト３５、アルミ
−ゲート電極コンタクト３６、アルミ−ビットラインコ
ンタクト３７を開口しアルミ配線１３を形成する（第１
図（ｄ））。このようにすると各配線間のリークを抑え
つス （１）アルミコンタクト３５、３６、３７を浅くでき、
コンタクト３４〜３７のうち深いもの（３５，３６）を
エツチングするとき浅いもの（３４、３７）に対するオ
ーバーエッチが少なくて済む、（２）コンタクトが浅い
たべ 同じホール径ならアルミの被覆性がよくなりコン
タクトの信頼性が増す、という二点の改善が得られも （実施例２） 第２図は 本発明の第２の実施例における半導体装置の
製造方法を示す工程断面図であム 第１の実施例と同様
にして対向電極まで形成した抵周辺回路部アルミコンタ
クト寸法の半径にして０〜５ミクロン拡大したレジスト
パターン１６で第１、第２層間絶縁膜６、８を適当量エ
ツチングする（第２図（ａ））。その後第３層間絶縁膜
１２を堆積し これをアルミコンタクトレジストバタン
１７でエツチングして開口しく第２図（ｂ））、実施例
１と同様にアルミ配線を形成すも このようにすれば
層間絶縁膜をエツチングした非セル部とセル部の比較的
大きな段差がアルミコンタクトの周囲だけに限定されア
ルミのレジストパターン１７の形成が容易になる。
ミコンタクトが存在する周辺回路部３０のみ不必要な第
２層間絶縁膜８を取り除き（第１図（ｂ））、新たに第
３層間絶縁膜１２を堆積しく第１図（Ｃ））、アルミ配
線用のコンタクトホー／ｌ＜ 即ち対向電極−アルミ
コンタクト３４、アルミ−基板コンタクト３５、アルミ
−ゲート電極コンタクト３６、アルミ−ビットラインコ
ンタクト３７を開口しアルミ配線１３を形成する（第１
図（ｄ））。このようにすると各配線間のリークを抑え
つス （１）アルミコンタクト３５、３６、３７を浅くでき、
コンタクト３４〜３７のうち深いもの（３５，３６）を
エツチングするとき浅いもの（３４、３７）に対するオ
ーバーエッチが少なくて済む、（２）コンタクトが浅い
たべ 同じホール径ならアルミの被覆性がよくなりコン
タクトの信頼性が増す、という二点の改善が得られも （実施例２） 第２図は 本発明の第２の実施例における半導体装置の
製造方法を示す工程断面図であム 第１の実施例と同様
にして対向電極まで形成した抵周辺回路部アルミコンタ
クト寸法の半径にして０〜５ミクロン拡大したレジスト
パターン１６で第１、第２層間絶縁膜６、８を適当量エ
ツチングする（第２図（ａ））。その後第３層間絶縁膜
１２を堆積し これをアルミコンタクトレジストバタン
１７でエツチングして開口しく第２図（ｂ））、実施例
１と同様にアルミ配線を形成すも このようにすれば
層間絶縁膜をエツチングした非セル部とセル部の比較的
大きな段差がアルミコンタクトの周囲だけに限定されア
ルミのレジストパターン１７の形成が容易になる。
（実施例３）
第３図（よ 本発明の第３の実施例における半導体装置
の製造方法を示す工程断面図であム 第１図（ａ＞まで
の工程に引き続いて対向電極のレジストパターン１４で
第２、第１層間絶縁膜８．６を適当量エツチングし こ
の後第１図（ｅ）−（ｄ）の工程を実施する。このよう
にすると第１の実施例の工程をマスク回数を１回減らし
かつ同等の効果を得ることができる。また 非メモリ
セル部のビットライン層と電荷蓄積電極層との間の第２
の絶縁膜８をエツチング除去するマスクに、電荷蓄積電
極９そのものを用し＼ 電荷蓄積電極９加工 電荷蓄積
電極９の加工に用いたフォトレジスト除去に引き続いて
非メモリセル部の第２の絶縁膜８をエツチング除去する
方法であっても同様の効果が得られも 発明の効果 以上の説明から明らかなよう（ξ 本発明によれば容易
な工程によりゲート電極及びビットラインをこの順に形
成した後、電荷蓄積電極 容量絶縁膜、 対向電極を形
成する構成をとるスタック型ＤＲＡＭにおいて、周辺回
路のアルミコンタクトを浅くすることができアルミコン
タクトの信頼性を改善でき、実用的に極めて有用である
。
の製造方法を示す工程断面図であム 第１図（ａ＞まで
の工程に引き続いて対向電極のレジストパターン１４で
第２、第１層間絶縁膜８．６を適当量エツチングし こ
の後第１図（ｅ）−（ｄ）の工程を実施する。このよう
にすると第１の実施例の工程をマスク回数を１回減らし
かつ同等の効果を得ることができる。また 非メモリ
セル部のビットライン層と電荷蓄積電極層との間の第２
の絶縁膜８をエツチング除去するマスクに、電荷蓄積電
極９そのものを用し＼ 電荷蓄積電極９加工 電荷蓄積
電極９の加工に用いたフォトレジスト除去に引き続いて
非メモリセル部の第２の絶縁膜８をエツチング除去する
方法であっても同様の効果が得られも 発明の効果 以上の説明から明らかなよう（ξ 本発明によれば容易
な工程によりゲート電極及びビットラインをこの順に形
成した後、電荷蓄積電極 容量絶縁膜、 対向電極を形
成する構成をとるスタック型ＤＲＡＭにおいて、周辺回
路のアルミコンタクトを浅くすることができアルミコン
タクトの信頼性を改善でき、実用的に極めて有用である
。
第１図は本発明の実施例１における半導体装置の製造方
法を示す工程断面図 第２図は本発明の実施例２の工程
断面は 第３図は本発明の実施例３の工程断面図 第４
図は従来例を示すスタック型ＤＲＡＭの構成断面図であ
ム
法を示す工程断面図 第２図は本発明の実施例２の工程
断面は 第３図は本発明の実施例３の工程断面図 第４
図は従来例を示すスタック型ＤＲＡＭの構成断面図であ
ム
Claims (4)
- （１）ゲート電極を形成した後にポリシリコンを用いた
電荷蓄積電極を形成するスタック型ＤＲＡＭのうち、ゲ
ート電極及びビットラインをこの順に形成した後、電荷
蓄積電極、容量絶縁膜、対向電極を形成する半導体装置
において、前記対向電極形成後、非メモリセル部におけ
る前記ビットライン層と電荷蓄積電極層との間の絶縁膜
をエッチングマスクによりエッチング除去し、その後前
記対向電極層と次の配線層との間の絶縁膜を形成するこ
とを特徴とする半導体装置の製造方法。 - （２）非メモリセル部のビットライン層と電荷蓄積電極
層との間の絶縁膜をエッチング除去するマスクに、通常
のアルミコンタクトマスクからセル部のアルミコンタク
トを削除し非メモリセル部のアルミコンタクトホールを
拡大したレジストパターンを用いることを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方法。 - （３）非メモリセル部のビットライン層と電荷蓄積電極
層との間の絶縁膜をエッチング除去するマスクに、前記
電荷蓄積電極をパターン出ししたレジストマスクを用い
、前記電荷蓄積電極加工後、引き続いて非メモリセル部
のビットライン層と電荷蓄積電極層との間の絶縁膜をエ
ッチング除去することを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 - （４）非メモリセル部のビットライン層と電荷蓄積電極
層との間の絶縁膜をエッチング除去するマスクに、電荷
蓄積電極そのものを用い、電荷蓄積電極加工、フォトレ
ジスト除去に引き続いて非メモリセル部のビットライン
層と電荷蓄積電極層との間の絶縁膜をエッチング除去す
ることを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286822A JPH03147364A (ja) | 1989-11-01 | 1989-11-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286822A JPH03147364A (ja) | 1989-11-01 | 1989-11-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03147364A true JPH03147364A (ja) | 1991-06-24 |
Family
ID=17709486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1286822A Pending JPH03147364A (ja) | 1989-11-01 | 1989-11-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03147364A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01230081A (ja) * | 1988-03-10 | 1989-09-13 | Nec Corp | 現像装置 |
| JPH0629487A (ja) * | 1992-03-25 | 1994-02-04 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0897384A (ja) * | 1994-09-28 | 1996-04-12 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US6258708B1 (en) | 1997-03-14 | 2001-07-10 | Nec Corporation | Method of fabricating gate contact pods, load lines and wiring structures using a minimum number of etching steps |
-
1989
- 1989-11-01 JP JP1286822A patent/JPH03147364A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01230081A (ja) * | 1988-03-10 | 1989-09-13 | Nec Corp | 現像装置 |
| JPH0629487A (ja) * | 1992-03-25 | 1994-02-04 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0897384A (ja) * | 1994-09-28 | 1996-04-12 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US6258708B1 (en) | 1997-03-14 | 2001-07-10 | Nec Corporation | Method of fabricating gate contact pods, load lines and wiring structures using a minimum number of etching steps |
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