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KR0183995B1 - 메모리 소자의 캐패시터 셀 제조방법 - Google Patents

메모리 소자의 캐패시터 셀 제조방법 Download PDF

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Publication number
KR0183995B1
KR0183995B1 KR1019910023618A KR910023618A KR0183995B1 KR 0183995 B1 KR0183995 B1 KR 0183995B1 KR 1019910023618 A KR1019910023618 A KR 1019910023618A KR 910023618 A KR910023618 A KR 910023618A KR 0183995 B1 KR0183995 B1 KR 0183995B1
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KR
South Korea
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polysilicon
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nitride film
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film
Prior art date
Application number
KR1019910023618A
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KR930014975A (ko
Inventor
박종성
Original Assignee
문정환
엘지반도체주식회사
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Publication date
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Abstract

본 발명은 메모리 소자의 캐패시터 셀 제조방법에 관한 것으로 특히 메모리 셀의 집적도가 높아짐에 따라 캐패시턴스의 증대가 요구되는바 캐패시턴스 증대에 적당하도록 노드전극을 된 칼럼형태로 제조한 캐패시터 셀 제조방법에 관한 것이다. 이를 위하여 본 발명에서는, 메모리 소자의 캐패시터 셀 제조방법에 있어서, 실리콘기판에 워드라인 및 비트라인을 형성하고, 그 위에 제1질화막 및 산화막을 차례로 데포지션시키는 단계(a)와, 노드 콘택을 형성하고, 제1노드 폴리실리콘을 데포지션시킨 뒤 비트라인 상부와 필드산화막 위에 게이트 상부의 제1노드 폴리실리콘을 식각하고, 산화막을 데포지션하여 평탄화시키며, 제2질화막을 데포지션하는 단계(b)와, 마스크를 사용하여 노드 콘택 상부의 제2질화막을 에치하고, 폴리실리콘을 데포지션하고 에치백하여 폴리실리콘 사이드월을 형성하는 단계(c)와, 폴리실리콘 사이드월과 제2질화막을 마스크로하여 노드 콘택상부의 산화막을 에치하며, 제2노드용 폴리실리콘을 제2질화막 위까지 데포지션하며, 제2질화막 상부의 제2노드 폴리실리콘을 일부식각한 후 제2질화막, 산화막들을 습식식각하는 단계(d)와, 제1 및 제2노드를 폴리실리콘 표면에 유전체막을 입히고 플레이트를 형성하는 단계(e)를 포함하는 것을 특징으로 하는 메모리 소자의 캐패시터 셀 제조방법.

Description

메모리 소자의 캐패시터 셀 제조방법
제1도는 종래 기술의 캐패시터 셀 제조 공정도.
제2도는 본 발명의 캐패시터 셀 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 필드 산화막
23 : 워드라인 24 : 비트라인
25 : 제1질화막 26 : 산화막
27 : 제1노드 폴리실리콘 28 : 산화막
29 : 제2질화막 30 : 폴리실리콘 사이드월
31 : 제2노드 폴리실리콘 32 : 유전체막
33 : 플레이트
본 발명은 메모리 소자의 캐패시터 셀 제조방법에 관한 것으로 특히 메모리 셀의 집적도가 높아짐에 따라 캐패시턴스의 증대가 요구되는바 캐패시턴스 증대에 적당하도록 노드전극을 핀-칼럼형태로 제조한 캐패시터 셀 제조방법에 관한 것이다.
제1도는 종래의 캐패시터 셀 제조방법을 도시한 것으로서 그 공정을 상술하면 다음과 같다.
먼저 제1도의 (a)와 같이, 실리콘 기판(1) 위에 필드산화막(2)을 형성하고, 게이트(3)를 형성한 후 CVD 산화막(4)을 데포지션한다. 그후 비트라인 콘택을 만들고 비트라인(5)을 형성한다.
이어서 제1도의 (b)와 같이, 질화막(6)과 DVD 산화막(7)을 데포지션한 후 노드 콘택을 형성한다. 그리고 그 위에 제1노드 폴리실리콘(8)을을 데포지션한다. 계속해서 제1도의 (c)와 같이, CVD 산화막(9)을 데포지션한 후 노드 콘택부위 상부의 CVD 산화막을 에치한 후 제2노드 폴리실리콘(10)을 데포지션한다. 그후 제1도의 (d)와 같이 마스크를 이용하여 비트라인 상부와 필드산화막 위의 게이트 상부의 제2노드 폴리실리콘(10), CVD 산화막(9), 제1노드 폴리실리콘(8) 및 CVD 산화막(7)을 식각하고, 나머지 CVD 산화막(7,9)을 제거한다.
마지막으로 제1 및 제2노드 폴리실리콘 표면에 유전체막(11)을 입히고 플레이트(12)를 데포지션한다.
이와 같은 공정으로 형성되는 종래 기술의 캐패시터 셀 구조에서는 핀(Fin) 자체만을 이용하므로 캐패시턴스 증대에 불리하다.
본 발명은 이러한 캐패시턴스를 증대시키기 위한 것으로서 노드 폴리실리콘을 핀형과 아울러서 기둥모양도 함께 형성하여 사용하였다.
이하 첨부된 도면 제2도를 참조하여 본 발명의 캐패시터 셀 제조방법을 상술하면 다음과 같다. 먼저, 제2도의 (a)와 같이, 실리콘 기판(21) 위에 필드산화막(22)을 형성하고, 워드라인(23) 및 비트라인(24)을 형성한 후 그 위에 제1질화막(25) 및 산화막(26)을 차례로 데포지션한다.
이어서 제2도의 (b)와 같이, 노드 콘택을 오픈하고 제1노드 폴리실리콘(27)을 데포지션 한 뒤 비트라인 상부와 필드산화막 위의 게이트 상부의 제1노드 폴리실리콘을 식각하고 산화막(28)을 데포지션하여 평탄화시킨다.
그후 제2질화막(29)을 데포지션한다. 계속해서 제2도의 (c)와 같이, 마스크를 사용하여 노드 콘택 상부의 제2질화막(29)을 에치한다.
이어서 제2도의 (d)와 같이 폴리실리콘을 데포지션하고 에치백하여 폴리실리콘 사이드월(30)을 형성한 후, 폴리실리콘 사이드월(30)과 제2질화막(29)을 마스크로하여 노드 콘택 상부의 산화막(28)을 에치한다. 그후 제2도의 (e)와 같이 제2노드용 폴리실리콘(31)을 제2질화막(29) 위까지 데포지션하고 제2질화막(29) 상부의 제2노드용 폴리실리콘을 일부식각한 후 제2질화막(29), 산화막(28)(26)을 습식식각한다.
마지막으로 제2도의 (f)와 같이, 제1 및 제2노드 폴리실리콘 표면에 유전체막(32)을 입히고 플레이트(33)를 형성하여 노드 전극을 완성한다.
상술된 방식으로 제조된 캐패시터 셀을 사용하므로, 캐패시터의 핀(Fin)뿐 아니라 기둥까지 사용할 수 있어 캐패시턴스를 증대시킬 수 있는 효과가 있다.

Claims (1)

  1. 메모리 소자의 캐패시터 셀 제조방법에 있어서, 실리콘기판에 워드라인 및 비트라인을 형성하고, 그 위에 제1질화막 및 산화막을 차례로 데포지션시키는 단계(a)와, 노드 콘택을 형성하고, 제1노드 폴리실리콘을 데포지션시킨 뒤 비트라인 상부와 필드산화막 위에 게이트 상부의 제1노드 폴리실리콘을 식각하고, 산화막을 데포지션하여 평탄화시키며, 제2질화막을 데포지션하는 단계(b)와, 마스크를 사용하여 노드 콘택 상부의 제2질화막을 에치하고, 폴리실리콘을 데포지션하고 에치백하여 폴리실리콘 사이드월을 형성하는 단계(c)와, 폴리실리콘 사이드월과 제2질화막을 마스크로하여 노드 콘택상부의 산화막을 에치하며, 제2노드용 폴리실리콘을 제2질화막 위까지 데포지션하며, 제2질화막 상부의 제2노드 폴리실리콘을 일부식각한 후 제2질화막, 산화막들을 습식식각하는 단계(d)와, 제1 및 제2노드를 폴리실리콘 표면에 유전체막을 입히고 플레이트를 형성하는 단계(e)를 포함하는 것을 특징으로 하는 메모리 소자의 캐패시터 셀 제조방법.
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