[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6531743B2 - 貼り合わせｓｏｉウェーハの製造方法 - Google Patents

貼り合わせｓｏｉウェーハの製造方法 Download PDF

Info

Publication number
JP6531743B2
JP6531743B2 JP2016188216A JP2016188216A JP6531743B2 JP 6531743 B2 JP6531743 B2 JP 6531743B2 JP 2016188216 A JP2016188216 A JP 2016188216A JP 2016188216 A JP2016188216 A JP 2016188216A JP 6531743 B2 JP6531743 B2 JP 6531743B2
Authority
JP
Japan
Prior art keywords
wafer
heat treatment
bonded soi
soi
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016188216A
Other languages
English (en)
Other versions
JP2018056230A (ja
Inventor
徹 石塚
徹 石塚
節哉 濱
節哉 濱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2016188216A priority Critical patent/JP6531743B2/ja
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to CN201780055519.1A priority patent/CN109690733B/zh
Priority to US16/331,079 priority patent/US10600677B2/en
Priority to PCT/JP2017/029848 priority patent/WO2018061523A1/ja
Priority to EP17855481.2A priority patent/EP3522202B1/en
Priority to KR1020197008489A priority patent/KR102408679B1/ko
Priority to TW106128752A priority patent/TWI716627B/zh
Publication of JP2018056230A publication Critical patent/JP2018056230A/ja
Application granted granted Critical
Publication of JP6531743B2 publication Critical patent/JP6531743B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02024—Mirror polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Description

本発明は、貼り合わせＳＯＩウェーハの製造方法に関する。
半導体素子用のウェーハの一つとして、絶縁膜である埋め込み酸化膜の上にシリコン層（以下、ＳＯＩ層と呼ぶことがある）を形成したＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェーハがある。このＳＯＩウェーハは、デバイス作製領域となる基板表層部のＳＯＩ層が埋め込み絶縁層（埋め込み酸化膜層（ＢＯＸ層））により基板内部と電気的に分離されているため、寄生容量が小さく、耐放射性能力が高いなどの特徴を有する。そのため、高速かつ低消費電力動作、ソフトエラー防止などの効果が期待され、高性能半導体素子用の基板として有望視されている。
ベースウェーハ、ＢＯＸ層、ＳＯＩ層という構造を有するＳＯＩウェーハは、一般に貼り合わせ法で製造されることが多い。この貼り合わせ法は、例えば２枚のシリコン単結晶ウェーハのうちの少なくとも一方の表面にシリコン酸化膜を形成した後、この形成した酸化膜を介して２枚のウェーハを密着させ、結合熱処理を施すことによって結合力を高め、その後に片方のウェーハ（ＳＯＩ層を形成するウェーハ（以下、ボンドウェーハ））を鏡面研磨や、いわゆるイオン注入剥離法により薄膜化して、ＳＯＩウェーハを製造する方法である。
このような貼り合わせ法でＳＯＩウェーハを製造する場合、デバイスが作製されるＳＯＩ層から貼り合わせ界面を遠ざける目的で、ボンドウェーハ側に酸化膜を形成することが多かった。
一方、近年では、様々な通信機器で高速化及び大容量化が進んでいる。それに伴い高周波デバイス（ＲＦデバイス）用半導体も高性能化が求められている。また、シリコン基板上に電子集積回路のみならず光集積回路も作製するシリコンフォトニクス（Ｓｉ Ｐｈｏｔｏｎｉｃｓ）も求められている。これらの用途に対応する貼り合わせＳＯＩウェーハには、厚いＢＯＸ酸化膜を有するものの要求がある。貼り合わせＳＯＩウェーハが厚いＢＯＸ酸化膜を備える場合には、イオン注入エネルギーの上限の観点から、ベースウェーハ側に厚い酸化膜を成長させて、貼り合わせを行う手法がとられる場合がある。そして、ベースウェーハに厚い酸化膜を成長させた場合には、ベースウェーハの貼り合わせ面とは反対側の裏面側にも厚い酸化膜がついた状態で、貼り合わせＳＯＩウェーハの製造プロセスを行うことになる。
イオン注入剥離法により貼り合わせＳＯＩウェーハを製造するには、剥離後のＳＯＩ層表面の平坦性を高める工程が必要となる。この平坦化工程には、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）を用いて行う平坦化工程と、水素ガスや不活性ガス雰囲気下の高温アニール（以下では平坦化熱処理と言うことがある）による平坦化工程がある。通常はこれらのいずれかが、剥離後の貼り合わせＳＯＩウェーハに対して実施される。
ＣＭＰによる平坦化工程後のＳＯＩ層表面のラフネスは鏡面研磨ウェーハと同等であるが、ＳＯＩ層の面内膜厚均一性が劣化する傾向がある。一方、高温アニールによる平坦化工程ではラフネスは鏡面研磨ウェーハより少し大きいが、ＳＯＩ層の膜厚均一性は良い。特に直径３００ｍｍ以上の大直径ウェーハにおいては、ＣＭＰによる平坦化工程では膜厚均一性の劣化が著しい。それと比較して、高温アニールによる平坦化ではそのような傾向はない。
高温アニールによりＳＯＩ層表面を平坦化する熱処理の例として、不活性ガスであるアルゴンガスを含有するアルゴン雰囲気でのアニール（以下、Ａｒアニールと言う）がある（特許文献１）。
特許文献１の図１（ｅ）及び［００４７］段落には、裏面に酸化膜のあるＳＯＩウェーハに、平坦化熱処理として不活性ガス雰囲気で熱処理することが記載されているが、アルゴン雰囲気の場合、１２００℃以上で行うことが好ましいとされている（特許文献１の［００４８］段落参照）。
特開２０１２−１２９３４７号公報
本発明者らは、裏面に酸化膜があるＳＯＩウェーハをバッチ式熱処理炉で高温Ａｒアニール処理すると、ウェーハ支持部直下に位置するウェーハのＳＯＩ層の表面を中心に、Ａｒアニール前に比べてＬＰＤ（Ｌｉｇｈｔ Ｐｏｉｎｔ Ｄｅｆｅｃｔ）が増加する傾向があることを新規に見出した。
観察されたＬＰＤをＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）のＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により分析を行うと、酸素とシリコンが検出される。しかし、バッチ炉の一番上に充填されたウェーハには常にＬＰＤの増加が見られない。
一方、裏面に酸化膜がないＳＯＩウェーハの場合には、アニール前後でＬＰＤの増加は見られない。これは、ＬＰＤの増加が裏面酸化膜に依存していることを示唆している。裏面に酸化膜があるＳＯＩウェーハに高温Ａｒアニールを施す際には、このＬＰＤの増加を抑える必要がある。
本発明は、上記問題点に鑑みてなされたものであって、裏面に酸化膜を有する貼り合わせＳＯＩウェーハにバッチ式熱処理炉によりアルゴン雰囲気下で熱処理を施してＳＯＩ層の表面を平坦化する工程において、ＬＰＤの増加を抑制することができるＳＯＩウェーハの製造方法を提供することを目的とする。
上記目的を達成するために、本発明は、裏面に酸化膜を有する貼り合わせＳＯＩウェーハに、アルゴン雰囲気下で熱処理を施してＳＯＩ層の表面を平坦化する工程を有する貼り合わせＳＯＩウェーハの製造方法であって、
前記アルゴン雰囲気下での熱処理をバッチ式熱処理炉により行う際に、該バッチ式熱処理炉内に収容された隣り合う前記貼り合わせＳＯＩウェーハの間に、ダミーウェーハとしてシリコンウェーハを配置して熱処理を行うことを特徴とする貼り合わせＳＯＩウェーハの製造方法を提供する。
このように、隣り合う貼り合わせＳＯＩウェーハの間に、シリコンウェーハを配置することによって、裏面に酸化膜を有する貼り合わせＳＯＩウェーハの表面のＬＰＤの増加を抑制することができ、ＬＰＤの少ない貼り合わせＳＯＩウェーハを安定的に製造することができる。
このとき、前記ダミーウェーハとして用いるシリコンウェーハを、前記ダミーウェーハとして使用したことのない鏡面研磨ウェーハ、又は、前記ダミーウェーハとして使用した後に洗浄を施した鏡面研磨ウェーハとすることが好ましい。
このようなダミーウェーハであれば容易に準備することができ、ＬＰＤの増加を抑制する効果も大きいため、ＬＰＤの少ない貼り合わせＳＯＩウェーハをより安価に製造することができる。
また、前記アルゴン雰囲気下での熱処理の温度を１１５０℃以上とすることが好ましい。
熱処理の温度を１１５０℃以上とすれば、貼り合わせＳＯＩウェーハのＳＯＩ層の表面粗さ改善効果をより高めることができる。
本発明によれば、裏面に酸化膜を有する貼り合わせＳＯＩウェーハにバッチ式熱処理炉によりアルゴン雰囲気下で熱処理を施してＳＯＩ層の表面を平坦化する工程において、ＳＯＩ層表面のＬＰＤの増加を抑制することができ、ＬＰＤの少ない貼り合わせＳＯＩウェーハの収率を向上させることができる。そのため、ＬＰＤの少ない貼り合わせＳＯＩウェーハを安定的に製造することができる。
本発明のＳＯＩウェーハの製造方法による、バッチ式熱処理炉内の貼り合わせＳＯＩウェーハとダミーウェーハの配置の一例を示す概略図である。 本発明のＳＯＩウェーハの製造方法の一実施形態を示す工程フロー図である。
以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
図２は、本発明の貼り合わせＳＯＩウェーハの製造方法の一実施形態を示す工程フロー図である。以下では、本発明の貼り合わせＳＯＩウェーハの製造方法を図２を参照して工程順に説明する。
貼り合わせＳＯＩウェーハのベースウェーハ１として、表裏面に例えば１μｍの厚さの酸化膜２のついた基板を準備する（図２（ａ））。ここで形成する酸化膜２の厚さは、後の工程（ｆ）の平坦化熱処理工程においてＳＯＩウェーハの裏面に酸化膜が残っているような厚さであれば、特に限定されない。酸化膜２は、例えば通常の熱酸化により形成することができる。一方、ボンドウェーハ４には水素イオン又は希ガスのうち少なくとも１種類のイオンをイオン注入してイオン注入層３を形成することができる（図２（ｂ））。これは、図２の（ｄ）に示す工程において、このイオン注入層３を剥離面とするためのものである。イオン注入層３のボンドウェーハ４の表面からの深さは、所望のＳＯＩ層の厚さに応じて、注入するイオンの種類やエネルギーを調整することにより設定することができる。
次に、酸化膜２を形成したベースウェーハ１とイオン注入層３を形成したボンドウェーハ４を、ボンドウェーハ４のイオン注入層３を形成した側の面が、貼り合わせ面側になるようにして、図２（ｃ）に示すように、酸化膜２を介して貼り合わせる（貼り合わせ工程）。この貼り合わせ工程の前には、ウェーハの表面に付着しているパーティクル及び有機物などの汚染物を除去するため、ベースウェーハ１とボンドウェーハ４の貼り合わせ前洗浄が実施されてもよい。貼り合わせ前洗浄としては、例えばＲＣＡ洗浄等を用いることができる。
貼り合わせ工程において貼り合わせたベースウェーハ１とボンドウェーハ４に対して、例えば窒素雰囲気で５００℃程度の温度で剥離熱処理を行うと、イオン注入層３を剥離面としてボンドウェーハを剥離することができる（剥離工程）。この剥離工程により、図２（ｄ）に示すように、剥離後のＳＯＩ層５、ＢＯＸ層６（酸化膜２）、ベースウェーハ１からなり、裏面に酸化膜２を有する貼り合わせＳＯＩウェーハ１０を作製することができる。この時、副産物として剥離後のボンドウェーハ９が生成されるが、この剥離後のボンドウェーハ９は新品のボンドウェーハ４として再生することが可能である。
剥離後のＳＯＩ層５とベースウェーハ１の貼り合わせ界面の結合力を高めるために、高温の酸化性雰囲気にて結合熱処理を行ってもよい（結合熱処理工程）。この結合熱処理により、図２（ｅ）に示したように、剥離後のＳＯＩ層５の表面に結合熱処理による表面酸化膜７が形成される。その後、結合熱処理で形成された表面酸化膜７を例えばフッ酸などにより除去する。この酸化膜形成と酸化膜除去による犠牲酸化処理によって、剥離時に発生した機械的ダメージや水素イオン等のイオン注入時に発生した注入ダメージが除去できる。
剥離後の貼り合わせＳＯＩウェーハ１０は、剥離後のＳＯＩ層５の表面の面粗さが大きいため、Ａｒアニールにより表面粗さの改善を行う（図２（ｆ）、平坦化熱処理工程）。この時の熱処理温度は、通常１１００℃以上でよいが、本発明の貼り合わせＳＯＩウェーハの製造方法においては、アルゴン雰囲気下での熱処理の温度を１１５０℃以上とすることが好ましい。このような熱処理温度であれば、ＳＯＩ層５の表面のマイグレーションが十分に進行し、貼り合わせＳＯＩウェーハ１０のＳＯＩ層５の表面粗さの改善効果をより高めることができる。この熱処理温度は、より好ましくは１２００℃以上である。より高い温度で熱処理を行うことで、表面粗さはより改善される。Ａｒアニールの処理時間は特に限定されないが、３分から１０時間、より好ましくは３０分から２時間程度とすることができる。この高温のＡｒアニール処理により、ＳＯＩ層５の表面のシリコン原子にマイグレーションが生じ、ＳＯＩ層５の表面が平坦化される。尚、本発明におけるアルゴン雰囲気とは、Ａｒガス１００％の雰囲気のほか、Ａｒガスを主成分とする非酸化性雰囲気とすることもできる。
このＡｒアニールの際、裏面に酸化膜を有する貼り合わせＳＯＩウェーハ１０をバッチ式熱処理炉に通常の方法で充填すると、剥離後のＳＯＩ層５の表面の直上に、上のスロットの貼り合わせＳＯＩウェーハ１０の裏面の酸化膜２が対向することになる。貼り合わせＳＯＩウェーハ１０がこのように配置されると、貼り合わせＳＯＩウェーハ１０の裏面から放出された酸素成分が、下のスロットの貼り合わせＳＯＩウェーハ１０のＳＯＩ層５の表面に到達し、ＬＰＤの発生原因になると考えられる。
これに対し、本発明の貼り合わせＳＯＩウェーハの製造方法では、上述したＬＰＤの発生を防ぐために、バッチ式熱処理炉内に収容された隣り合う貼り合わせＳＯＩウェーハ１０の間に、ダミーウェーハとしてシリコンウェーハ１２を配置して熱処理を行う。このときの、貼り合わせＳＯＩウェーハ１０とダミーウェーハ（シリコンウェーハ１２）の配置の一例を図１に示す。図１に示すように、裏面に酸化膜を有する貼り合わせＳＯＩウェーハ１０を、ボートの支持ポール１４に形成されたウェーハ支持部１３に１スロットおきに配置し、貼り合わせＳＯＩウェーハ１０の間のスロットにはダミーウェーハとしてシリコンウェーハ１２を配置する。シリコンウェーハ１２は裏面及び表面に酸化膜を有していないものを用いる（自然酸化膜はこの限りではない）。このような配置にすると、裏面に酸化膜を有する貼り合わせＳＯＩウェーハ１０の直上にあるのは、酸化膜のないシリコンウェーハ１２の裏面になる。このため、さらに上の裏面に酸化膜を有する貼り合わせＳＯＩウェーハ１０の裏面から放出された酸素成分は、シリコンウェーハ１２により遮断されて、下のスロットの貼り合わせＳＯＩウェーハ１０の表面にはほとんど到達しない。
また、本発明の貼り合わせＳＯＩウェーハの製造方法においては、ダミーウェーハとして用いるシリコンウェーハ１２を、ダミーウェーハとして使用したことのない鏡面研磨ウェーハ、又は、ダミーウェーハとして使用した後に洗浄を施した鏡面研磨ウェーハとすることが好ましい。
貼り合わせＳＯＩウェーハ１０の間に配置されたシリコンウェーハ（鏡面研磨ウェーハ）１２は、周囲の貼り合わせＳＯＩウェーハ１０から放出される酸素成分により、次第に汚れが堆積する現象がある。この汚れを放置したまま熱処理を繰り返すと、ダミーウェーハとして用いた鏡面研磨ウェーハから逆に酸素成分が放出されるようになる。そして、その酸素成分が貼り合わせＳＯＩウェーハ１０の表面に達して、その表面に対して欠陥を形成する原因となってしまう。従って、貼り合わせＳＯＩウェーハ１０の間に配置する鏡面研磨ウェーハ１２は、バッチごと、若しくは、所定のバッチ数を処理した後に、ダミーウェーハとして使用したことのない、表面が清浄な鏡面研磨ウェーハに入れ替えるか、又は、ダミーウェーハとして使用した後に洗浄を施して清浄にした鏡面研磨ウェーハを再度使用することが好ましい。また、ダミーウェーハとして鏡面研磨ウェーハは容易に準備することができ、ＬＰＤの少ない貼り合わせＳＯＩウェーハをより安価に製造することができる。
また、裏面に酸化膜を有する貼り合わせＳＯＩウェーハ１０の裏面側の影響を抑制する手法として、バッチ式熱処理炉に充填する際のスロット間隔を、１スロットおき、２スロットおき、３スロットおき、４スロットおきなどと単に拡げてゆく手法が考えられる。しかし、この場合には、上にある貼り合わせＳＯＩウェーハ１０の裏面側から放出された酸素成分を遮蔽するものがないために、拡散で下の貼り合わせＳＯＩウェーハ１０の表面に到達する成分を抑制することは困難と考えられる。また、２スロットおき以上とする場合には、バッチ式熱処理炉の生産性を著しく損ねてしまうことになる。
（実施例１）
ボンドウェーハ４及びベースウェーハ１として、両面が研磨された直径３００ｍｍ、導電型ｐ型、抵抗率１０Ω・ｃｍ、結晶方位＜１００＞のシリコン単結晶ウェーハを準備した。次に、ベースウェーハ１に対し、酸化温度９５０℃で１μｍの酸化膜２を成長させた。このとき、ウェーハ裏面側にも約１μｍの酸化膜２が成長した。
このベースウェーハ１と、加速電圧５０ｋｅＶ、ドーズ量５．０×１０１６／ｃｍ２の水素イオンを注入したボンドウェーハ４とを貼り合せ、５００℃、２０分の熱処理を施してイオン注入層３で剥離して貼り合わせＳＯＩウェーハ１０を作製した。
剥離後の貼り合わせＳＯＩウェーハ１０に、９００℃で０．１５μｍの酸化膜を形成した後に、これを除去するＨＦ洗浄を実施した（犠牲酸化処理）。その結果、表面には酸化膜はなく、裏面には約０．８５μｍの酸化膜がついた状態の貼り合わせＳＯＩウェーハ１０となった。
この後に、縦型の抵抗加熱式のバッチ式熱処理炉を用い、１２００℃、１時間の不活性ガス雰囲気アニール（Ａｒ１００％）による平坦化熱処理を実施した。この際、平坦化を行う貼り合わせＳＯＩウェーハ１０をウェーハ支持部１３に対して１スロットおきに１００枚配置し、貼り合わせＳＯＩウェーハ１０の間にダミーウェーハとして使用したことのないシリコン単結晶からなる鏡面研磨ウェーハ１２を配置した。この平坦化熱処理の後、犠牲酸化処理（９５０℃の酸化及び形成された酸化膜除去）を施し、ＳＯＩ層の厚さを１５０ｎｍに調整した。この貼り合わせＳＯＩウェーハ１０の表面の欠陥評価として、直径０．１０μｍ以上のＬＰＤ測定を行ったところ、１００個／枚以下の合否判定規格に対し、８４％の貼り合わせＳＯＩウェーハが合格となった。
（実施例２）
実施例１と同一条件で、連続１０バッチの貼り合わせＳＯＩウェーハ１０を作製した。ただし、この１０バッチの処理においては、最初の１バッチで使用した鏡面研磨ウェーハ１２の洗浄や交換を行うことなく、そのまま、その後の連続９バッチの平坦化熱処理に使用して貼り合わせＳＯＩウェーハ１０を作製した。１０バッチ目に作製された貼り合わせＳＯＩウェーハ１０に対して、実施例１と同一の条件でＬＰＤ測定を行ったところ、７５％の貼り合わせＳＯＩウェーハが合格となった。
（実施例３）
実施例２で１０バッチの連続処理に使用した鏡面研磨ウェーハ１２に洗浄（ＳＣ１洗浄及びＳＣ２洗浄）を行った。洗浄後の鏡面研磨ウェーハ１２を使用して、実施例１と同一の製造条件で平坦化熱処理まで行い、さらに、実施例１と同一の条件でＬＰＤ測定を行った。その結果、８２％の貼り合わせＳＯＩウェーハが合格となった。
（比較例１）
平坦化熱処理の際に、平坦化を行う１００枚の貼り合わせＳＯＩウェーハ１０を、バッチ式熱処理炉のウェーハ支持部１３に隙間なく充填したこと以外は、実施例１と同一の製造条件で平坦化熱処理まで行い、実施例１と同一の条件でＬＰＤ測定を行った。その結果、２％の貼り合わせＳＯＩウェーハのみが合格となった。
（比較例２）
平坦化熱処理の際に、平坦化を行う１００枚の貼り合わせＳＯＩウェーハ１０を、バッチ式熱処理炉のボートに１スロットおきに配置し、それらの貼り合わせＳＯＩウェーハ１０の間には鏡面研磨ウェーハ１２を配置しなかったこと以外は、実施例１と同一の製造条件で平坦化熱処理まで行った。そして、実施例１と同一の条件でＬＰＤ測定を行ったところ、３２％の貼り合わせＳＯＩウェーハのみが合格となった。
（比較例３）
平坦化熱処理の際に、平坦化を行う５０枚の貼り合わせＳＯＩウェーハ１０を、バッチ式熱処理炉のボートに２スロットおきにウェーハ間隔を広げた状態で配置し、貼り合わせＳＯＩウェーハ１０の間に鏡面研磨ウェーハ１２を配置しなかったこと以外は、実施例１と同一の製造条件で平坦化熱処理まで行った。そして、実施例１と同一の条件でＬＰＤ測定を行ったところ、６０％の貼り合わせＳＯＩウェーハのみが合格となった。比較例３では、合格率は比較例１−２に比べ高かったが、実施例１−３よりは大幅に低く、また、貼り合わせＳＯＩウェーハ１０の充填枚数を大幅に減らす必要があるため、実施例に比べ生産性は低下した。
以上のように、本発明の貼り合わせＳＯＩウェーハの製造方法では、ＬＰＤの少ない貼り合わせＳＯＩウェーハの収率を向上させることができた。また、ＬＰＤの少ない貼り合わせＳＯＩウェーハを安定的に製造することができた。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１…ベースウェーハ、 ２…酸化膜、 ３…イオン注入層、 ４…ボンドウェーハ、
５…ＳＯＩ層、 ６…ＢＯＸ層、 ７…表面酸化膜、
９…剥離後のボンドウェーハ、 １０…貼り合わせＳＯＩウェーハ、
１２…シリコンウェーハ（鏡面研磨ウェーハ）、 １３…ウェーハ支持部、
１４…ボートの支持ポール。

Claims (3)

  1. 裏面に酸化膜を有する貼り合わせＳＯＩウェーハに、アルゴン雰囲気下で熱処理を施してＳＯＩ層の表面を平坦化する工程を有する貼り合わせＳＯＩウェーハの製造方法であって、
    前記アルゴン雰囲気下での熱処理をバッチ式熱処理炉により行う際に、該バッチ式熱処理炉内に収容された隣り合う前記貼り合わせＳＯＩウェーハの間に、ダミーウェーハとしてシリコンウェーハを配置して熱処理を行うことを特徴とする貼り合わせＳＯＩウェーハの製造方法。
  2. 前記ダミーウェーハとして用いるシリコンウェーハを、前記ダミーウェーハとして使用したことのない鏡面研磨ウェーハ、又は、前記ダミーウェーハとして使用した後に洗浄を施した鏡面研磨ウェーハとすることを特徴とする請求項１に記載の貼り合わせＳＯＩウェーハの製造方法。
  3. 前記アルゴン雰囲気下での熱処理の温度を１１５０℃以上とすることを特徴とする請求項１又は請求項２に記載の貼り合わせＳＯＩウェーハの製造方法。
JP2016188216A 2016-09-27 2016-09-27 貼り合わせｓｏｉウェーハの製造方法 Active JP6531743B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2016188216A JP6531743B2 (ja) 2016-09-27 2016-09-27 貼り合わせｓｏｉウェーハの製造方法
US16/331,079 US10600677B2 (en) 2016-09-27 2017-08-22 Method for manufacturing bonded SOI wafer
PCT/JP2017/029848 WO2018061523A1 (ja) 2016-09-27 2017-08-22 貼り合わせｓｏｉウェーハの製造方法
EP17855481.2A EP3522202B1 (en) 2016-09-27 2017-08-22 Bonded soi wafer manufacturing method
CN201780055519.1A CN109690733B (zh) 2016-09-27 2017-08-22 贴合式soi晶圆的制造方法
KR1020197008489A KR102408679B1 (ko) 2016-09-27 2017-08-22 접합soi웨이퍼의 제조방법
TW106128752A TWI716627B (zh) 2016-09-27 2017-08-24 貼合式soi晶圓的製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016188216A JP6531743B2 (ja) 2016-09-27 2016-09-27 貼り合わせｓｏｉウェーハの製造方法

Publications (2)

Publication Number Publication Date
JP2018056230A JP2018056230A (ja) 2018-04-05
JP6531743B2 true JP6531743B2 (ja) 2019-06-19

Family

ID=61762769

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016188216A Active JP6531743B2 (ja) 2016-09-27 2016-09-27 貼り合わせｓｏｉウェーハの製造方法

Country Status (7)

Country Link
US (1) US10600677B2 (ja)
EP (1) EP3522202B1 (ja)
JP (1) JP6531743B2 (ja)
KR (1) KR102408679B1 (ja)
CN (1) CN109690733B (ja)
TW (1) TWI716627B (ja)
WO (1) WO2018061523A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019064384A1 (ja) * 2017-09-27 2019-04-04 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 基板処理装置、半導体装置の製造方法及びプログラム
JP6927143B2 (ja) * 2018-05-17 2021-08-25 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
US10935722B1 (en) * 2019-09-14 2021-03-02 Dong Li CMOS compatible material platform for photonic integrated circuits
CN110739263A (zh) * 2019-10-28 2020-01-31 沈阳硅基科技有限公司 Soi的制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6156121A (en) * 1996-12-19 2000-12-05 Tokyo Electron Limited Wafer boat and film formation method
JPH10189465A (ja) * 1996-12-26 1998-07-21 Dainippon Screen Mfg Co Ltd 基板の熱処理装置およびそれを備える薄膜形成装置
US6171982B1 (en) 1997-12-26 2001-01-09 Canon Kabushiki Kaisha Method and apparatus for heat-treating an SOI substrate and method of preparing an SOI substrate by using the same
JPH11251563A (ja) * 1997-12-26 1999-09-17 Canon Inc Ｓｏｉ基板の熱処理方法及び熱処理装置並びにそれを用いたｓｏｉ基板の作製方法
JP2002353082A (ja) * 2001-05-28 2002-12-06 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2004186226A (ja) * 2002-11-29 2004-07-02 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法
WO2005024918A1 (ja) * 2003-09-08 2005-03-17 Sumco Corporation Ｓｏｉウェーハおよびその製造方法
JP4626175B2 (ja) * 2004-04-09 2011-02-02 株式会社Ｓｕｍｃｏ Ｓｏｉ基板の製造方法
JP4802624B2 (ja) * 2005-09-07 2011-10-26 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP5183969B2 (ja) * 2007-05-29 2013-04-17 信越半導体株式会社 Ｓｏｉウェーハのシリコン酸化膜形成方法
JP2010040638A (ja) * 2008-08-01 2010-02-18 Sumco Corp Ｓｏｉ基板の製造方法
JP5521561B2 (ja) * 2010-01-12 2014-06-18 信越半導体株式会社 貼り合わせウェーハの製造方法
JP2012059889A (ja) * 2010-09-08 2012-03-22 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法及びウェーハ載置用サセプタ
JP5541136B2 (ja) * 2010-12-15 2014-07-09 信越半導体株式会社 貼り合わせｓｏｉウエーハの製造方法
JP2013048218A (ja) * 2011-07-22 2013-03-07 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
CN102543828B (zh) * 2011-11-02 2014-12-10 上海华力微电子有限公司 一种soi硅片的制备方法
JP2013143407A (ja) * 2012-01-06 2013-07-22 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウェーハの製造方法
JP5673572B2 (ja) * 2012-01-24 2015-02-18 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
CN103443910A (zh) * 2012-04-05 2013-12-11 国立大学法人东北大学 硅晶片的原子级平坦化表面处理方法及热处理装置
JP6036732B2 (ja) * 2014-03-18 2016-11-30 信越半導体株式会社 貼り合わせウェーハの製造方法
JP2016082093A (ja) * 2014-10-17 2016-05-16 信越半導体株式会社 貼り合わせウェーハの製造方法
JP2016201454A (ja) * 2015-04-09 2016-12-01 信越半導体株式会社 Ｓｏｉウェーハの製造方法

Also Published As

Publication number Publication date
EP3522202A4 (en) 2020-05-13
KR20190050995A (ko) 2019-05-14
US20190198386A1 (en) 2019-06-27
TW201824354A (zh) 2018-07-01
CN109690733A (zh) 2019-04-26
EP3522202A1 (en) 2019-08-07
KR102408679B1 (ko) 2022-06-14
JP2018056230A (ja) 2018-04-05
CN109690733B (zh) 2022-10-18
US10600677B2 (en) 2020-03-24
WO2018061523A1 (ja) 2018-04-05
EP3522202B1 (en) 2024-10-02
TWI716627B (zh) 2021-01-21

Similar Documents

Publication Publication Date Title
JP5706391B2 (ja) Ｓｏｉウエーハの製造方法
KR101500956B1 (ko) Ｓｏｉ웨이퍼의 제조 방법
JP5927894B2 (ja) Ｓｏｉウェーハの製造方法
JP3900741B2 (ja) Ｓｏｉウェーハの製造方法
KR101488667B1 (ko) Ｓｏｉ 웨이퍼의 실리콘 산화막 형성 방법
JP6036732B2 (ja) 貼り合わせウェーハの製造方法
JP6531743B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
KR102499512B1 (ko) 접합 soi 웨이퍼의 제조방법
JP6107709B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
JPWO2005024925A1 (ja) Ｓｏｉウェーハの作製方法
WO2007125771A1 (ja) Ｓｏｉウエーハの製造方法
JP5183958B2 (ja) Ｓｏｉウエーハの製造方法
JP4285244B2 (ja) Ｓｏｉウェーハの作製方法
JP2016201454A (ja) Ｓｏｉウェーハの製造方法
JP5292810B2 (ja) Ｓｏｉ基板の製造方法
JP5541136B2 (ja) 貼り合わせｓｏｉウエーハの製造方法
WO2016059748A1 (ja) 貼り合わせウェーハの製造方法
JP5200412B2 (ja) Ｓｏｉ基板の製造方法
KR20160013037A (ko) 접합 웨이퍼의 제조방법
JP4609026B2 (ja) Ｓｏｉウェーハの製造方法
JP5096780B2 (ja) Ｓｏｉウエーハの製造方法
KR20160052551A (ko) 접합 웨이퍼의 제조방법
JP2006013179A (ja) Ｓｏｉウェーハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180816

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190423

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190506

R150 Certificate of patent or registration of utility model

Ref document number: 6531743

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250