JP5521561B2 - 貼り合わせウェーハの製造方法 - Google Patents
貼り合わせウェーハの製造方法 Download PDFInfo
- Publication number
- JP5521561B2 JP5521561B2 JP2010004271A JP2010004271A JP5521561B2 JP 5521561 B2 JP5521561 B2 JP 5521561B2 JP 2010004271 A JP2010004271 A JP 2010004271A JP 2010004271 A JP2010004271 A JP 2010004271A JP 5521561 B2 JP5521561 B2 JP 5521561B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- susceptor
- bonded
- bonded wafer
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000010408 film Substances 0.000 claims description 82
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 60
- 229910052710 silicon Inorganic materials 0.000 claims description 60
- 239000010703 silicon Substances 0.000 claims description 60
- 238000010438 heat treatment Methods 0.000 claims description 46
- 239000010409 thin film Substances 0.000 claims description 35
- 238000005468 ion implantation Methods 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 21
- 239000001257 hydrogen Substances 0.000 claims description 12
- 229910052739 hydrogen Inorganic materials 0.000 claims description 12
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 11
- 239000007789 gas Substances 0.000 claims description 11
- 229910000041 hydrogen chloride Inorganic materials 0.000 claims description 11
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 claims description 11
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 10
- 239000013078 crystal Substances 0.000 claims description 9
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims description 3
- 239000007888 film coating Substances 0.000 claims 1
- 238000009501 film coating Methods 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 description 153
- 238000005530 etching Methods 0.000 description 9
- 238000009826 distribution Methods 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 230000032798 delamination Effects 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- -1 hydrogen ions Chemical class 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 1
- 239000005052 trichlorosilane Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
Description
本発明は、イオン注入剥離法を用いた、貼り合わせウェーハの製造方法に関する。
貼り合わせウェーハの製造方法において、２枚のウェーハを貼り合せた後、一方のウェーハを薄膜化する方法として、研削・研磨で行う方法とイオン注入剥離法（スマートカット（登録商標）法ともいう）が一般的に知られている。
研削・研磨で行う方法は、具体的には、例えば、２枚のシリコンウェーハを直接あるいは酸化膜を介して接着剤を用いることなく結合し、熱処理（１０００〜１２００℃）により結合強度を高めた後、片方のウェーハを研削・研磨して薄膜化する方法であり、本手法の利点は、ＳＯＩ層の結晶性や埋め込み酸化膜の信頼性が通常のシリコンウェーハと同等であることであり、また、欠点はＳＯＩ層の膜厚均一性に限界（高々±０．３μｍ程度）があること、及び１枚のＳＯＩウェーハの製造には２枚のシリコンウェーハが使用されるためコストが高い点である。
一方、イオン注入剥離法は、具体的には、例えば、２枚のシリコンウェーハの少なくとも一方のウェーハ（ボンドウェーハ）の一主面に水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入し、ウェーハ内部にイオン注入層（剥離層）を形成させた後、該イオン注入した面と他方のシリコンウェーハ（ベースウェーハ）の一主面を直接あるいは酸化膜を介して密着させ、その後３００℃以上の熱処理を加えてボンドウェーハをイオン注入層で分離する方法である。このイオン注入剥離法は、例えば、±１０ｎｍ以下のＳＯＩ層膜厚均一性を有する薄膜ＳＯＩウェーハを容易に作製できる優位性と、剥離したボンドウェーハを複数回再利用しコスト低減が図れる優位性を有している。しかしながら、剥離直後のＳＯＩウェーハ表面はラフネスが悪いために、そのままではデバイス作製用の基板としては使用できず、平坦化のための追加プロセスが必要となる。
平坦化処理としては、ＣＭＰによる平坦化、不活性ガス雰囲気での高温熱処理による平坦化、又は水素若しくは塩化水素ガス雰囲気での熱処理による平坦化が一般的に知られているが、コスト低減の点からは、水素又は塩化水素雰囲気で平坦化熱処理する方法が最も有利な方法と考えられている（特許文献１）。
上記の水素又は塩化水素雰囲気での平坦化熱処理について詳述すると、例えば、シリコン単結晶ウェーハを用いてイオン注入剥離法によって貼り合わせウェーハを製造する場合、図２に示すように、ボンドウェーハ１１のイオン注入層１２を形成した表面とベースウェーハ１３の表面とを酸化膜１４を介して貼り合わせた後（図２（ａ））、イオン注入層１２でボンドウェーハ１１を剥離させることにより、ベースウェーハ１３上にシリコン薄膜（ＳＯＩ層）１５を有する貼り合わせウェーハ１６を作製する（図２（ｂ））。そして、剥離後のシリコン薄膜のラフネスを改善するために、剥離後の貼り合わせウェーハ１６に、枚葉式エピタキシャル層成長用リアクター等を用いて水素又は塩化水素を含む雰囲気中で熱処理（以下、ガスエッチングともいう）を行う（図２（ｃ））。
しかし、この方法はＳＯＩ層をエッチングしながら平坦化する方法であり、ＳＯＩ層の膜厚は、ウェーハ周辺部が薄く、中心部が厚い均一性の悪い分布となってしまうという問題があった。このように、薄膜（ＳＯＩ層）の膜厚均一性が悪いとデバイス特性にばらつきが生じるために、貼り合わせウェーハの膜厚均一性の向上が求められている。
本発明は、上記事情に鑑みなされたもので、イオン注入剥離法において、剥離後の貼り合わせウェーハの薄膜表面を平坦化するための熱処理を行った際にも、膜厚均一性に優れた薄膜を有する貼り合わせウェーハを得ることができる貼り合わせウェーハの製造方法を提供することを目的としている。
上記課題を解決するために、本発明によれば、ボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してイオン注入層を形成し、前記ボンドウェーハのイオン注入した表面とベースウェーハの表面とを直接又は酸化膜を介して貼り合わせた後、前記イオン注入層でボンドウェーハを剥離させることにより、前記ベースウェーハ上に薄膜を有する貼り合わせウェーハを作製し、その後、該貼り合わせウェーハに、水素又は塩化水素を含む雰囲気中で前記薄膜の表面を平坦化する熱処理を施す貼り合わせウェーハの製造方法において、前記平坦化熱処理時に用いる前記貼り合わせウェーハを載置するためのサセプタの表面を、予めシリコン膜でコーティングしておくことを特徴とする貼り合わせウェーハの製造方法を提供する。
このように、イオン注入剥離法において、剥離後の貼り合わせウェーハの薄膜表面を平坦化するための水素又は塩化水素を含む雰囲気中での熱処理前に、予め、貼り合わせウェーハを載置するためのサセプタの表面を、シリコン膜でコーティングしておくことで、その後該サセプタに貼り合わせウェーハを載置して平坦化熱処理を施す際に、貼り合わせウェーハ周辺部のエッチングが抑制され、膜厚均一性に優れた平坦化熱処理ができ、高平坦度の貼り合わせウェーハの製造が可能となる。
また、前記ボンドウェーハ及びベースウェーハとして、シリコン単結晶ウェーハを用いることができる。
このように、前記ボンドウェーハ及びベースウェーハとしては、シリコン単結晶ウェーハを用いることができ、膜厚均一性に優れたシリコン薄膜を有する貼り合わせウェーハを製造することができる。
また、前記サセプタにコーティングするシリコン膜を、前記貼り合わせウェーハの裏面が前記サセプタと接触する領域を除く表面にコーティングすることが好ましい。
このように、サセプタにコーティングするシリコン膜を、貼り合わせウェーハの裏面がサセプタと接触する領域を除く表面にコーティングすることで、貼り合わせウェーハの裏面に、シリコン膜が接触しないため、平坦化熱処理後の貼り合わせウェーハ裏面に突起物が発生することを抑制することができ、薄膜の膜厚均一性が良好で、かつ裏面の突起物発生が抑制された貼り合わせウェーハを得ることができる。
また、前記貼り合わせウェーハの裏面と前記サセプタとが接触する領域を除くサセプタの表面のシリコン膜のコーティングを、前記サセプタにダミーウェーハを載置し、該サセプタの表面を前記シリコン膜でコーティングした後に前記ダミーウェーハを一度取り出すことで行うことが好ましい。
このように、サセプタにダミーウェーハを載置し、該サセプタの表面をシリコン膜でコーティングした後にダミーウェーハを一度取り出すことで、シリコン膜を、貼り合わせウェーハの裏面がサセプタと接触する領域を除く表面に予めコーティングしておくことができる。
また、前記平坦化熱処理を行った貼り合わせウェーハの薄膜上に、エピタキシャル層を成長させることが好ましい。
このように、本発明の貼り合わせウェーハの製造方法を用いて均一に平坦化した貼り合わせウェーハの薄膜上に、エピタキシャル層を成長させると、膜厚均一性に優れたエピタキシャル層を得ることができ、イオン注入剥離法を用いた厚いＳＯＩ層等を有する貼り合わせウェーハを製造することができる。
以上説明したように、イオン注入剥離法において、剥離後に行う薄膜表面を平坦化するための熱処理に用いる貼り合わせウェーハを載置するためのサセプタの表面を、予めシリコン膜でコーティングしておくことで、平坦化熱処理の際に、貼り合わせウェーハ周辺部のエッチングが抑制され、膜厚均一性に優れた薄膜を有する貼り合わせウェーハを製造することができる。また、サセプタにコーティングするシリコン膜を、貼り合わせウェーハの裏面がサセプタと接触する領域を除く表面にコーティングすることで、貼り合わせウェーハの裏面に、シリコン膜が接触しないため、平坦化熱処理後の貼り合わせウェーハ裏面の突起物の発生を抑制することができる。
前述したように、従来、イオン注入剥離法で作製した剥離後のシリコン薄膜（ＳＯＩ層）のラフネスを改善するために、水素又は塩化水素を含む雰囲気中でシリコン薄膜の表面を平坦化する熱処理を施すと、シリコン薄膜の膜厚は、ウェーハ周辺部が薄く、中心部が厚い均一性の悪い分布となってしまう問題が発生した。そのため、膜厚均一性が優れた薄膜を得ることができる貼り合わせウェーハの製造方法が求められている。
そこで、本発明者は、鋭意検討を行った結果、イオン注入剥離法において、剥離後の薄膜表面を平坦化するための熱処理に用いるサセプタの表面を、予めシリコン膜でコーティングしておくことによって、その後該サセプタに貼り合わせウェーハを載置し、平坦化熱処理を行った際に、貼り合わせウェーハ周辺部のエッチングが抑制され、膜厚均一性に優れた平坦化熱処理が可能となることを見出した。
以下、本発明の貼り合せウェーハの製造方法について、実施態様の一例として、図１を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
まず、ボンドウェーハ１及びベースウェーハ３として、例えば、シリコン単結晶のベアウェーハを２枚用意し、ボンドウェーハ１の表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してイオン注入層２を形成し、ボンドウェーハ１のイオン注入した表面と、ベースウェーハ３の表面とを酸化膜４を介して貼り合わせを行う（図１（ａ））。
ここで、ボンドウェーハ材料としては、シリコン単結晶に限られず、ＳｉＧｅ結晶や化合物半導体等を用いることができ、ベースウェーハ材料としてはシリコン単結晶等の半導体材料以外に石英等の絶縁性材料を用いることができる。
また、ボンドウェーハ１にイオン注入層２を形成する際、注入エネルギー、注入線量、注入温度等その他のイオン注入条件を、所定の厚さの薄膜を得ることができるように適宜選択することができる。
また、図１（ａ）では、ボンドウェーハ１とベースウェーハ３を酸化膜４を介して貼り合せているが、本発明の貼り合わせウェーハの製造方法においては、酸化膜４を介さずに直接貼り合わせても良い。酸化膜４を介して貼り合わせる場合には、予めボンドウェーハ１又はベースウェーハ３の片方に酸化膜４が形成されていても良いし、両ウェーハに形成されていても良い。
また、ボンドウェーハ１にイオン注入層２を形成する際、注入エネルギー、注入線量、注入温度等その他のイオン注入条件を、所定の厚さの薄膜を得ることができるように適宜選択することができる。
また、図１（ａ）では、ボンドウェーハ１とベースウェーハ３を酸化膜４を介して貼り合せているが、本発明の貼り合わせウェーハの製造方法においては、酸化膜４を介さずに直接貼り合わせても良い。酸化膜４を介して貼り合わせる場合には、予めボンドウェーハ１又はベースウェーハ３の片方に酸化膜４が形成されていても良いし、両ウェーハに形成されていても良い。
次に、イオン注入層２でボンドウェーハを剥離させることにより、ベースウェーハ３上に薄膜５を有する貼り合わせウェーハ６を作製する（図１（ｂ））。この剥離は特に限定されないが、例えばＡｒ等の不活性ガス雰囲気下約３００〜１１００℃程度で熱処理を施すことにより行うことができる。
また、ボンドウェーハ１とベースウェーハ３とを貼り合わせる前に、どちらか一方又は両方のウェーハの貼り合わせ面にプラズマ処理を施して、結合強度を高めることによって、剥離熱処理を省略し、機械的に剥離させることもできる。
また、ボンドウェーハ１とベースウェーハ３とを貼り合わせる前に、どちらか一方又は両方のウェーハの貼り合わせ面にプラズマ処理を施して、結合強度を高めることによって、剥離熱処理を省略し、機械的に剥離させることもできる。
次に、予め表面をシリコン膜７で表面をコーティングしておいたサセプタ８に、貼り合わせウェーハ６を載置し、水素又は塩化水素を含む雰囲気中で薄膜５の表面を平坦化する熱処理を施す（図１（ｃ））。
このように、平坦化熱処理前に、予めサセプタ８の表面にシリコン膜７をコーティングしておくことで、貼り合わせウェーハ６の周辺部のエッチングが抑制され、平坦化熱処理後に膜厚均一性の良い薄膜５を得ることができるエッチングが可能となる。
尚、シリコン膜のコーティングはシラン、トリクロロシラン、又はジクロロシラン等のガスを用いて行うことができる。
また、サセプタの表面形状によっては、サセプタより貼り合わせウェーハ裏面の温度が低い場合に、図３（ａ）に示すようなシリコン膜の活性化エネルギーの違い（低温側においてデポ（堆積）反応が進む）が起因して、図３（ｂ）のように、シリコン膜２１がコーティングされたサセプタ２２に貼り合わせウェーハ２３を載置し、平坦化熱処理を施した際に、コーティングされたシリコンがエッチングされて貼り合わせウェーハ２３の裏面に移動、再デポ（堆積）し、サセプタの表面形状を反映した突起物２４が形成される場合がある。
従って、サセプタにコーティングするシリコン膜を、貼り合わせウェーハの裏面がサセプタと接触する領域を除く表面にコーティングしておくことで、即ち、シリコン膜と貼り合わせウェーハとが接触しないようにシリコン膜をコーティングしておくことで、平坦化熱処理時に、貼り合わせウェーハ裏面にサセプタ表面形状を反映した突起物が発生するのを防止することができ、デバイスプロセス中のフォトリソ工程でのフォーカス不良を抑制することができる。
このように、貼り合わせウェーハの裏面とサセプタとが接触する領域を除く表面にシリコン膜をコーティングするためには、図１に示すように、サセプタ８にダミーウェーハ９を載置し、該サセプタ８の表面をシリコン膜７でコーティングし（図１（ｃ’−１））、その後ダミーウェーハ９を一度取り出す（図１（ｃ’−２））ことで行うことができる。
このようにダミーウェーハを用いれば、貼り合わせウェーハが載置される領域はシリコン膜がないサセプタを作製することができる。このサセプタに貼り合わせウェーハ６を載置し、薄膜５の表面を平坦化する熱処理を施すことで（図１（ｃ’−３））、薄膜５の膜厚均一性が良く、更に、貼り合わせウェーハ６の裏面に突起物の発生がない貼り合わせウェーハ６を製造することができる。
このようにダミーウェーハを用いれば、貼り合わせウェーハが載置される領域はシリコン膜がないサセプタを作製することができる。このサセプタに貼り合わせウェーハ６を載置し、薄膜５の表面を平坦化する熱処理を施すことで（図１（ｃ’−３））、薄膜５の膜厚均一性が良く、更に、貼り合わせウェーハ６の裏面に突起物の発生がない貼り合わせウェーハ６を製造することができる。
また、水素又は塩化水素を含む雰囲気中での平坦化熱処理の生産性を上げるために、ダミーウェーハ９を用いたシリコン膜７のコーティングを行い、ダミーウェーハ９を取り出した後、複数枚連続して貼り合わせウェーハ６に平坦化熱処理を行い、シリコン膜７の効果がなくなったら、ダミーウェーハ９を用いて再度サセプタ８にシリコン膜７をコーティングし、続いて複数枚連続して貼り合わせウェーハ６に平坦化熱処理をしていくことが好ましい。
平坦化熱処理後は、得られた貼り合わせウェーハ６の薄膜５上にエピタキシャル層を成長させることができ、本発明の貼り合わせウェーハの製造方法を用いて製造された貼り合わせウェーハからは、膜厚均一性に優れたエピタキシャル層を得ることができる。従って、均一な膜厚を有する比較的厚いＳＯＩ層等の薄膜を有する貼り合わせウェーハを製造することができる。
以下、実施例と比較例を示して本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１、実施例２、比較例）
直径３００ｍｍのシリコン単結晶ウェーハを２枚準備し、水素イオン注入剥離法により、ＳＯＩ層の厚さが２５０ｎｍ、酸化膜層が３００ｎｍのＳＯＩウェーハを作製した。その後、平坦化熱処理を施すが、この平坦化熱処理の前に、下記表１に示すように、実施例１では平坦化熱処理時に用いるＳＯＩウェーハを載置するためのサセプタの全表面に、シリコン膜をコーティングしておき、実施例２では、ＳＯＩウェーハの裏面とサセプタが接触する領域を除く表面にシリコン膜をコーティングしておいた。比較例では、サセプタにシリコン膜のコーティングは行わなかった。
直径３００ｍｍのシリコン単結晶ウェーハを２枚準備し、水素イオン注入剥離法により、ＳＯＩ層の厚さが２５０ｎｍ、酸化膜層が３００ｎｍのＳＯＩウェーハを作製した。その後、平坦化熱処理を施すが、この平坦化熱処理の前に、下記表１に示すように、実施例１では平坦化熱処理時に用いるＳＯＩウェーハを載置するためのサセプタの全表面に、シリコン膜をコーティングしておき、実施例２では、ＳＯＩウェーハの裏面とサセプタが接触する領域を除く表面にシリコン膜をコーティングしておいた。比較例では、サセプタにシリコン膜のコーティングは行わなかった。
実施例１及び実施例２のシリコン膜のコーティングは以下の条件で行った。
温度：１０８０℃
ガス流量：ジクロロシラン ４５０ｓｃｃｍ、Ｈ２ ５３ｓｌｍ
時間：３分
温度：１０８０℃
ガス流量：ジクロロシラン ４５０ｓｃｃｍ、Ｈ２ ５３ｓｌｍ
時間：３分
次いで、上記のように準備しておいた実施例及び比較例で用いるサセプタに、上記ＳＯＩウェーハを載置し、平坦化熱処理を以下に示す条件で行った。各ＳＯＩウェーハのエッチング量を表１に示す。
温度：１０５０℃
ガス流量：ＨＣｌ ４００ｓｃｃｍ、Ｈ２ ５５ｓｌｍ
時間：７分
温度：１０５０℃
ガス流量：ＨＣｌ ４００ｓｃｃｍ、Ｈ２ ５５ｓｌｍ
時間：７分
平坦化熱処理後の膜厚均一性（平坦化熱処理後のＳＯＩ膜厚のＰ−Ｖ値をエッチング量で割った値（％））、ＳＯＩウェーハ裏面の突起の有無を下記表１に併せて示す。また、実施例１の平坦化熱処理後の膜厚分布及びＳＯＩウェーハの裏面の観察図（２ｍｍ角）をそれぞれ図４（ａ）及び図４（ｂ）に示す。同様に、実施例２の平坦化熱処理後の膜厚分布及びＳＯＩウェーハの裏面の観察図（２ｍｍ角）をそれぞれ図５（ａ）及び図５（ｂ）に示す。また、比較例の平坦化熱処理後の膜厚分布を図６に示す。
この際、ＳＯＩ膜厚分布はＡＤＥ社製ＡｃｕＭａｐを用い、裏面の観察はＷＹＫＯ社製非接触表面形状測定器を用いて測定した。尚、図４（ａ）、図５（ａ）、図６の断面図において、膜厚方向の目盛は、図４（ａ）、図５（ａ）についてはほぼ同一の尺度が用いられているのに対し、図６はこれらの約４倍の尺度が用いられている。
この際、ＳＯＩ膜厚分布はＡＤＥ社製ＡｃｕＭａｐを用い、裏面の観察はＷＹＫＯ社製非接触表面形状測定器を用いて測定した。尚、図４（ａ）、図５（ａ）、図６の断面図において、膜厚方向の目盛は、図４（ａ）、図５（ａ）についてはほぼ同一の尺度が用いられているのに対し、図６はこれらの約４倍の尺度が用いられている。
実施例１及び実施例２においては、平坦化熱処理後、エピタキシャル層を成長させた（温度：１０８０℃、ガス流量：ジクロロシラン ４５０ｓｃｃｍ、Ｈ２ ５３ｓｌｍ、時間：３分、エピタキシャル層膜厚：３μｍ）。エピタキシャル成長後の膜厚分布結果を表１に示す。
上記表１の結果及び図４〜図６より、平坦化熱処理前に予めサセプタの表面をシリコン膜でコーティングしておくことで、膜厚均一性が著しく改善することが判った。更に、実施例２のように、シリコン膜を、貼り合わせウェーハの裏面とサセプタが接触する領域を除く表面にコーティングすることで、平坦化熱処理中の貼り合わせウェーハ裏面の突起物発生を防止することができた。また、実施例１及び実施例２では、膜厚均一性に優れたエピタキシャルウェーハを作製することができた。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に含有される。
１…ボンドウェーハ、 ２…イオン注入層、 ３…ベースウェーハ、 ４…酸化膜、 ５…薄膜、 ６…貼り合わせウェーハ、 ７…シリコン膜、 ８…サセプタ、 ９…ダミーウェーハ、 １１…ボンドウェーハ、 １２…イオン注入層、 １３…ベースウェーハ、 １４…酸化膜、 １５…シリコン薄膜（ＳＯＩ層）、 １６…貼り合わせウェーハ、 ２１…シリコン膜、 ２２…サセプタ、 ２３…貼り合わせウェーハ、 ２４…突起物。
Claims (4)
- ボンドウェーハの表面から水素イオン、希ガスイオンの少なくとも一種類のガスイオンをイオン注入してイオン注入層を形成し、前記ボンドウェーハのイオン注入した表面とベースウェーハの表面とを直接又は酸化膜を介して貼り合わせた後、前記イオン注入層でボンドウェーハを剥離させることにより、前記ベースウェーハ上に薄膜を有する貼り合わせウェーハを作製し、その後、該貼り合わせウェーハに、水素又は塩化水素を含む雰囲気中で前記薄膜の表面を平坦化する熱処理を施す貼り合わせウェーハの製造方法において、
前記平坦化熱処理時に用いる前記貼り合わせウェーハを載置するためのサセプタの表面を、予めシリコン膜でコーティングしておく貼り合わせウェーハの製造方法であり、
前記サセプタにコーティングするシリコン膜を、前記貼り合わせウェーハの裏面が前記サセプタと接触する領域を除く表面にコーティングすることを特徴とする貼り合わせウェーハの製造方法。 - 前記ボンドウェーハ及びベースウェーハとして、シリコン単結晶ウェーハを用いることを特徴とする請求項１に記載の貼り合わせウェーハの製造方法。
- 前記貼り合わせウェーハの裏面と前記サセプタとが接触する領域を除くサセプタの表面のシリコン膜のコーティングを、前記サセプタにダミーウェーハを載置し、該サセプタの表面を前記シリコン膜でコーティングした後に前記ダミーウェーハを一度取り出すことで行うことを特徴とする請求項１に記載の貼り合わせウェーハの製造方法。
- 前記平坦化熱処理を行った貼り合わせウェーハの薄膜上に、エピタキシャル層を成長させることを特徴とする請求項１乃至請求項３のいずれか一項に記載の貼り合わせウェーハの製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010004271A JP5521561B2 (ja) | 2010-01-12 | 2010-01-12 | 貼り合わせウェーハの製造方法 |
| KR1020127017904A KR101722401B1 (ko) | 2010-01-12 | 2010-11-18 | 접합 웨이퍼의 제조 방법 |
| CN201080056111.4A CN102652347B (zh) | 2010-01-12 | 2010-11-18 | 贴合晶片的制造方法 |
| US13/514,414 US8691665B2 (en) | 2010-01-12 | 2010-11-18 | Method for producing bonded wafer |
| EP10842988.7A EP2525390B1 (en) | 2010-01-12 | 2010-11-18 | Method for producing bonded wafer |
| PCT/JP2010/006754 WO2011086628A1 (ja) | 2010-01-12 | 2010-11-18 | 貼り合わせウェーハの製造方法 |
| TW099141806A TWI493608B (zh) | 2010-01-12 | 2010-12-01 | Method of manufacturing wafers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010004271A JP5521561B2 (ja) | 2010-01-12 | 2010-01-12 | 貼り合わせウェーハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011146438A JP2011146438A (ja) | 2011-07-28 |
| JP5521561B2 true JP5521561B2 (ja) | 2014-06-18 |
Family
ID=44303935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010004271A Active JP5521561B2 (ja) | 2010-01-12 | 2010-01-12 | 貼り合わせウェーハの製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US8691665B2 (ja) |
| EP (1) | EP2525390B1 (ja) |
| JP (1) | JP5521561B2 (ja) |
| KR (1) | KR101722401B1 (ja) |
| CN (1) | CN102652347B (ja) |
| TW (1) | TWI493608B (ja) |
| WO (1) | WO2011086628A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5799740B2 (ja) * | 2011-10-17 | 2015-10-28 | 信越半導体株式会社 | 剥離ウェーハの再生加工方法 |
| JP5927894B2 (ja) * | 2011-12-15 | 2016-06-01 | 信越半導体株式会社 | Ｓｏｉウェーハの製造方法 |
| TWI533401B (zh) * | 2013-08-29 | 2016-05-11 | Bridgestone Corp | 晶座 |
| CN104891430B (zh) * | 2015-04-17 | 2016-09-28 | 上海华虹宏力半导体制造有限公司 | 硅片键合方法 |
| US9741685B2 (en) * | 2015-08-07 | 2017-08-22 | Lam Research Corporation | Methods for directly bonding silicon to silicon or silicon carbide to silicon carbide |
| JP6473970B2 (ja) * | 2015-10-28 | 2019-02-27 | 信越半導体株式会社 | 貼り合わせｓｏｉウェーハの製造方法 |
| JP6531743B2 (ja) * | 2016-09-27 | 2019-06-19 | 信越半導体株式会社 | 貼り合わせｓｏｉウェーハの製造方法 |
| CN112243967B (zh) * | 2020-09-10 | 2022-04-05 | 浙江省海洋水产研究所 | 一种具有间隙抖动诱捕的鱿钓机结构 |
| WO2024192097A1 (en) * | 2023-03-14 | 2024-09-19 | Atomera Incorporated | Method for making a radio frequency silicon-on-insulator (rfsoi) wafer including a superlattice |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3652324A (en) * | 1968-08-15 | 1972-03-28 | Westinghouse Electric Corp | A METHOD OF VAPOR DEPOSITING A LAYER OF Si{11 N{11 {0 ON A SILICON BASE |
| US3785862A (en) * | 1970-12-14 | 1974-01-15 | Rca Corp | Method for depositing refractory metals |
| US4247859A (en) * | 1974-11-29 | 1981-01-27 | Westinghouse Electric Corp. | Epitaxially grown silicon layers with relatively long minority carrier lifetimes |
| US4186684A (en) * | 1977-06-01 | 1980-02-05 | Ralph Gorman | Apparatus for vapor deposition of materials |
| US20030049372A1 (en) * | 1997-08-11 | 2003-03-13 | Cook Robert C. | High rate deposition at low pressures in a small batch reactor |
| US6120660A (en) * | 1998-02-11 | 2000-09-19 | Silicon Genesis Corporation | Removable liner design for plasma immersion ion implantation |
| US6217724B1 (en) * | 1998-02-11 | 2001-04-17 | Silicon General Corporation | Coated platen design for plasma immersion ion implantation |
| JP3358550B2 (ja) * | 1998-07-07 | 2002-12-24 | 信越半導体株式会社 | Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ |
| JP2001068424A (ja) | 1999-08-27 | 2001-03-16 | Taiheiyo Cement Corp | 半導体熱処理装置用材料及びその製造方法 |
| US6277194B1 (en) * | 1999-10-21 | 2001-08-21 | Applied Materials, Inc. | Method for in-situ cleaning of surfaces in a substrate processing chamber |
| JP2003163335A (ja) * | 2001-11-27 | 2003-06-06 | Shin Etsu Handotai Co Ltd | 貼り合わせウェーハの製造方法 |
| JP3758579B2 (ja) * | 2002-01-23 | 2006-03-22 | 信越半導体株式会社 | 熱処理装置および熱処理方法 |
| JP2004053515A (ja) | 2002-07-23 | 2004-02-19 | Yaskawa Electric Corp | エンコーダの逓倍回路 |
| US7022192B2 (en) * | 2002-09-04 | 2006-04-04 | Tokyo Electron Limited | Semiconductor wafer susceptor |
| US6774040B2 (en) * | 2002-09-12 | 2004-08-10 | Applied Materials, Inc. | Apparatus and method for surface finishing a silicon film |
| US6749684B1 (en) * | 2003-06-10 | 2004-06-15 | International Business Machines Corporation | Method for improving CVD film quality utilizing polysilicon getterer |
| JP4599816B2 (ja) * | 2003-08-01 | 2010-12-15 | 信越半導体株式会社 | シリコンエピタキシャルウェーハの製造方法 |
| JP4256763B2 (ja) * | 2003-11-19 | 2009-04-22 | 東京エレクトロン株式会社 | プラズマ処理方法及びプラズマ処理装置 |
| KR100852975B1 (ko) * | 2004-08-06 | 2008-08-19 | 가부시키가이샤 히다치 고쿠사이 덴키 | 열처리 장치 및 기판의 제조 방법 |
| DE102005045339B4 (de) * | 2005-09-22 | 2009-04-02 | Siltronic Ag | Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben |
| DE102005045338B4 (de) | 2005-09-22 | 2009-04-02 | Siltronic Ag | Epitaxierte Siliciumscheibe und Verfahren zur Herstellung von epitaxierten Siliciumscheiben |
| JP2008078427A (ja) * | 2006-09-22 | 2008-04-03 | Hitachi Kokusai Electric Inc | 熱処理装置 |
| JP4636110B2 (ja) * | 2008-04-10 | 2011-02-23 | 信越半導体株式会社 | Ｓｏｉ基板の製造方法 |
| US20100024840A1 (en) * | 2008-07-29 | 2010-02-04 | Chang-Lin Hsieh | Chamber plasma-cleaning process scheme |
| WO2011033752A1 (ja) * | 2009-09-17 | 2011-03-24 | 株式会社Sumco | エピタキシャルウェーハの製造方法および製造装置 |
| DE102010006725B4 (de) * | 2010-02-03 | 2016-03-03 | Siltronic Ag | Verfahren zur Herstellung einer Halbleiterscheibe aus Silizium mit einer epitaktisch abgeschiedenen Schicht |
-
2010
- 2010-01-12 JP JP2010004271A patent/JP5521561B2/ja active Active
- 2010-11-18 WO PCT/JP2010/006754 patent/WO2011086628A1/ja active Application Filing
- 2010-11-18 EP EP10842988.7A patent/EP2525390B1/en active Active
- 2010-11-18 CN CN201080056111.4A patent/CN102652347B/zh active Active
- 2010-11-18 US US13/514,414 patent/US8691665B2/en active Active
- 2010-11-18 KR KR1020127017904A patent/KR101722401B1/ko active IP Right Grant
- 2010-12-01 TW TW099141806A patent/TWI493608B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| EP2525390A1 (en) | 2012-11-21 |
| CN102652347B (zh) | 2015-07-01 |
| JP2011146438A (ja) | 2011-07-28 |
| US20120244679A1 (en) | 2012-09-27 |
| TW201131625A (en) | 2011-09-16 |
| EP2525390B1 (en) | 2016-05-11 |
| CN102652347A (zh) | 2012-08-29 |
| EP2525390A4 (en) | 2013-07-03 |
| KR20120112533A (ko) | 2012-10-11 |
| KR101722401B1 (ko) | 2017-04-03 |
| WO2011086628A1 (ja) | 2011-07-21 |
| TWI493608B (zh) | 2015-07-21 |
| US8691665B2 (en) | 2014-04-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5521561B2 (ja) | 貼り合わせウェーハの製造方法 | |
| TWI823763B (zh) | 工程基板結構 | |
| CN100419960C (zh) | Soi晶片的制造方法 | |
| KR101145074B1 (ko) | 반도체 기판의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법 | |
| US9496130B2 (en) | Reclaiming processing method for delaminated wafer | |
| KR101446517B1 (ko) | Ｓｏｉ 웨이퍼의 제조방법 | |
| US10431460B2 (en) | Method for producing SiC composite substrate | |
| JP2016136591A (ja) | 貼り合わせｓｏｉウェーハの製造方法 | |
| JP2000331899A (ja) | Ｓｏｉウェーハの製造方法およびｓｏｉウェーハ | |
| JP6443394B2 (ja) | 貼り合わせｓｏｉウェーハの製造方法 | |
| JP5802436B2 (ja) | 貼り合わせウェーハの製造方法 | |
| US20130102126A1 (en) | Method for manufacturing bonded wafer | |
| JP5493345B2 (ja) | Ｓｏｉウェーハの製造方法 | |
| JP5942948B2 (ja) | Ｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ | |
| JP5310004B2 (ja) | 貼り合わせウェーハの製造方法 | |
| JP2014011272A (ja) | 貼り合わせウェーハの製造方法 | |
| JP2012059889A (ja) | 貼り合わせウェーハの製造方法及びウェーハ載置用サセプタ | |
| JP6827442B2 (ja) | 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ | |
| JP6927143B2 (ja) | 貼り合わせｓｏｉウェーハの製造方法 | |
| KR20160052551A (ko) | 접합 웨이퍼의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130910 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131021 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140311 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140324 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5521561 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |