KR20160013037A - 접합 웨이퍼의 제조방법 - Google Patents
접합 웨이퍼의 제조방법 Download PDFInfo
- Publication number
- KR20160013037A KR20160013037A KR1020157033535A KR20157033535A KR20160013037A KR 20160013037 A KR20160013037 A KR 20160013037A KR 1020157033535 A KR1020157033535 A KR 1020157033535A KR 20157033535 A KR20157033535 A KR 20157033535A KR 20160013037 A KR20160013037 A KR 20160013037A
- Authority
- KR
- South Korea
- Prior art keywords
- temperature
- wafer
- holding
- treatment
- rta
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title abstract description 20
- 230000003647 oxidation Effects 0.000 claims abstract description 33
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 33
- 239000010409 thin film Substances 0.000 claims abstract description 32
- 239000001257 hydrogen Substances 0.000 claims abstract description 19
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 19
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 8
- 239000010408 film Substances 0.000 claims description 48
- 150000002500 ions Chemical class 0.000 claims description 17
- 239000007789 gas Substances 0.000 claims description 15
- -1 hydrogen ions Chemical class 0.000 claims description 7
- 235000012431 wafers Nutrition 0.000 description 128
- 238000010438 heat treatment Methods 0.000 description 59
- 230000003746 surface roughness Effects 0.000 description 14
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 12
- 239000001301 oxygen Substances 0.000 description 12
- 229910052760 oxygen Inorganic materials 0.000 description 12
- 229910052786 argon Inorganic materials 0.000 description 11
- 230000007423 decrease Effects 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000001965 increasing effect Effects 0.000 description 7
- 238000004140 cleaning Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 6
- 150000002431 hydrogen Chemical class 0.000 description 6
- 238000012423 maintenance Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 229910052799 carbon Inorganic materials 0.000 description 5
- 238000001816 cooling Methods 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 4
- 239000011261 inert gas Substances 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 238000003776 cleavage reaction Methods 0.000 description 3
- 230000007017 scission Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 238000003325 tomography Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
- H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3512—Cracking
- H01L2924/35121—Peeling or delaminating
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Element Separation (AREA)
Abstract
본 발명은, 접합 웨이퍼를 구성하는 본드웨이퍼를 박리한 후의 접합 웨이퍼에 대하여, 수소함유 분위기하에서 RTA처리를 행한 후, 희생 산화처리를 행하여 상기 박막을 감후하는 공정을 가지며, 상기 RTA처리의 유지개시온도를 1150℃보다 높은 온도로 하고, 상기 RTA처리의 유지종료온도를 1150℃ 이하로 한 조건으로, 상기 RTA처리를 행하는 접합 웨이퍼의 제조방법이다. 이에 따라, RTA처리와 희생 산화처리를 조합하여, 접합 웨이퍼의 박막 표면의 평탄화와 박막의 감후화를 행할 때에, BMD밀도의 증가를 억제하고, 또한, 박막 표면을 충분히 평탄화할 수 있는 접합 웨이퍼의 제조방법이 제공된다.
Description
본 발명은, 이온주입 박리법에 의한 접합 웨이퍼의 제조방법에 관한 것이다.
SOI(Silicon On Insulator) 웨이퍼의 제조방법, 특히 첨단 집적회로의 고성능화를 가능하게 하는 박막 SOI웨이퍼의 제조방법으로서, 이온주입한 웨이퍼를 접합 후에 박리하여 SOI웨이퍼를 제조하는 방법(이온주입 박리법: 스마트커트법(등록상표)이라고도 불리는 기술)이 주목을 받고 있다.
이 이온주입 박리법은, 2매의 실리콘 웨이퍼 중, 적어도 한쪽에 산화막(절연막)을 형성함과 함께, 한쪽 실리콘 웨이퍼(본드웨이퍼)의 상면으로부터 수소이온 또는 희가스이온 등의 가스이온을 주입하고, 이 웨이퍼 내부에 미소기포층(봉입층)을 형성시킨 후, 이 이온을 주입한 쪽의 면을, 산화막을 개재하여 다른쪽 실리콘 웨이퍼(베이스웨이퍼)와 밀착시키고, 그 후 열처리(박리 열처리)를 가해 미소기포층을 벽개(劈開)면으로 하여 한쪽 웨이퍼(본드웨이퍼)를 박막상으로 박리하고, 다시 열처리(결합 열처리)를 가해 강고하게 결합하여 SOI웨이퍼로 하는 기술이다(특허문헌 1 등 참조). 이 단계에서는, 벽개면(박리면)이 SOI층의 표면이 되어, SOI막두께가 얇으면서 균일성도 높은 SOI웨이퍼가 비교적 용이하게 얻어진다. 한편, 이 이온주입 박리법에서는 절연막을 개재하지 않고, 직접 본드웨이퍼와 베이스웨이퍼를 접합하여, 접합 웨이퍼를 제조할 수도 있다.
그러나, 박리 후의 SOI웨이퍼 표면에는 이온주입에 의한 데미지층이 존재하며, 또한, 표면거칠기가 통상의 실리콘 웨이퍼의 경면에 비해 큰 것으로 되어 있다. 따라서, 이온주입 박리법에서는, 이러한 데미지층과 표면거칠기를 제거하는 것이 필요해진다.
종래, 이 데미지층 등을 제거하기 위하여, 결합 열처리 후의 최종공정에 있어서, 터치폴리시(タッチポリッシュ)라 불리는 연마대(代)가 매우 적은 경면연마(취대(取り代): 100nm 정도)가 행해지고 있었다. 그런데, SOI층에 기계가공적 요소를 포함하는 연마를 해버리면, 연마의 취대가 균일하지 않기 때문에, 수소이온 등의 주입과 박리에 의해 달성된 SOI층의 막두께 균일성이 악화된다는 문제가 발생한다.
이러한 문제점을 해결하기 위한 방법으로서, 상기 터치폴리시 대신에 고온열처리를 행하여 표면거칠기를 개선하는 평탄화처리가 행해지게 되었다.
예를 들어, 특허문헌 2에서는, 박리 열처리 후(또는 결합 열처리 후)에, SOI층의 표면을 연마하는 일 없이 수소를 포함하는 환원성 분위기하의 열처리(급속가열·급속냉각 열처리(RTA처리, Rapid Thermal Annealing))를 가하는 것을 제안하고 있다. 그리고, 특허문헌 3의 청구항 2 등에서는, 박리 열처리 후(또는 결합 열처리 후)에, 산화성 분위기하의 열처리에 의해 SOI층에 산화막을 형성한 후에 이 산화막을 제거(희생 산화처리)하고, 다음에 환원성 분위기의 열처리(급속가열·급속냉각 열처리(RTA처리))를 가하는 것을 제안하고 있다.
또한, 특허문헌 4에서는, 박리면을 직접 산화할 때에 발생하기 쉬운 OSF(Oxidation induced Stacking Faults)를 회피하기 위하여, 불활성가스, 수소가스, 혹은 이들의 혼합가스 분위기하에서의 평탄화 열처리 후에 희생 산화처리를 행함으로써, 박리면의 평탄화와 OSF의 회피를 동시에 달성하고 있다.
특허문헌 5에서는, 박리 후의 접합 웨이퍼의 결합강도를 높이기 위한 결합 열처리를 산화성 분위기에서 행할 때, 박리면에 발생하기 쉬운 OSF를 확실하게 회피하기 위하여, 결합 열처리로서, 950℃ 미만의 온도에서 산화 열처리를 행한 후에, 5% 이하의 산소를 포함하는 불활성가스 분위기에서, 1000℃ 이상의 온도에서 열처리를 행하는 것이 개시되어 있다.
나아가, 특허문헌 6에서는, RTA처리와 희생 산화처리를 조합하여 접합 웨이퍼의 박막 표면의 평탄화와 박막의 감후(減厚)를 행할 때에, BMD밀도의 증가를 억제하고, 또한, 박막 표면을 충분히 평탄화할 수 있는 접합 웨이퍼의 제조방법을 제공하는 것을 목적으로 하고, 본드웨이퍼를 박리시킨 후의 접합 웨이퍼에 대하여, 수소함유 분위기하에서 제1의 RTA처리를 행한 후, 희생 산화처리를 행하여 박막을 감후하고, 그 후, 수소함유 분위기하에서, 제1의 RTA처리보다 높은 온도에서 제2의 RTA처리를 행하는 접합 웨이퍼의 제조방법이 개시되어 있다.
이온주입 박리법에 의해 SOI웨이퍼 등의 접합 웨이퍼를 제작하는 경우에 있어서, 박리 직후의 박막 표면(박리면이며, SOI웨이퍼에서는 SOI층의 표면이다.)의 평탄화나 이온주입에 의한 데미지층을 제거하기 위하여, 수소를 포함하는 환원성 분위기하에 있어서 고온의 RTA처리를 가하는 것이나, 그 RTA처리 전후에 희생 산화처리를 행하는 것은 상기 문헌을 통해 알려져 있다.
그런데, RTA처리와 희생 산화처리를 조합함으로써 박막 표면의 평탄화와 박막의 감후화(데미지 제거와 막두께 조정)를 행하면, 베이스웨이퍼 중의 산소석출물(BMD, Bulk Micro Defect(벌크미소결함))의 밀도가 증대하는 경우가 있는 것이 분명해졌다. 일반적으로는 RTA처리에 의해 BMD는 용해되기 때문에, BMD밀도는 감소된다고 알려져 있다. 그러나, RTA처리에 의해 일단은 큰 사이즈의 BMD가 감소되었다고 해도, 작은 사이즈의 BMD핵이 새롭게 고밀도로 발생하고, 이 핵이 그 후의 희생 산화처리에 의해 큰 사이즈의 BMD로 성장하여, 그 결과, BMD밀도가 오히려 증대한다는 현상이 분명해졌다. 나아가, RTA처리를 높은 온도로 하면 할수록, 후속하는 산화 열처리에 의한 BMD밀도가 보다 증대하는 관계가 있는 것이 분명해졌다.
BMD밀도가 높은 경우에는, 디바이스 프로세스의 열처리를 받아 접합 웨이퍼(예를 들어 SOI웨이퍼)가 크게 변형되어, 포토리소그래피 공정에서 패턴이 어긋나 불량해진다는 문제가 발생하는 경우가 있다고 알려져 있으며, 특히 미세한 포토리소그래피를 필요로 하는 고성능의 첨단 집적회로의 제조에 이용되는 접합 웨이퍼에 있어서는, BMD밀도의 증가를 억제하는 것이 중요한 품질항목이라 여겨지고 있다.
본 발명은 상기 서술한 바와 같은 문제를 감안하여 이루어진 것으로, RTA처리와 희생 산화처리를 조합하여, 접합 웨이퍼의 박막 표면의 평탄화와 박막의 감후화를 행할 때에, BMD밀도의 증가를 억제하고, 또한, 박막 표면을 충분히 평탄화할 수 있는 접합 웨이퍼의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은, 본드웨이퍼의 표면으로부터 수소이온, 희가스이온 중 적어도 1종류의 가스이온을 이온주입하여 이온주입층을 형성하고, 상기 본드웨이퍼의 이온주입한 표면과 베이스웨이퍼의 표면을 직접 혹은 절연막을 개재하여 접합한 후, 상기 이온주입층에서 본드웨이퍼를 박리시킴으로써, 상기 베이스웨이퍼 상에 박막을 갖는 접합 웨이퍼를 제작하는, 접합 웨이퍼의 제조방법에 있어서, 상기 본드웨이퍼를 박리한 후의 접합 웨이퍼에 대하여, 수소함유 분위기하에서 RTA처리를 행한 후, 희생 산화처리를 행하여 상기 박막을 감후하는 공정을 가지며, 상기 RTA처리의 유지개시온도를 1150℃보다 높은 온도로 하고, 상기 RTA처리의 유지종료온도를 1150℃ 이하로 한 조건으로, 상기 RTA처리를 행하는 것을 특징으로 하는 접합 웨이퍼의 제조방법을 제공한다.
이러한 유지개시온도 및 유지종료온도로 한다면, 박막의 표면을 충분히 평탄화할 수 있다. 이와 함께, 유지종료온도를 상기 온도로 함으로써, 접합 웨이퍼에 있어서의 작은 사이즈의 새로운 BMD핵의 형성을 충분히 억제할 수 있다. 그 결과, RTA처리의 후에 희생 산화처리를 행하여, 박막의 감후를 행하여도, BMD밀도의 증가를 억제할 수 있다.
또한, 상기 유지개시온도로부터 상기 유지종료온도까지의 유지시간 중은, 온도하강을 수반하나 온도상승을 수반하지 않는 것이 바람직하다.
이렇게 유지시간 중의 온도를 조절함으로써, RTA처리의 최초의 단계에 있어서, 충분히 박막 표면의 평탄화를 할 수 있는 고온으로 했다고 하여도, RTA처리의 최후의 단계에서, 보다 확실하게 1150℃ 이하로 할 수 있고, 처리시간도 단축시킬 수 있다.
또한 상기 유지개시온도를 1175℃ 이상 1250℃ 이하로 하고, 상기 유지종료온도를 1100℃ 이상 1150℃ 이하로 하는 것이 바람직하다.
이러한 유지개시온도 및 유지종료온도로 한다면, 보다 박막의 표면을 평탄화할 수 있다. 이와 함께, 유지종료온도를 상기 범위로 함으로써, 작은 사이즈의 새로운 BMD핵의 형성을 충분히 억제할 수 있다.
본 발명의 접합 웨이퍼의 제조방법에 따라, 유지온도의 최초에서 온도가 높고 최후에서 온도가 낮은 RTA처리를 하고, 그 후 희생 산화처리를 행함으로써, 표면거칠기가 작고, BMD밀도가 낮은 접합 웨이퍼를 제조할 수 있다. 이처럼 BMD밀도가 작은 접합 웨이퍼이면, 디바이스 프로세스의 열처리를 받아도 접합 웨이퍼가 크게 변형되지도 않으며, 포토리소그래피 공정에서 패턴이 어긋나 불량해진다는 문제가 발생하기 어렵다.
도 1은 실시예 1의 접합 웨이퍼를 제조할 때의 RTA처리의 온도프로파일을 나타내는 그래프이다.
도 2는 실시예 2의 접합 웨이퍼를 제조할 때의 RTA처리의 온도프로파일을 나타내는 그래프이다.
도 3은 실시예 3의 접합 웨이퍼를 제조할 때의 RTA처리의 온도프로파일을 나타내는 그래프이다.
도 4는 실시예 4의 접합 웨이퍼를 제조할 때의 RTA처리의 온도프로파일을 나타내는 그래프이다.
도 5는 비교예 1의 접합 웨이퍼를 제조할 때의 RTA처리의 온도프로파일을 나타내는 그래프이다.
도 6은 비교예 2의 접합 웨이퍼를 제조할 때의 RTA처리의 온도프로파일을 나타내는 그래프이다.
도 7은 본 발명의 접합 웨이퍼의 제조방법의 실시태양의 일 예를 나타내는 플로우도이다.
도 2는 실시예 2의 접합 웨이퍼를 제조할 때의 RTA처리의 온도프로파일을 나타내는 그래프이다.
도 3은 실시예 3의 접합 웨이퍼를 제조할 때의 RTA처리의 온도프로파일을 나타내는 그래프이다.
도 4는 실시예 4의 접합 웨이퍼를 제조할 때의 RTA처리의 온도프로파일을 나타내는 그래프이다.
도 5는 비교예 1의 접합 웨이퍼를 제조할 때의 RTA처리의 온도프로파일을 나타내는 그래프이다.
도 6은 비교예 2의 접합 웨이퍼를 제조할 때의 RTA처리의 온도프로파일을 나타내는 그래프이다.
도 7은 본 발명의 접합 웨이퍼의 제조방법의 실시태양의 일 예를 나타내는 플로우도이다.
이하, 본 발명의 접합 웨이퍼의 제조방법에 대하여, 실시태양의 일 예로서, 도면을 참조하면서 상세하게 설명하나, 본 발명은 이것으로 한정되는 것은 아니다.
본 발명의 접합 웨이퍼의 제조방법은 이하에서는 SOI웨이퍼를 제조하는 태양을 중심으로 설명하나, 본 발명의 방법은 절연막을 형성하지 않고서 직접 2매의 웨이퍼를 접합하는 직접 접합 웨이퍼의 제조에도 적용할 수 있다.
도 7은 본 발명의 접합 웨이퍼의 제조방법의 플로우도이다.
먼저, 도 7의 공정(a)에 나타내는 바와 같이, 본드웨이퍼(10) 및 지지기판이 되는 베이스웨이퍼(11)를 준비한다. 본드웨이퍼(10) 및 베이스웨이퍼(11)는 경면연마된 실리콘 단결정 웨이퍼로 할 수 있다.
이때, 공정(a)에 있어서, 접합 웨이퍼의 지지기판이 되는 베이스웨이퍼(11)로서, 그 후의 열처리에 있어서 내슬립전위특성을 발휘할 수 있도록, 비교적 높은 산소농도의 기판을 선택하는 경우가 있다. 또한, 베이스웨이퍼(11)로서 게터링에 의해 디바이스 활성층으로부터 불순물의 영향을 저감시킬 목적으로, 산소농도, 질소농도 또는 붕소농도가 높은 기판을 선택하는 경우가 있다. 이처럼, 접합 웨이퍼에 이용하는 기판의 종류에 따라, 잠재적으로 접합 웨이퍼의 BMD밀도가 보다 증가하기 쉬운 상황을 선택하는 경우가 있으나, 본 발명이라면, 이들과 같은 기판을 이용하여도 BMD밀도의 증가를 효과적으로 억제할 수 있다.
다음에, 도 7의 공정(b)에 나타내는 바와 같이, 예를 들어 열산화나 CVD산화 등에 의해 본드웨이퍼(10)에 매립산화막이 되는 산화막(12)을 형성한다. 산화막 대신에, 질화막이나 산질화막 등의 공지의 절연막을 형성할 수 있다. 이 산화막(절연막)(12)은, 베이스웨이퍼(11)에만 형성해도 되고, 양 웨이퍼에 형성해도 되고, 또한, 직접 접합 웨이퍼를 제조하는 경우에는 형성하지 않아도 된다.
다음에, 도 7의 공정(c)에 나타내는 바와 같이, 본드웨이퍼(10)의 표면으로부터 수소이온, 희가스이온 중 적어도 1종류의 가스이온을 이온주입하여 이온주입층(13)을 형성한다. 예를 들어 본드웨이퍼(10)의 표면에 형성한 산화막(12)의 표면으로부터, 이온주입기에 의해 수소이온 및 희가스이온 중 적어도 1종류의 가스이온을 주입하여, 본드웨이퍼(10)의 내부에 이온주입층(13)을 형성한다. 이 공정(c)에서는, 목표로 하는 두께의 박막을 얻을 수 있도록, 이온주입가속전압을 선택할 수 있다.
다음에, 도 7의 공정(d)에 나타내는 바와 같이, 본드웨이퍼(10)의 이온주입한 표면과 베이스웨이퍼(11)의 표면을 직접 혹은 절연막(12)을 개재하여 접합한다. 한편, 접합하기 전에, 웨이퍼의 표면에 부착되어 있는 파티클이나 유기물을 제거하기 위하여, 양 웨이퍼에 접합전 세정을 행할 수도 있고, 또한, 접합계면의 결합강도를 높이기 위하여, 웨이퍼 표면에 플라즈마처리를 실시할 수도 있다.
다음에, 도 7의 공정(e)에 나타내는 바와 같이, 이온주입층(13)에서 본드웨이퍼(10)를 박리시킨다. 이에 따라, 베이스웨이퍼(11) 상에 박막(16)을 갖는 접합 웨이퍼(15)를 제작한다. 이 공정(e)에서는, 예를 들어 불활성가스 분위기하, 350℃~500℃의 온도에서 접합 웨이퍼를 유지하여 이온주입층(13)에 있어서 미소기포층을 발생시키는 열처리를 포함하는 열처리를 실시하고, 이온주입층(미소기포층)(13)을 경계로 하여 본드웨이퍼(10)를 박리시켜, 베이스웨이퍼(11) 상에 매립산화막(매립절연막)(14)과 박막(16)을 갖는 접합 웨이퍼(15)를 얻는다.
공정(a)~(e) 후, 도 7의 공정(f)에 나타내는 바와 같이, 본드웨이퍼(10)를 박리한 후의 접합 웨이퍼(15)에 대하여, 수소함유 분위기하에서 RTA처리를 행하여, 박막(16)의 박리면을 평탄화한다. 이 RTA처리의 유지개시온도를 1150℃보다 높은 온도로 하고, RTA처리의 유지종료온도를 1150℃ 이하로 한다. 이 RTA처리는, 램프가열방식의 매엽식(枚葉式) 열처리로를 이용할 수 있고, 또한, 추가로 애피택셜 성장까지 행할 수 있는 이른바 애피택셜 성장로를 이용할 수도 있다.
이러한 유지개시온도 및 유지종료온도로 한다면, 고온유지 중의 평균온도를 높일 수 있어, 박막의 표면을 충분히 평탄화할 수 있다. 이와 함께, 유지종료온도를 상기 온도로 내림으로써, 접합 웨이퍼에 있어서의 작은 사이즈의 새로운 BMD핵의 형성을 충분히 억제할 수 있다.
일반적으로는, RTA처리에 의해, BMD는 일단은 용해되어 감소되지만, 역으로 보다 작은 사이즈의 BMD핵을 고밀도로 형성하고 있는 것으로 생각된다. 그러나, 본 발명의 접합 웨이퍼의 제조방법에 있어서의 RTA처리에 의해, 상기와 같이, 작은 사이즈의 새로운 BMD핵의 형성을 충분히 억제할 수 있다.
본 발명에 있어서의 유지개시온도, 유지종료온도란, 급속승온(10℃/초 이상(50℃/초 이하가 일반적)), 고온유지, 급속강온(10℃/초 이상(50℃/초 이하가 일반적))하는 RTA처리에 있어서 급속승온과 급속강온 사이에 끼인 고온유지시간의 최초와 최후의 온도이다.
본 발명에 있어서의 유지개시온도는, 급속승온이 끝나는 점의 온도이다. 즉 RTA처리에서는 급속승온을 통해 유지온도까지 승온해 가는 것인데, 본 발명에 있어서의 유지개시온도는, 그 승온속도가 급격히 저하되는 점의 온도이다. 특히, 고온유지개시온도로부터 온도는 일정해지거나, 저하된다.
본 발명에 있어서의 유지종료온도는, 급속강온이 시작되는 점이며, 강온속도가 급격히 빨라지는 점의 온도이다. 예를 들어 온도가 1150℃ 이하가 되었을 때에, 강온속도를 급격히 빠르게 하여 예를 들어 강온속도가 10℃/초 이상이 된 점을 유지종료온도라고 정할 수 있다.
또한, 유지개시온도로부터 유지종료온도까지의 유지시간 중은, 온도하강을 수반하나 온도상승을 수반하지 않는 RTA처리로 하는 것이 바람직하다. 이와 같이 유지시간 중의 온도를 조절함으로써, RTA처리의 최초의 단계에 있어서, 충분히 박막 표면의 평탄화를 할 수 있는 고온으로 했다고 하여도, RTA처리의 최후의 단계에서, 보다 확실하게 1150℃ 이하로 할 수 있다. 또한, 고온유지시간도 단축시킬 수 있다. 고온유지시간 중의 온도의 강온은 특별히 한정되지 않으나, 예를 들어, 도 1~도 4와 같은 패턴으로 행할 수 있고, 일정속도로 강온시킬 수도 있고, 유지개시온도에서 일정시간 유지한 후에 강온할 수도 있다. 강온속도는 예를 들어 0.1~5℃/초로 할 수 있다.
또한, RTA처리에 있어서의 유지개시온도를 1175℃ 이상 1250℃ 이하로 하고, 유지종료온도를 1100℃ 이상 1150℃ 이하로 하는 것이 바람직하다. 나아가 RTA처리에 있어서 보다 표면거칠기의 개선효과를 높이기 위해서는, 유지개시온도는 가능하다면 고온, 예를 들어 1200℃ 이상인 것이 바람직하다.
이러한 유지개시온도 및 유지종료온도로 한다면, 고온유지 중의 평균온도를 높일 수 있어, 보다 박막의 표면을 평탄화할 수 있다. 이와 함께, 유지종료온도를 상기 범위로 함으로써, 작은 사이즈의 새로운 BMD핵의 형성을 충분히 억제할 수 있다.
공정(f)의 RTA처리를 행한 후, 도 7의 공정(g)에 나타내는 바와 같이, 희생 산화처리를 행하여 박막(16)을 감후한다. 예를 들어, 배치식 종형로(縱型爐)를 이용한 산화 열처리에 의해, 박막(16)의 표면을 열산화하여 산화막을 형성하고, 그 산화막을 HF를 함유하는 수용액 등으로 제거함으로써, 박막(16)을 감후한다.
상기 희생 산화처리를 행할 때에는, 조정하고자 하는 막두께에 따라 산화막 두께를 선택한다. 단, 박리면에 발생하기 쉬운 OSF를 확실하게 회피하기 위하여, 본드웨이퍼(10)와 베이스웨이퍼(11)의 결합력을 높이는 결합 열처리로서, 950℃ 미만의 온도에서 산화 열처리를 행한 후에 5% 이하의 산소를 포함하는 불활성가스 분위기에서 1000℃ 이상의 온도에서 열처리를 행하고, 그 후 성장한 산화막을 제거하는 경우가 있다.
상기 공정(f)의 RTA처리 및 공정(g)의 희생 산화처리는, 복수회 반복되는 경우가 있다. 종래의 조건으로는, RTA처리 및 희생 산화처리를 반복할 때마다, RTA처리에서는 BMD가 소거되는 한편 작은 BMD핵은 생성되고, 희생 산화에서는 BMD의 사이즈가 성장하게 된다. 그러나, 본 발명에 있어서의 RTA처리에서는, 상기와 같이 작은 사이즈의 새로운 BMD핵의 형성을 충분히 억제할 수 있으므로, 희생 산화처리에 의한 BMD밀도의 증가를 억제할 수 있다.
이와 같이 본 발명에서는, 본드웨이퍼를 박리한 후의 접합 웨이퍼에 대하여, 수소함유 분위기하에서 RTA처리를 행할 때에, 처리의 최초의 단계에 있어서는 충분히 표면을 평탄화할 수 있는 높은 온도까지 상승시켜 박막 표면의 평탄화를 실행한 후, 처리의 최후의 단계에 있어서는 작은 사이즈의 새로운 BMD핵의 형성이 거의 발생하지 않는 상한의 온도 이하까지 온도를 저하하는, 온도유지의 프로파일을 갖는, 열처리방법으로 RTA처리를 행할 수 있다. RTA처리에 있어서 새로운 BMD핵의 형성이 거의 없으므로, RTA처리 후에 희생 산화처리에 의해 박막(16)을 감후하여도, BMD밀도의 증가를 억제할 수 있다.
실시예
이하, 실시예 및 비교예를 통해 본 발명을 보다 구체적으로 설명하나, 본 발명은 이것들로 한정되는 것은 아니다.
(실시예 1)
본드웨이퍼로서 COP(Crystal Originated Particle)가 없는 실리콘 단결정 웨이퍼(직경 300mm, 결정방위 <100>)를 준비하였다. 이 본드웨이퍼에 190nm의 산화막을 성장시킨 후, 이온주입기로, 50keV의 가속에너지로 H+이온을 5×1016atoms/cm2 주입하여 이온주입층을 형성하였다.
베이스웨이퍼로서 산소농도가 22.4ppma(ASTM'79)인 실리콘 단결정 웨이퍼(산화막없음, 직경 300mm, 결정방위 <100>)를 준비하고, 본드웨이퍼의 주입면을 접합면으로 하여 베이스웨이퍼에 밀착시켰다. 그 후, 이 밀착시킨 웨이퍼에 대하여 배치식 횡형(橫型) 열처리로에 의해, 투입온도 200℃, 최고온도 500℃의 열처리를 실시하고, 본드웨이퍼를 이온주입층으로부터 박리하여, 베이스웨이퍼 상에 SOI층을 형성하였다.
이 SOI층의 표면에, 매엽식 RTA장치에 의해 수소 50% 아르곤 50% 혼합가스의 분위기에서, 급속승온(30℃/초)/급속강온(30℃/초)에 끼인 온도유지시간의 스텝의 유지개시시의 온도를 1175℃로 하고, 유지시간의 30초간 온도를 단조롭게 감소시켜, 유지종료시의 온도를 1150℃로 한, RTA처리를 실시하였다. 이때의 열처리의 온도프로파일은 도 1이다. 그 후, 배치식 종형 열처리로에 의해, 900℃의 파이로(パイロ)산화 및 1050℃의 산소 1%를 포함하는 Ar가스열처리를 행하고, SOI표면(SOI층의 표면)에 산화막 성장을 실시하였다. 그 후 HF세정으로 산화막을 제거함으로써, SOI막두께를 90nm로 조정하였다.
이 SOI웨이퍼에 대하여, 적외선 토모그래프 장치에 의해 베이스웨이퍼의 이면으로부터 200μm까지의 깊이영역에 존재하는 BMD의 밀도를 측정한 결과, 1.1×107카운트/cm3의 밀도를 얻었다. 다시, 이 웨이퍼의 표면거칠기를 AFM(원자간력현미경)에 있어서 가로세로 30μm의 영역에서 측정을 행한 결과, RMS(이승평균제곱근(二乘平均平方根))값은 0.38nm였다.
(실시예 2)
실시예 1과 동일조건으로 본드웨이퍼를 이온주입층으로부터 박리하여, 베이스웨이퍼 상에 SOI층을 형성하였다. 이 SOI층의 표면에, 매엽식 RTA장치에 의해 수소 50% 아르곤 50% 혼합가스의 분위기에서, 급속승온(30℃/초)/급속강온(30℃/초)에 끼인 온도유지시간의 스텝의 유지개시시의 온도를 1175℃로 하고, 유지시간의 처음 10초간은 1175℃를 유지하고, 10초후부터 20초간 온도를 단조롭게 감소시켜, 유지종료시의 온도를 1150℃로 한 RTA처리를 실시하였다. 이때의 열처리의 온도프로파일은 도 2이다. 그 후, 배치식 종형 열처리로에 의해, 900℃의 파이로산화 및 1050℃의 산소 1%를 포함하는 Ar가스열처리를 행하고, SOI표면에 산화막 성장을 실시하였다. 그 후 HF세정으로 산화막을 제거함으로써, SOI막두께를 90nm로 조정하였다.
이 SOI웨이퍼에 대하여, 적외선 토모그래프 장치에 의해 베이스웨이퍼의 이면으로부터 200μm까지의 깊이영역에 존재하는 BMD의 밀도를 측정한 결과, 1.2×107카운트/cm3의 밀도를 얻었다. 다시, 이 웨이퍼의 표면거칠기를 AFM에 있어서 가로세로 30μm의 영역에서 측정을 행한 결과, RMS값은 0.36nm였다.
(실시예 3)
실시예 1과 동일조건으로 본드웨이퍼를 이온주입층으로부터 박리하여, 베이스웨이퍼 상에 SOI층을 형성하였다. 이 SOI층의 표면에, 매엽식 RTA장치에 의해 수소 50% 아르곤 50% 혼합가스의 분위기에서, 급속승온(30℃/초)/급속강온(30℃/초)에 끼인 온도유지시간의 스텝의 유지개시시의 온도를 1200℃로 하고, 유지시간의 30초간 온도를 단조롭게 감소시켜, 유지종료시의 온도를 1100℃로 한 RTA처리를 실시하였다. 이때의 열처리의 온도프로파일은 도 3이다. 그 후, 배치식 종형 열처리로에 의해, 900℃의 파이로산화 및 1050℃의 산소 1%를 포함하는 Ar가스열처리를 행하고, SOI표면에 산화막 성장을 실시하였다. 그 후 HF세정으로 산화막을 제거함으로써, SOI막두께를 90nm로 조정하였다.
이 SOI웨이퍼에 대하여, 적외선 토모그래프 장치에 의해 베이스웨이퍼의 이면으로부터 200μm까지의 깊이영역에 존재하는 BMD의 밀도를 측정한 결과, 9.0×106카운트/cm3의 밀도를 얻었다. 다시, 이 웨이퍼의 표면거칠기를 AFM에 있어서 가로세로 30μm의 영역에서 측정을 행한 결과, RMS값은 0.35nm였다.
(실시예 4)
실시예 1과 동일조건으로 본드웨이퍼를 이온주입층으로부터 박리하여, 베이스웨이퍼 상에 SOI층을 형성하였다. 이 SOI층의 표면에, 매엽식 RTA장치에 의해 수소 50% 아르곤 50% 혼합가스의 분위기에서, 급속승온(30℃/초)/급속강온(30℃/초)에 끼인 온도유지시간의 스텝의 유지개시시의 온도를 1160℃로 하고, 유지시간의 30초간 온도를 단조롭게 감소시켜, 유지종료시의 온도를 1100℃로 한 RTA처리를 실시하였다. 이때의 열처리의 온도프로파일은 도 4이다. 그 후, 배치식 종형 열처리로에 의해, 900℃의 파이로산화 및 1050℃의 산소 1%를 포함하는 Ar가스열처리를 행하고, SOI표면에 산화막 성장을 실시하였다. 그 후 HF세정으로 산화막을 제거함으로써, SOI막두께를 90nm로 조정하였다.
이 SOI웨이퍼에 대하여, 적외선 토모그래프 장치에 의해 베이스웨이퍼의 이면으로부터 200μm까지의 깊이영역에 존재하는 BMD의 밀도를 측정한 결과, 8.0×106카운트/cm3의 밀도를 얻었다. 다시, 이 웨이퍼의 표면거칠기를 AFM에 있어서 가로세로 30μm의 영역에서 측정을 행한 결과, RMS값은 0.42nm였다.
(비교예 1)
실시예 1과 동일조건으로 본드웨이퍼를 이온주입층으로부터 박리하여, 베이스웨이퍼 상에 SOI층을 형성하였다. 이 SOI층의 표면에, 매엽식 RTA장치에 의해 수소 50% 아르곤 50% 혼합가스의 분위기에서, 급속승온(30℃/초)/급속강온(30℃/초)에 끼인 온도유지시간의 스텝의 유지개시온도를 1175℃로 하고, 유지시간의 30초간 온도를 유지한 상태로, 유지종료시의 온도를 1175℃의 상태로 한 RTA처리를 실시하였다. 이때의 열처리의 온도프로파일은 도 5이다. 그 후, 배치식 종형 열처리로에 의해, 900℃의 파이로산화 및 1050℃의 산소 1%를 포함하는 Ar가스열처리를 행하고, SOI표면에 산화막 성장을 실시하였다. 그 후 HF세정으로 산화막을 제거함으로써, SOI막두께를 90nm로 조정하였다.
이 SOI웨이퍼에 대하여, 적외선 토모그래프 장치에 의해 베이스웨이퍼의 이면으로부터 200μm까지의 깊이영역에 존재하는 BMD의 밀도를 측정한 결과, 3.0×107카운트/cm3의 밀도를 얻었다. 다시, 이 웨이퍼의 표면거칠기를 AFM에 있어서 가로세로 30μm의 영역에서 측정을 행한 결과, RMS값은 0.37nm였다.
(비교예 2)
실시예 1과 동일조건으로 본드웨이퍼를 이온주입층으로부터 박리하여, 베이스웨이퍼 상에 SOI층을 형성하였다. 이 SOI층의 표면에, 매엽식 RTA장치에 의해 수소 50% 아르곤 50% 혼합가스의 분위기에서, 급속승온(30℃/초)/급속강온(30℃/초)에 끼인 온도유지시간의 스텝의 유지개시시의 온도를 1100℃로 하고, 유지시간의 30초간 온도를 유지한 상태로, 유지종료시의 온도를 1100℃의 상태로 한 RTA처리를 실시하였다. 이때의 열처리의 온도프로파일은 도 6이다. 그 후, 배치식 종형 열처리로에 의해, 900℃의 파이로산화 및 1050℃의 산소 1%를 포함하는 Ar가스열처리를 행하고, SOI표면에 산화막 성장을 실시하였다. 그 후 HF세정으로 산화막을 제거함으로써, SOI막두께를 90nm로 조정하였다.
이 SOI웨이퍼에 대하여, 적외선 토모그래프 장치에 의해 베이스웨이퍼의 이면으로부터 200μm까지의 깊이영역에 존재하는 BMD의 밀도를 측정한 결과, 8.0×106카운트/cm3의 밀도를 얻었다. 다시, 이 웨이퍼의 표면거칠기를 AFM에 있어서 가로세로 30μm의 영역에서 측정을 행한 결과, RMS값은 0.55nm였다.
실시예 1~실시예 4, 비교예 1 및 비교예 2의 조건 및 결과를 표 1에 정리하였다.
[표 1]
표 1에 나타내는 바와 같이, 표면거칠기는, 주로 고온유지 중의 평균온도에 의존하고, BMD밀도는, 주로 고온유지의 종료온도에 의존하는 것으로 생각된다. 실시예 1, 2와 비교예 1을 비교하면, 표면거칠기에는 큰 차이는 없지만, 유지종료온도가 낮은 실시예 1, 2의 BMD밀도는, 비교예 1에 비해 1/3 정도로 저감시킬 수 있었다.
또한, 실시예 3과 같이, 추가로 유지종료온도를 저온화함으로써, BMD밀도를 더욱 저감시킬 수 있음과 동시에, 유지종료온도를 저온화하여도 유지개시온도를 높임에 따라 고온유지 중의 평균온도를 높여, 표면거칠기의 악화를 방지할 수 있었다.
실시예 4에서는, 유지종료온도를 1100℃로 낮춤으로써 BMD밀도를 저감시키고, 또한, 유지개시온도는 약간 낮지만 1150℃보다 높게 함으로써, 1100℃의 일정온도에서 유지한 비교예 2에 비해 표면거칠기의 악화를 방지할 수 있었다.
한편, 본 발명은, 상기 실시형태로 한정되는 것은 아니다. 상기 실시형태는 예시이며, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.
Claims (3)
- 본드웨이퍼의 표면으로부터 수소이온, 희가스이온 중 적어도 1종류의 가스이온을 이온주입하여 이온주입층을 형성하고, 상기 본드웨이퍼의 이온주입한 표면과 베이스웨이퍼의 표면을 직접 혹은 절연막을 개재하여 접합한 후, 상기 이온주입층에서 본드웨이퍼를 박리시킴으로써, 상기 베이스웨이퍼 상에 박막을 갖는 접합 웨이퍼를 제작하는, 접합 웨이퍼의 제조방법에 있어서,
상기 본드웨이퍼를 박리한 후의 접합 웨이퍼에 대하여, 수소함유 분위기하에서 RTA처리를 행한 후, 희생 산화처리를 행하여 상기 박막을 감후하는 공정을 가지며,
상기 RTA처리의 유지개시온도를 1150℃보다 높은 온도로 하고, 상기 RTA처리의 유지종료온도를 1150℃ 이하로 한 조건으로, 상기 RTA처리를 행하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
- 제1항에 있어서,
상기 유지개시온도로부터 상기 유지종료온도까지의 유지시간 중은, 온도하강을 수반하나 온도상승을 수반하지 않는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
- 제1항 또는 제2항에 있어서,
상기 유지개시온도를 1175℃ 이상 1250℃ 이하로 하고, 상기 유지종료온도를 1100℃ 이상 1150℃ 이하로 하는 것을 특징으로 하는 접합 웨이퍼의 제조방법.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2013-113307 | 2013-05-29 | ||
JP2013113307A JP6086031B2 (ja) | 2013-05-29 | 2013-05-29 | 貼り合わせウェーハの製造方法 |
PCT/JP2014/001680 WO2014192207A1 (ja) | 2013-05-29 | 2014-03-25 | 貼り合わせウェーハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20160013037A true KR20160013037A (ko) | 2016-02-03 |
KR102022504B1 KR102022504B1 (ko) | 2019-09-18 |
Family
ID=51988262
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020157033535A KR102022504B1 (ko) | 2013-05-29 | 2014-03-25 | 접합 웨이퍼의 제조방법 |
Country Status (8)
Country | Link |
---|---|
US (1) | US9735045B2 (ko) |
EP (1) | EP3007204B1 (ko) |
JP (1) | JP6086031B2 (ko) |
KR (1) | KR102022504B1 (ko) |
CN (1) | CN105264641B (ko) |
SG (1) | SG11201509256XA (ko) |
TW (1) | TWI549192B (ko) |
WO (1) | WO2014192207A1 (ko) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR3046877B1 (fr) * | 2016-01-14 | 2018-01-19 | Soitec | Procede de lissage de la surface d'une structure |
TWI730053B (zh) * | 2016-02-16 | 2021-06-11 | 瑞士商G射線瑞士公司 | 用於電荷傳輸通過接合界面的結構、系統及方法 |
US20220048762A1 (en) * | 2020-08-14 | 2022-02-17 | Beijing Voyager Technology Co., Ltd. | Void reduction on wafer bonding interface |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05211128A (ja) | 1991-09-18 | 1993-08-20 | Commiss Energ Atom | 薄い半導体材料フィルムの製造方法 |
JPH11307472A (ja) | 1998-04-23 | 1999-11-05 | Shin Etsu Handotai Co Ltd | 水素イオン剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ |
JP2000124092A (ja) | 1998-10-16 | 2000-04-28 | Shin Etsu Handotai Co Ltd | 水素イオン注入剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ |
WO2003009386A1 (fr) | 2001-07-17 | 2003-01-30 | Shin-Etsu Handotai Co.,Ltd. | Procede de production de plaquettes de liaison |
KR20100033414A (ko) * | 2007-07-27 | 2010-03-29 | 신에쯔 한도타이 가부시키가이샤 | 접합 웨이퍼의 제조 방법 |
JP2010098167A (ja) | 2008-10-17 | 2010-04-30 | Shin Etsu Handotai Co Ltd | 貼り合わせウェーハの製造方法 |
JP2012222294A (ja) | 2011-04-13 | 2012-11-12 | Shin Etsu Handotai Co Ltd | 貼り合わせウェーハの製造方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01307472A (ja) | 1988-06-03 | 1989-12-12 | Matsushita Electric Ind Co Ltd | 押出コーティング装置 |
JP3173926B2 (ja) * | 1993-08-12 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置 |
JP4379943B2 (ja) * | 1999-04-07 | 2009-12-09 | 株式会社デンソー | 半導体基板の製造方法および半導体基板製造装置 |
FR2827423B1 (fr) * | 2001-07-16 | 2005-05-20 | Soitec Silicon On Insulator | Procede d'amelioration d'etat de surface |
KR20060030911A (ko) * | 2003-07-29 | 2006-04-11 | 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 | 공동-임플란트 및 열적 아닐링에 의한 개선된 품질의 박층제조방법 |
FR2858462B1 (fr) * | 2003-07-29 | 2005-12-09 | Soitec Silicon On Insulator | Procede d'obtention d'une couche mince de qualite accrue par co-implantation et recuit thermique |
FR2912258B1 (fr) * | 2007-02-01 | 2009-05-08 | Soitec Silicon On Insulator | "procede de fabrication d'un substrat du type silicium sur isolant" |
TWI483350B (zh) * | 2008-03-21 | 2015-05-01 | Shinetsu Chemical Co | SOI wafer manufacturing method and glass cleaning method |
JP5276863B2 (ja) * | 2008-03-21 | 2013-08-28 | グローバルウェーハズ・ジャパン株式会社 | シリコンウェーハ |
KR101541940B1 (ko) | 2008-04-01 | 2015-08-04 | 신에쓰 가가꾸 고교 가부시끼가이샤 | Soi 기판의 제조 방법 |
JP4666189B2 (ja) | 2008-08-28 | 2011-04-06 | 信越半導体株式会社 | Soiウェーハの製造方法 |
EP2161741B1 (en) * | 2008-09-03 | 2014-06-11 | Soitec | Method for fabricating a semiconductor on insulator substrate with reduced SECCO defect density |
FR2943458B1 (fr) * | 2009-03-18 | 2011-06-10 | Soitec Silicon On Insulator | Procede de finition d'un substrat de type "silicium sur isolant" soi |
US8043938B2 (en) * | 2009-05-14 | 2011-10-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate and SOI substrate |
JP2010278337A (ja) * | 2009-05-29 | 2010-12-09 | Shin-Etsu Chemical Co Ltd | 表面欠陥密度が少ないsos基板 |
JP2013143407A (ja) * | 2012-01-06 | 2013-07-22 | Shin Etsu Handotai Co Ltd | 貼り合わせsoiウェーハの製造方法 |
-
2013
- 2013-05-29 JP JP2013113307A patent/JP6086031B2/ja active Active
-
2014
- 2014-03-25 WO PCT/JP2014/001680 patent/WO2014192207A1/ja active Application Filing
- 2014-03-25 SG SG11201509256XA patent/SG11201509256XA/en unknown
- 2014-03-25 CN CN201480028918.5A patent/CN105264641B/zh active Active
- 2014-03-25 KR KR1020157033535A patent/KR102022504B1/ko active IP Right Grant
- 2014-03-25 US US14/787,647 patent/US9735045B2/en active Active
- 2014-03-25 EP EP14804151.0A patent/EP3007204B1/en active Active
- 2014-05-28 TW TW103118642A patent/TWI549192B/zh active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05211128A (ja) | 1991-09-18 | 1993-08-20 | Commiss Energ Atom | 薄い半導体材料フィルムの製造方法 |
JPH11307472A (ja) | 1998-04-23 | 1999-11-05 | Shin Etsu Handotai Co Ltd | 水素イオン剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ |
JP2000124092A (ja) | 1998-10-16 | 2000-04-28 | Shin Etsu Handotai Co Ltd | 水素イオン注入剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ |
WO2003009386A1 (fr) | 2001-07-17 | 2003-01-30 | Shin-Etsu Handotai Co.,Ltd. | Procede de production de plaquettes de liaison |
KR20100033414A (ko) * | 2007-07-27 | 2010-03-29 | 신에쯔 한도타이 가부시키가이샤 | 접합 웨이퍼의 제조 방법 |
JP2010098167A (ja) | 2008-10-17 | 2010-04-30 | Shin Etsu Handotai Co Ltd | 貼り合わせウェーハの製造方法 |
JP2012222294A (ja) | 2011-04-13 | 2012-11-12 | Shin Etsu Handotai Co Ltd | 貼り合わせウェーハの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN105264641B (zh) | 2018-01-12 |
EP3007204A1 (en) | 2016-04-13 |
SG11201509256XA (en) | 2015-12-30 |
JP2014232806A (ja) | 2014-12-11 |
EP3007204A4 (en) | 2017-03-01 |
EP3007204B1 (en) | 2021-09-29 |
TW201445636A (zh) | 2014-12-01 |
TWI549192B (zh) | 2016-09-11 |
JP6086031B2 (ja) | 2017-03-01 |
WO2014192207A1 (ja) | 2014-12-04 |
KR102022504B1 (ko) | 2019-09-18 |
CN105264641A (zh) | 2016-01-20 |
US9735045B2 (en) | 2017-08-15 |
US20160079114A1 (en) | 2016-03-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7763541B2 (en) | Process for regenerating layer transferred wafer | |
US20130089968A1 (en) | Method for finishing silicon on insulator substrates | |
JP4552856B2 (ja) | Soiウェーハの作製方法 | |
KR20140121392A (ko) | 접합 soi 웨이퍼의 제조방법 | |
JP2006216826A (ja) | Soiウェーハの製造方法 | |
JP4419147B2 (ja) | 貼り合わせウェーハの製造方法 | |
KR20090081335A (ko) | 접합 웨이퍼의 제조 방법 | |
KR20180015634A (ko) | 접합 soi 웨이퍼의 제조방법 | |
CN109075028B (zh) | 贴合式soi晶圆的制造方法 | |
US20190198386A1 (en) | Method for manufacturing bonded soi wafer | |
JP2005340348A (ja) | Simox基板の製造方法及び該方法により得られるsimox基板 | |
KR102022504B1 (ko) | 접합 웨이퍼의 제조방법 | |
JP2005197524A (ja) | Soiウェーハの作製方法 | |
JP2010098167A (ja) | 貼り合わせウェーハの製造方法 | |
JP5541136B2 (ja) | 貼り合わせsoiウエーハの製造方法 | |
JP5292810B2 (ja) | Soi基板の製造方法 | |
JP5703920B2 (ja) | 貼り合わせウェーハの製造方法 | |
WO2016059748A1 (ja) | 貼り合わせウェーハの製造方法 | |
EP1906450A1 (en) | Process for producing simox substrate, and simox substrate produced by said process | |
JP2009289948A (ja) | 貼り合わせウェーハの製造方法 | |
JP2008262992A (ja) | 貼り合わせウエーハの製造方法 | |
JP2008166516A (ja) | 半導体基板の製造方法 | |
JP2006202989A (ja) | Soiウエーハの製造方法及びsoiウェーハ | |
JP7251419B2 (ja) | 貼り合わせsoiウェーハの製造方法 | |
JP2012169449A (ja) | 貼り合わせウェーハの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |