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JP6565509B2 - 半導体装置及びそれを用いた電子機器 - Google Patents

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Description

本発明は、フィラーが混入された樹脂によって半導体チップを封止して構成される半導体装置に関する。また、本発明は、そのような半導体装置を用いた電子機器等に関する。
アナログ回路を含む半導体装置（ＩＣ）において、フィラーが混入された樹脂を用いる封止工程（モールドパッケージング工程）で生じる残留応力に起因する回路特性の変動が、アナログ回路の電気特性の高精度化を阻害する大きな要因となっている。これは、線膨張係数の大きい樹脂が、その形成過程で硬化収縮を起こし、その結果、ＩＣの表面及び内部に圧縮応力が発生することによるものである。
特に、樹脂におけるフィラーの分布の不均一性により、ＩＣの各部における圧縮応力も不均一なものとなる。この圧縮応力によるピエゾ効果で、各種デバイスの電気特性が不均一に変化し、結果として、アナログ回路の電気特性がモールドパッケージング工程の前後で変化する。それにより、アナログ回路の電気特性の精度の低下や、特性ばらつき又は特性変動の増大を招いている。
関連する技術として、特許文献１には、樹脂封止の前と後で基準電圧等の特性の変動を抑制できる半導体集積回路装置が開示されている。この半導体集積回路装置は、半導体チップをフィラー入り樹脂で封止した半導体集積回路装置であって、フィラーの最大粒径が１０μｍ以上で５０μｍ以下であることを特徴とする。
特開２００２−３５３３８１号公報（段落０００７−０００８、図１）
特許文献１によれば、フィラーの最大粒径を所定の範囲内に限定することにより、アナログ回路の電気特性の変動を抑制することができる。しかしながら、フィラーの最大粒径を限定するために、一般のフィラーを使用した場合と比較して製造コストが上昇してしまう。また、アナログ回路の電気特性の高精度化に対する要求は高く、現行ＩＣよりも更なる精度の向上、特性ばらつき又は特性変動の抑制、及び、製造コストの低減が課題となっている。
そこで、本発明の第１の目的は、フィラーが混入された樹脂によって半導体チップを封止して構成される半導体装置において、特殊な材料や製造方法を用いることなく、モールドパッケージング工程におけるアナログ回路の電気特性の精度の低下や特性ばらつき又は特性変動を抑制することである。また、本発明の第２の目的は、そのような半導体装置を用いた電子機器等を提供することである。
以上の課題の少なくとも一部を解決するため、本発明の第１の観点に係る半導体装置は、半導体基板と、半導体基板に設けられた能動素子を含むアナログ回路ブロックと、アナログ回路ブロックの上方に位置し、スリットを有する金属層又は並行して配列された複数の金属配線が、他の金属配線や回路素子に電気的に接続されることなく、ブロック内配線及びブロック間配線と同一の配線層に設けられた少なくとも１つの配線層と、少なくとも金属層又は複数の金属配線の上方に位置し、フィラーを含む樹脂層とを備える。
本発明の第１の観点によれば、アナログ回路ブロックの上方に緩衝層として金属層又は複数の金属配線を設けることにより、フィラーからアナログ回路ブロックの能動素子等に伝搬するミクロ応力の不均一性が抑制されて、能動素子等の特性変動の不均一性が改善される。従って、特殊な材料や製造方法を用いることなく、モールドパッケージング工程におけるアナログ回路の電気特性の精度の低下や特性ばらつき又は特性変動を抑制することができる。
また、モールドパッケージング工程においては、金属層又は複数の金属配線からも応力が発生する。金属層に形成されたスリットは、金属層から発生してアナログ回路ブロックの能動素子等に伝搬する応力を均一化し、能動素子等の電気特性に与える影響を緩和することができる。同様に、複数の金属配線が並行して配列されている場合には、複数の金属配線から発生してアナログ回路ブロックの能動素子等に伝搬する応力を均一化し、能動素子等の電気特性に与える影響を緩和することができる。
ここで、スリットの幅又は複数の金属配線の間隔が、フィラーの粒径よりも小さいことが望ましい。また、金属層のスリットの面積が、金属層の面積の２０％よりも小さいか、又は、複数の金属配線の間に位置する領域の面積が、複数の金属配線の面積の２０％よりも小さいことが望ましい。それにより、フィラーから伝搬するミクロ応力がスリット又は複数の金属配線の間を通ってアナログ回路ブロックの能動素子等に到達する割合を低減することができる。
本発明の第２の観点に係る半導体装置は、半導体基板と、半導体基板に設けられた能動素子を含むアナログ回路ブロックと、アナログ回路ブロックの上方に位置する第１の金属層が、第１のブロック内配線及び第１のブロック間配線と同一の配線層に設けられると共に、アナログ回路ブロックの上方において第１の金属層上に絶縁膜を介して位置する第２の金属層が、第２のブロック内配線及び第２のブロック間配線と同一の配線層に設けられており、第１及び第２の金属層が、他の金属配線や回路素子に電気的に接続されていない複数の配線層と、絶縁膜に形成されたスルーホールに充填され、第１の金属層と第２の金属層とを接続する金属部材と、少なくとも第２の金属層の上方に位置し、フィラーを含む樹脂層とを備える。

本発明の第２の観点によれば、アナログ回路ブロックの上方に緩衝層として第１の金属層を設けると共に、第１の金属層上に絶縁膜を介して緩衝層として第２の金属層を設けることにより、フィラーからアナログ回路ブロックの能動素子等に伝搬するミクロ応力の不均一性が抑制されて、能動素子等の特性変動の不均一性が改善される。従って、特殊な材料や製造方法を用いることなく、モールドパッケージング工程におけるアナログ回路の電気特性の精度の低下や特性ばらつき又は特性変動を抑制することができる。
また、モールドパッケージング工程においては、第１及び第２の金属層からも応力が発生する。第１の金属層と第２の金属層との間に設けられた金属部材は、第１及び第２の金属層から発生してアナログ回路ブロックの能動素子等に伝搬する応力を均一化し、能動素子等の電気特性に与える影響を緩和することができる。
ここで、金属部材の太さが、フィラーの粒径よりも小さいことが望ましい。それにより、フィラーから伝搬するミクロ応力が金属部材を介してアナログ回路ブロックの能動素子等に到達する割合を低減することができる。
本発明の第３の観点に係る電子機器は、上記いずれかの半導体装置を備える。本発明の第３の観点によれば、特殊な材料や製造方法を用いることなく、モールドパッケージング工程におけるアナログ回路の電気特性の精度の低下や特性ばらつき又は特性変動を抑制した半導体装置を用いて、高精度で安定した電気特性を有する電子機器を提供することができる。
本発明の第１の実施形態に係る半導体装置の構成例を示す平面図。 図１に示すＩＩ−ＩＩにおける半導体装置の断面図。 金属層におけるスリットのレイアウトの他の例を示す平面図。 本発明の第２の実施形態に係る半導体装置の断面図。 本発明の第３の実施形態に係る半導体装置の断面図。 本発明の第４の実施形態に係る半導体装置の構成例を示す平面図。 図６に示すＶII−ＶIIにおける半導体装置の断面図。 本発明の第５の実施形態に係る半導体装置の構成例を示す平面図。 図８に示すＩＸ−ＩＸにおける半導体装置の断面図。 金属ピラーのレイアウトの他の例を示す平面図。 本発明の一実施形態に係る電子機器の構成例を示すブロック図。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体装置の構成例を示す平面図である。なお、図１においては、第３の配線層のレイアウトを示すために、それより上の層は省略されている。図１に示すように、この半導体装置は、半導体基板１０と、半導体基板１０に設けられたアナログ回路ブロック２１〜２２及びデジタル回路ブロック３１〜３３とを含んでいる。半導体基板１０は、シリコン等の半導体材料で構成される。
また、半導体装置は、第３の配線層において、アナログ回路ブロック２１及び２２の上方にそれぞれ位置する金属層４１及び４２と、デジタル回路ブロック３１〜３３の上方に位置する複数のブロック内配線５０と、複数のブロック間配線５１〜５６等とを含んでいる。図１に示すように、金属層４１及び４２の各々は、スリット４０を有している。
ブロック内配線５０の各々は、デジタル回路ブロック内の電気的接続を行うための金属配線である。ブロック間配線５１〜５６等の各々は、複数の回路ブロックを互いに電気的に接続するための金属配線である。金属層４１及び４２、及び、金属配線は、例えば、アルミニウム（Ａｌ）、アルミニウム（Ａｌ）に銅（Ｃｕ）を０．５％程度混入したアルミニウム合金、又は、銅（Ｃｕ）等で構成される。
金属層４１及び４２は、モールドパッケージング工程において発生してアナログ回路ブロック２１及び２２の回路素子に伝搬する圧縮応力に対する緩衝層として機能する。また、金属層４１及び４２のスリット４０は、金属層４１及び４２から発生してアナログ回路ブロック２１及び２２の回路素子に伝搬する応力を均一化することができる。
図２は、図１に示すＩＩ−ＩＩにおける半導体装置の断面図である。図２には、アナログ回路ブロック２１の一部と、デジタル回路ブロック３１の一部とが示されている。例えば、アナログ回路ブロック２１は、半導体基板１０に設けられたトランジスターＱ１及びＱ２等の能動素子と、抵抗Ｒ１等の受動素子とを含んでいる。また、デジタル回路ブロック３１は、半導体基板１０に設けられたトランジスターＱ３等の能動素子を含んでいる。
図２に示すように、第１導電型の半導体基板１０内には、トランジスターＱ１〜Ｑ３のソース及びドレインとなる第２導電型の不純物拡散領域１１〜１６と、半導体基板１０に電気的に接続された第１導電型の不純物拡散領域１７とが形成されている。ここで、第１導電型がＰ型で第２導電型がＮ型であっても良いし、第１導電型がＮ型で第２導電型がＰ型であっても良い。なお、不純物拡散領域１１〜１７は、第１導電型又は第２導電型の半導体基板１０に設けられた第１導電型のウェル内に形成されても良い。
一方、半導体基板１０上には、トランジスターＱ１〜Ｑ３のゲート電極６１〜６３がゲート絶縁膜を介して設けられると共に、抵抗Ｒ１が絶縁膜を介して設けられている。ゲート電極６１〜６３及び抵抗Ｒ１は、例えば、不純物がドープされて導電性を有するポリシリコン等で構成される。ゲート電極６１〜６３等が設けられた半導体基板１０上には、層間絶縁膜７１が設けられている。
層間絶縁膜７１上には、複数の金属配線８１を含む第１の配線層が設けられている。例えば、第１の配線層の金属配線８１は、層間絶縁膜７１に形成されたコンタクトホール又はスルーホールを通して、不純物拡散領域１１〜１７又はゲート電極６１〜６３等に電気的に接続されている。第１の配線層が設けられた層間絶縁膜７１上には、層間絶縁膜７２が設けられている。
層間絶縁膜７２上には、複数の金属配線８２を含む第２の配線層が設けられている。例えば、第２の配線層の金属配線８２は、層間絶縁膜７２に形成されたスルーホールを通して、第１の配線層の金属配線８１等に電気的に接続されている。第２の配線層が設けられた層間絶縁膜７２上には、層間絶縁膜７３が設けられている。層間絶縁膜７１〜７３は、例えば、ＢＰＳＧ（Boron Phosphorus Silicon Glass）、窒化ケイ素（Ｓｉ３Ｎ４）、ニ酸化ケイ素（ＳｉＯ２）、若しくは、これらから選ばれてなる材料を組み合わせた複合膜等で構成される。
層間絶縁膜７３上には、アナログ回路ブロック２１の上方に位置する金属層４１と、デジタル回路ブロック３１の上方に位置するブロック内配線５０（図１参照）と、ブロック間配線５１とを含む第３の配線層が設けられている。金属層４１は、他の金属配線又は回路素子に電気的に接続されなくても良い。あるいは、金属層４１は、半導体基板１０に電気的に接続されて基板電位が印加されても良いし、又は、アナログ回路ブロック２１の基準電位又は電源電位が供給される金属配線に電気的に接続されても良い。なお、本願において、「上」とは、半導体基板１０の主面に垂直な方向の内で、半導体基板１０の主面からゲート電極６１等に向かう方向をいう。
ブロック内配線５０は、層間絶縁膜７３に形成されたスルーホールを通して、デジタル回路ブロック３１の金属配線８２に電気的に接続されている。ブロック間配線５１は、層間絶縁膜７３に形成されたスルーホールを通して、アナログ回路ブロック２１の金属配線８２とデジタル回路ブロック３１の金属配線８２とを電気的に接続している。また、第３の配線層が設けられた層間絶縁膜７３上には、保護膜７４が設けられている。保護膜７４は、例えば、窒化ケイ素（Ｓｉ３Ｎ４）、ニ酸化ケイ素（ＳｉＯ２）、若しくは、これらから選ばれてなる材料を組み合わせた複合膜等の絶縁膜で構成される。
このように構成された半導体チップは、樹脂９０ａに混入されたフィラー９０ｂを含む樹脂層９０によって封止される。従って、樹脂層９０は、少なくとも金属層４１の上方に位置しており、半導体チップの上面及び側面を覆っても良く、あるいは、外部接続端子を除く半導体チップの全面を覆っても良い。樹脂９０ａは、例えば、エポキシ樹脂等でも良い。フィラー９０ｂは、例えば、シリカ粉末等の微粉末である。
樹脂９０ａにフィラー９０ｂを混入することにより、樹脂層９０の強度や熱膨張係数等を調整することができる。しかしながら、フィラー９０ｂが混入された樹脂９０ａを用いる封止工程（モールドパッケージング工程）で生じる残留応力に起因する回路特性の変動が、アナログ回路の電気特性の高精度化を阻害する大きな要因となっている。
例えば、フィラー９０ｂが保護膜７４に接触している箇所があると、その箇所の真下に局所的なミクロ応力が発生する。ミクロ応力は、フィラー９０ｂの粒径Ｒに依存し、位置によってその大きさが異なる。ミクロ応力が発生する位置にトランジスター又は抵抗等の回路素子が存在し、回路素子毎に異なる大きさの応力が印加されると、回路素子毎に異なる特性変動が発生して、特性変動の不均一性がアナログ回路の電気特性の精度の低下や特性ばらつき又は特性変動を誘起する。
例えば、アナログ回路ブロック２１は、微小信号を増幅するローノイズアンプとして、差動ペアのトランジスターと、それらのトランジスターのソース間に直列に接続されたペアの抵抗とを含む差動増幅回路を含んでいる。そのような場合に、ペアを構成するトランジスター又は抵抗に異なる大きさの応力が印加されると、差動増幅回路の差動バランスが崩れて、増幅特性の精度の低下等を招くおそれがある。
そこで、本実施形態によれば、第３の配線層を形成する工程において、アナログ回路ブロック２１の上方に緩衝層として金属層４１を設けることにより、フィラー９０ｂからアナログ回路ブロック２１の複数の回路素子に伝搬するミクロ応力の不均一性が抑制されて、それらの回路素子の特性変動の不均一性が改善される。従って、特殊な材料や製造方法を用いることなく、モールドパッケージング工程におけるアナログ回路の電気特性の精度の低下や特性ばらつき又は特性変動を抑制することができる。
また、モールドパッケージング工程においては、金属層４１からも応力が発生する。金属層４１に形成されたスリット４０は、金属層４１から発生してアナログ回路ブロック２１の複数の回路素子に伝搬する応力を均一化し、それらの回路素子の電気特性に与える影響を緩和することができる。
ここで、金属層４１のスリットの幅Ｗが、フィラー９０ｂの粒径Ｒよりも小さいことが望ましい。例えば、フィラー９０ｂの粒径Ｒが３μｍ〜１００μｍの範囲に分布している場合に、金属層４１のスリットの長さＬを４μｍとし、スリットの幅Ｗを２μｍとすることにより、スリットの幅Ｗをフィラー９０ｂの粒径Ｒよりも小さくすることができる。あるいは、金属層４１のスリットの面積が、金属層４１の面積の２０％よりも小さいことが望ましい。それにより、フィラー９０ｂから伝搬するミクロ応力がスリットを通ってアナログ回路ブロック２１の回路素子に到達する割合を低減することができる。
図３は、金属層におけるスリットのレイアウトの他の例を示す平面図である。図１に示す金属層４１又は４２においては、全てのスリットが、金属層４１又は４２のエッジに達する形状を有している。一方、図３に示す金属層４３においては、全てのスリットが、金属層４３の領域内に形成されており、金属層４３のエッジに達してしない。あるいは、図１に示すスリットと図３に示すスリットとが、１つの金属層に混在しても良い。
＜第２の実施形態＞
図４は、本発明の第２の実施形態に係る半導体装置の断面図である。第２の実施形態においては、金属層４１が、第３の配線層ではなく第２の配線層に設けられている。その他の点に関しては、第２の実施形態は、第１の実施形態と同様でも良い。
層間絶縁膜７２上には、アナログ回路ブロック２１の上方に位置する金属層４１と、デジタル回路ブロック３１の上方に位置するブロック内配線５０（図１参照）と、ブロック間配線５１とを含む第２の配線層が設けられている。
ブロック内配線５０は、層間絶縁膜７２に形成されたスルーホールを通して、デジタル回路ブロック３１の金属配線８１に電気的に接続されている。ブロック間配線５１は、層間絶縁膜７２に形成されたスルーホールを通して、アナログ回路ブロック２１の金属配線８１とデジタル回路ブロック３１の金属配線８１とを電気的に接続している。第２の配線層が設けられた層間絶縁膜７２上には、層間絶縁膜７３が設けられている。
層間絶縁膜７３上には、複数の金属配線８３を含む第３の配線層が設けられている。例えば、第３の配線層の金属配線８３は、複数の回路ブロックに基準電位又は電源電位を供給するために用いられる。このように、金属層４１は、回路素子の配線のために用いられる第１の配線層以外であれば、複数の配線層の内のいずれの配線層に設けられても良い。フィラー９０ｂから伝搬するミクロ応力は距離に応じて広がるので、金属層４１をなるべく下層に設ける方が、フィラー９０ｂから伝搬するミクロ応力がスリット４０を通ってアナログ回路ブロック２１の回路素子に到達する割合を低減することができる。
＜第３の実施形態＞
図５は、本発明の第３の実施形態に係る半導体装置の断面図である。第３の実施形態においては、第２の配線層に第１の金属層４１が設けられると共に、第３の配線層に第２の金属層４１ａが設けられている。その他の点に関しては、第３の実施形態は、第１又は第２の実施形態と同様でも良い。
層間絶縁膜７２上には、アナログ回路ブロック２１の上方に位置する第１の金属層４１と、デジタル回路ブロック３１の上方に位置する第１のブロック内配線５０（図１参照）と、第１のブロック間配線５１とを含む第２の配線層が設けられている。
第１のブロック内配線５０は、層間絶縁膜７２に形成されたスルーホールを通して、デジタル回路ブロック３１の金属配線８１に電気的に接続されている。第１のブロック間配線５１は、層間絶縁膜７２に形成されたスルーホールを通して、アナログ回路ブロック２１の金属配線８１とデジタル回路ブロック３１の金属配線８１とを電気的に接続している。第２の配線層が設けられた層間絶縁膜７２上には、層間絶縁膜７３が設けられている。
層間絶縁膜７３上には、アナログ回路ブロック２１の上方に位置する第２の金属層４１ａと、デジタル回路ブロック３１の上方に位置する第２のブロック内配線（図示せず）と、第２のブロック間配線５１ａとを含む第３の配線層が設けられている。
第２の金属層４１ａを含む第３の配線層は、例えば、アルミニウム（Ａｌ）、アルミニウム（Ａｌ）に銅（Ｃｕ）を０．５％程度混入したアルミニウム合金、又は、銅（Ｃｕ）等で構成される。第２の金属層４１ａは、他の金属配線又は回路素子に電気的に接続されなくても良い。あるいは、第２の金属層４１ａは、半導体基板１０に電気的に接続されて基板電位が印加されても良いし、又は、アナログ回路ブロック２１の基準電位又は電源電位が供給される金属配線に電気的に接続されても良い。
第２のブロック内配線は、層間絶縁膜７３に形成されたスルーホールを通して、第１のブロック内配線５０に電気的に接続されている。第２のブロック間配線５１ａは、層間絶縁膜７３に形成されたスルーホールを通して、アナログ回路ブロック２１に電気的に接続された第２の配線層の配線（図示せず）と第１のブロック内配線５０とを電気的に接続している。このように、金属層は、回路素子の配線のために用いられる第１の配線層以外であれば、複数の配線層に設けられても良い。
＜第４の実施形態＞
図６は、本発明の第４の実施形態に係る半導体装置の構成例を示す平面図である。なお、図６においては、第３の配線層のレイアウトを示すために、それより上の層は省略されている。第４の実施形態においては、図１に示す金属層４１及び４２の替りに、複数の金属配線４４及び複数の金属配線４５が設けられている。その他の点に関しては、第４の実施形態は、第１の実施形態と同様でも良い。
半導体装置は、第３の配線層において、アナログ回路ブロック２１及び２２の上方にそれぞれ位置する複数の金属配線４４及び複数の金属配線４５と、デジタル回路ブロック３１〜３３の上方に位置する複数のブロック内配線５０と、複数のブロック間配線５１〜５６等とを含んでいる。図６に示すように、複数の金属配線４４は並行して配列されており、複数の金属配線４５も並行して配列されている。
ブロック内配線５０の各々は、デジタル回路ブロック内の電気的接続を行うための金属配線である。ブロック間配線５１〜５６等の各々は、複数の回路ブロックを互いに電気的に接続するための金属配線である。複数の金属配線４４、複数の金属配線４５、及び、その他の金属配線は、例えば、アルミニウム（Ａｌ）、アルミニウム（Ａｌ）に銅（Ｃｕ）を０．５％程度混入したアルミニウム合金、又は、銅（Ｃｕ）等で構成される。
複数の金属配線４４及び複数の金属配線４５は、モールドパッケージング工程において発生してアナログ回路ブロック２１及び２２の回路素子に伝搬する圧縮応力に対する緩衝層として機能する。また、複数の金属配線４４が並行して配列され、複数の金属配線４５が並行して配列されていることにより、複数の金属配線４４及び複数の金属配線４５から発生してアナログ回路ブロック２１及び２２の回路素子に伝搬する応力を均一化することができる。
図７は、図６に示すＶII−ＶIIにおける半導体装置の断面図である。図７には、アナログ回路ブロック２１の一部と、デジタル回路ブロック３１の一部とが示されている。例えば、アナログ回路ブロック２１は、半導体基板１０に設けられたトランジスターＱ１及びＱ２等の能動素子と、抵抗Ｒ１等の受動素子とを含んでいる。また、デジタル回路ブロック３１は、半導体基板１０に設けられたトランジスターＱ３等の能動素子を含んでいる。
層間絶縁膜７３上には、アナログ回路ブロック２１の上方に位置する複数の金属配線４４と、デジタル回路ブロック３１の上方に位置するブロック内配線５０（図１参照）と、ブロック間配線５１とを含む第３の配線層が設けられている。複数の金属配線４４は、他の金属配線又は回路素子に電気的に接続されなくても良い。
ブロック内配線５０は、層間絶縁膜７３に形成されたスルーホールを通して、デジタル回路ブロック３１の金属配線８２に電気的に接続されている。ブロック間配線５１は、層間絶縁膜７３に形成されたスルーホールを通して、アナログ回路ブロック２１の金属配線８２とデジタル回路ブロック３１の金属配線８２とを電気的に接続している。また、第３の配線層が設けられた層間絶縁膜７３上には、保護膜７４が設けられている。
このように構成された半導体チップは、樹脂９０ａに混入されたフィラー９０ｂを含む樹脂層９０によって封止される。従って、樹脂層９０は、少なくとも複数の金属配線４４の上方に位置しており、半導体チップの上面及び側面を覆っても良く、あるいは、外部接続端子を除く半導体チップの全面を覆っても良い。
本実施形態によれば、第３の配線層を形成する工程において、アナログ回路ブロック２１の上方に緩衝層として複数の金属配線４４を設けることにより、フィラー９０ｂからアナログ回路ブロック２１の複数の回路素子に伝搬するミクロ応力の不均一性が抑制されて、それらの回路素子の特性変動の不均一性が改善される。従って、特殊な材料や製造方法を用いることなく、モールドパッケージング工程におけるアナログ回路の電気特性の精度の低下や特性ばらつき又は特性変動を抑制することができる。
また、モールドパッケージング工程においては、複数の金属配線４４からも応力が発生する。複数の金属配線４４が並行して配列されていることにより、複数の金属配線４４から発生してアナログ回路ブロック２１の複数の回路素子に伝搬する応力を均一化し、それらの回路素子の電気特性に与える影響を緩和することができる。
ここで、複数の金属配線４４の間隔Ｄが、フィラー９０ｂの粒径Ｒよりも小さいことが望ましい。例えば、フィラー９０ｂの粒径Ｒが３μｍ〜１００μｍの範囲に分布している場合に、複数の金属配線４４の間隔Ｄを２μｍとすることにより、複数の金属配線４４の間隔Ｄをフィラー９０ｂの粒径Ｒよりも小さくすることができる。あるいは、複数の金属配線４４の間に位置する領域の面積が、複数の金属配線４４の面積の２０％よりも小さいことが望ましい。それにより、フィラー９０ｂから伝搬するミクロ応力が複数の金属配線４４の間を通ってアナログ回路ブロック２１の回路素子に到達する割合を低減することができる。
＜第５の実施形態＞
図８は、本発明の第５の実施形態に係る半導体装置の構成例を示す平面図である。なお、図８においては、第２の配線層のレイアウトを示すために、それより上の層は省略されている。第５の実施形態においては、図１に示す金属層４１及び４２の替りに、第２の配線層に第１の金属層４６及び４７が設けられると共に、第３の配線層に第２の金属層が設けられている。さらに、第１の金属層と第２の金属層とを接続する金属部材（金属ピラー）４８が設けられている。その他の点に関しては、第５の実施形態は、第３の実施形態と同様でも良い。
半導体装置は、第２の配線層において、アナログ回路ブロック２１及び２２の上方にそれぞれ位置する第１の金属層４６及び４７と、デジタル回路ブロック３１〜３３の上方に位置する複数の第１のブロック内配線５０と、複数の第１のブロック間配線５１〜５６等とを含んでいる。図８に示すように、第１の金属層４６及び４７上には、第３の層間絶縁膜に形成されたスルーホールに充填され、第１の金属層と第２の金属層とを接続する金属ピラー４８が設けられている。
第１のブロック内配線５０の各々は、デジタル回路ブロック内の電気的接続を行うための金属配線である。第１のブロック間配線５１〜５６等の各々は、複数の回路ブロックを互いに電気的に接続するための金属配線である。第１及び第２の金属層、金属ピラー４８、及び、金属配線は、例えば、アルミニウム（Ａｌ）、アルミニウム（Ａｌ）に銅（Ｃｕ）を０．５％程度混入したアルミニウム合金、又は、銅（Ｃｕ）等で構成される。あるいは、金属ピラー４８は、第３の層間絶縁膜に形成されたスルーホールに埋め込まれたタングステン（Ｗ）、又は、銅（Ｃｕ）等で構成されても良い。
第１及び第２の金属層は、モールドパッケージング工程において発生してアナログ回路ブロック２１及び２２の回路素子に伝搬する圧縮応力に対する緩衝層として機能する。また、第１の金属層と第２の金属層との間に設けられた金属ピラー４８は、第１及び第２の金属層から発生してアナログ回路ブロック２１及び２２の回路素子に伝搬する応力を均一化することができる。
図９は、図８に示すＩＸ−ＩＸにおける半導体装置の断面図である。図９には、アナログ回路ブロック２１の一部と、デジタル回路ブロック３１の一部とが示されている。例えば、アナログ回路ブロック２１は、半導体基板１０に設けられたトランジスターＱ１及びＱ２等の能動素子と、抵抗Ｒ１等の受動素子とを含んでいる。また、デジタル回路ブロック３１は、半導体基板１０に設けられたトランジスターＱ３等の能動素子を含んでいる。
層間絶縁膜７２上には、アナログ回路ブロック２１の上方に位置する第１の金属層４６と、デジタル回路ブロック３１の上方に位置する第１のブロック内配線５０（図１参照）と、第１のブロック間配線５１とを含む第２の配線層が設けられている。第１の金属層４６は、他の金属配線又は回路素子に電気的に接続されなくても良い。あるいは、第１の金属層４６は、半導体基板１０に電気的に接続されて基板電位が印加されても良いし、又は、アナログ回路ブロック２１の基準電位又は電源電位が供給される金属配線に電気的に接続されても良い。
第１のブロック内配線５０は、層間絶縁膜７２に形成されたスルーホールを通して、デジタル回路ブロック３１の金属配線８１に電気的に接続されている。第１のブロック間配線５１は、層間絶縁膜７２に形成されたスルーホールを通して、アナログ回路ブロック２１の金属配線８１とデジタル回路ブロック３１の金属配線８１とを電気的に接続している。第２の配線層が設けられた層間絶縁膜７２上には、層間絶縁膜７３が設けられている。
層間絶縁膜７３上には、アナログ回路ブロック２１の上方に位置する第２の金属層４６ａと、デジタル回路ブロック３１の上方に位置する第２のブロック内配線（図示せず）と、第２のブロック間配線５１ａとを含む第３の配線層が設けられている。第２の金属層４６ａは、第１の金属層４６上に層間絶縁膜７３を介して位置しており、層間絶縁膜７３に形成されたスルーホールに充填された金属ピラー４８を介して、第１の金属層４６に電気的に接続されている。
第２のブロック内配線は、層間絶縁膜７３に形成されたスルーホールを通して、第１のブロック内配線５０に電気的に接続されている。第２のブロック間配線５１ａは、層間絶縁膜７３に形成されたスルーホールを通して、アナログ回路ブロック２１に電気的に接続された第２の配線層の配線（図示せず）と第１のブロック内配線５０とを電気的に接続している。また、第３の配線層が設けられた層間絶縁膜７３上には、保護膜７４が設けられている。
このように構成された半導体チップは、樹脂９０ａに混入されたフィラー９０ｂを含む樹脂層９０によって封止される。従って、樹脂層９０は、少なくとも第２の金属層４６ａの上方に位置しており、半導体チップの上面及び側面を覆っても良く、あるいは、外部接続端子を除く半導体チップの全面を覆っても良い。
本実施形態によれば、第２の配線層を形成する工程において、アナログ回路ブロック２１の上方に緩衝層として第１の金属層４６を設けると共に、第３の配線層を形成する工程において、第１の金属層４６上に層間絶縁膜７３を介して緩衝層として第２の金属層４６ａを設ける。それにより、フィラー９０ｂからアナログ回路ブロック２１の複数の回路素子に伝搬するミクロ応力の不均一性が抑制されて、それらの回路素子の特性変動の不均一性が改善される。従って、特殊な材料や製造方法を用いることなく、モールドパッケージング工程におけるアナログ回路の電気特性の精度の低下や特性ばらつき又は特性変動を抑制することができる。
また、モールドパッケージング工程においては、第１の金属層４６及び第２の金属層４６ａからも応力が発生する。第１の金属層４６と第２の金属層４６ａとを接続する金属ピラー４８は、第１の金属層４６及び第２の金属層４６ａから発生してアナログ回路ブロック２１の複数の回路素子に伝搬する応力を均一化し、それらの回路素子の電気特性に与える影響を緩和することができる。
ここで、金属ピラー４８の太さＴが、フィラー９０ｂの粒径Ｒよりも小さいことが望ましい。例えば、フィラー９０ｂの粒径Ｒが３μｍ〜１００μｍの範囲に分布している場合に、金属ピラー４８の太さＴを０．３〜１．０μｍとすることにより、金属ピラー４８の太さＴをフィラー９０ｂの粒径Ｒよりも小さくすることができる。それにより、フィラー９０ｂから伝搬するミクロ応力が金属ピラー４８を介してアナログ回路ブロック２１の回路素子に到達する割合を低減することができる。
図１０は、金属ピラーのレイアウトの他の例を示す平面図である。図８に示す第１の金属層４６又は４７においては、隣り合う行又は列において、金属ピラー４８が交互にずれて配列されている。一方、図１０に示す金属層４９においては、全ての行及び列において、金属ピラー４８が整合して配列されている。あるいは、図８に示す金属ピラーと図１０に示す金属ピラーとが、１つの金属層に混在しても良い。
また、第５の実施形態において、第１又は第２の金属層は、図１に示す金属層４１又は４２や図３に示す金属層４３と同様に、スリットを有しても良い。さらに、金属ピラーで互いに接続される３層以上の金属層が半導体装置に設けられても良い。
＜電子機器＞
次に、本発明の一実施形態に係る電子機器について説明する。
図１１は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。図１１に示すように、電子機器１００は、本発明のいずれかの実施形態に係る半導体装置を用いた通信部１１０を含み、さらに、ＣＰＵ１２０と、操作部１３０と、ＲＯＭ（リードオンリー・メモリー）１４０と、ＲＡＭ（ランダムアクセス・メモリー）１５０と、音声出力部１６０と、表示部１７０とを含んでも良い。なお、図１１に示す構成要素の一部を省略又は変更しても良いし、あるいは、図１１に示す構成要素に他の構成要素を付加しても良い。
通信部１１０は、本発明のいずれかの実施形態に係る半導体装置を含んでいる。半導体装置は、受信回路ブロックと、送信回路ブロックと、ロジック回路ブロックとを含んでも良い。例えば、受信回路ブロック及び送信回路ブロックが、図１等に示すアナログ回路ブロック２１及び２２に相当し、ロジック回路ブロックが、図１等に示すデジタル回路ブロック３１に相当する。
受信回路ブロックは、ローノイズアンプと、局部発振回路と、ミキサーと、レベル検出回路とを含んでいる。ローノイズアンプは、アンテナから出力される微小な受信信号を増幅する。局部発振回路は、発振動作を行って局部発振信号を生成する。ミキサーは、局部発振信号を用いて受信信号の周波数を変換することにより、ベースバンド信号を出力する。レベル検出回路は、アナログのベースバンド信号のレベルを検出することにより、デジタルのベースバンド信号を出力する。
送信回路ブロックは、ＤＡＣ（デジタル／アナログ変換器）と、変調回路と、パワーアンプとを含んでいる。ＤＡＣは、デジタルの変調信号をアナログの変調信号に変換する。変調回路は、アナログの変調信号に従って局部発振信号を変調することにより、送信信号を出力する。パワーアンプは、送信信号を増幅してアンテナに供給する。
ロジック回路ブロックは、デジタル復調回路と、デジタル変調回路とを含んでいる。デジタル復調回路は、受信回路ブロックから出力されるデジタルのベースバンド信号に対してデジタル復調処理を施すことにより受信データを得て、得られた受信データをＣＰＵ１２０に供給する。デジタル変調回路は、ＣＰＵ１２０から供給される送信データに基づいて、デジタルの変調信号を生成し、送信回路ブロックに出力する。
ＣＰＵ１２０は、ＲＯＭ１４０等に記憶されているプログラムに従って、通信部１１０から供給される受信データ等を用いて各種の信号処理や制御処理を行う。例えば、ＣＰＵ１２０は、操作部１３０から供給される操作信号に応じて、各種の信号処理を行うと共に、通信部１１０に送信データを供給する。あるいは、ＣＰＵ１２０は、音声出力部１６０に各種の音声を出力させるための音声信号を生成したり、表示部１７０に各種の画像を表示させるための画像信号を生成する。
操作部１３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ１２０に出力する。ＲＯＭ１４０は、ＣＰＵ１２０が各種の信号処理や制御処理を行うためのプログラムやデータ等を記憶している。また、ＲＡＭ１５０は、ＣＰＵ１２０の作業領域として用いられ、ＲＯＭ１４０から読み出されたプログラムやデータ、操作部１３０を用いて入力されたデータ、又は、ＣＰＵ１２０がプログラムに従って実行した演算結果等を一時的に記憶する。
音声出力部１６０は、例えば、スピーカー等を含み、ＣＰＵ１２０から供給される音声信号に基づいて音声を出力する。また、表示部１７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、ＣＰＵ１２０から供給される表示信号に基づいて各種の情報を表示する。なお、通信部１１０の替りに、個体撮像素子と、本発明のいずれかの実施形態に係る半導体装置とを含む撮像部を設けても良い。
電子機器１００としては、例えば、携帯電話機等の移動端末、スマートカード、デジタルスチルカメラ、デジタルムービー、ビデオプロジェクター、テレビ、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、カーナビゲーション装置、測定機器、及び、医療機器等が該当する。
本実施形態によれば、特殊な材料や製造方法を用いることなく、モールドパッケージング工程におけるアナログ回路の電気特性の精度の低下や特性ばらつき又は特性変動を抑制した半導体装置を用いて、高精度で安定した電気特性を有する電子機器を提供することができる。
以上の実施形態においては、３層の配線層を有する半導体装置について説明したが、本発明は、２層又は４層以上の配線層を有する半導体装置にも適用することができる。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
１０…半導体基板、１１〜１７…不純物拡散領域、２１〜２２…アナログ回路ブロック、３１〜３３…デジタル回路ブロック、４０…スリット、４１〜４３、４１ａ、４６、４６ａ、４７、４９…金属層、４４、４５…金属配線、４８…金属ピラー、５０…ブロック内配線、５１、５１ａ…ブロック間配線、６１〜６３…ゲート電極、７１〜７３…層間絶縁膜、７４…保護膜、８１〜８３…金属配線、９０…樹脂層、９０ａ…樹脂、９０ｂ…フィラー、１００…電子機器、１１０…通信部、１２０…ＣＰＵ、１３０…操作部、１４０…ＲＯＭ、１５０…ＲＡＭ、１６０…音声出力部、１７０…表示部、Ｑ１〜Ｑ３…トランジスター、Ｒ１…抵抗。

Claims (6)

  1. 半導体基板と、
    前記半導体基板に設けられた能動素子を含むアナログ回路ブロックと、
    前記アナログ回路ブロックの上方に位置し、スリットを有する金属層又は並行して配列された複数の金属配線が、他の金属配線や回路素子に電気的に接続されることなく、ブロック内配線及びブロック間配線と同一の配線層に設けられた少なくとも１つの配線層と、
    少なくとも前記金属層又は前記複数の金属配線の上方に位置し、フィラーを含む樹脂層と、
    を備える半導体装置。
  2. 前記スリットの幅又は前記複数の金属配線の間隔が、前記フィラーの粒径よりも小さい、請求項１記載の半導体装置。
  3. 前記金属層のスリットの面積が、前記金属層の面積の２０％よりも小さいか、又は、前記複数の金属配線の間に位置する領域の面積が、前記複数の金属配線の面積の２０％よりも小さい、請求項１又は２記載の半導体装置。
  4. 半導体基板と、
    前記半導体基板に設けられた能動素子を含むアナログ回路ブロックと、
    前記アナログ回路ブロックの上方に位置する第１の金属層が、第１のブロック内配線及び第１のブロック間配線と同一の配線層に設けられると共に、前記アナログ回路ブロックの上方において前記第１の金属層上に絶縁膜を介して位置する第２の金属層が、第２のブロック内配線及び第２のブロック間配線と同一の配線層に設けられており、前記第１及び第２の金属層が、他の金属配線や回路素子に電気的に接続されていない複数の配線層と、
    前記絶縁膜に形成されたスルーホールに充填され、前記第１の金属層と前記第２の金属層とを接続する金属部材と、
    少なくとも前記第２の金属層の上方に位置し、フィラーを含む樹脂層と、
    を備える半導体装置。
  5. 前記金属部材の太さが、前記フィラーの粒径よりも小さい、請求項４記載の半導体装置。
  6. 請求項１〜５のいずれか１項記載の半導体装置を備える電子機器。
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