JP2010141271A - 半導体装置 - Google Patents
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Abstract
【課題】モールドストレスによる絶縁ゲート型電界効果トランジスタの特性変動を抑制する。
【解決手段】半導体基板上に設けられた絶縁ゲート型電界効果トランジスタと、前記絶縁ゲート型電界効果トランジスタと離間し、前記絶縁ゲート型電界効果トランジスタを取り囲むように前記半導体基板の表面に設けられ、前記絶縁ゲート型電界効果トランジスタのボディと同じ導電型の高不純物濃度層と、前記絶縁ゲート型電界効果トランジスタ及び前記高不純物濃度層上の一面に、前記絶縁ゲート型電界効果トランジスタを覆うように設けられ、ビア及び下層配線を介して前記高不純物濃度層と電気的に接続される最上層配線とを具備することを特徴とする半導体装置が提供される。
【選択図】図２
【解決手段】半導体基板上に設けられた絶縁ゲート型電界効果トランジスタと、前記絶縁ゲート型電界効果トランジスタと離間し、前記絶縁ゲート型電界効果トランジスタを取り囲むように前記半導体基板の表面に設けられ、前記絶縁ゲート型電界効果トランジスタのボディと同じ導電型の高不純物濃度層と、前記絶縁ゲート型電界効果トランジスタ及び前記高不純物濃度層上の一面に、前記絶縁ゲート型電界効果トランジスタを覆うように設けられ、ビア及び下層配線を介して前記高不純物濃度層と電気的に接続される最上層配線とを具備することを特徴とする半導体装置が提供される。
【選択図】図２
Description
本発明は、半導体装置に係り、特に絶縁ゲート型電解効果トランジスタが内蔵され、樹脂封止された半導体装置に関する。
半導体基板上に多数の能動素子や受動素子が形成され、モールド樹脂で樹脂封止された半導体装置が種々の分野に使用される。このような半導体装置では、樹脂封止時に発生するモールドストレスにより半導体装置に搭載されるトランジスタの特性変動が発生する（例えば、特許文献１参照。）。
特許文献１などに記載される半導体装置では、内部にペアー特性の精度が要求される差増増幅回路、カレントミラー回路、カスケード接続回路などのアナログ回路が搭載される場合、ダイソータで良品と判定された製品がモールドストレスの影響によりこのアナログ回路に特性変動が発生し、樹脂封止後のテスト歩留が低下するという問題点がある。絶縁ゲート型電界効果トランジスタでは、樹脂中のフィラー（ＳｉＯ２）がゲート電極膜の真上にあると絶縁膜を介して絶縁ゲート型電界効果トランジスタにストレスが印加され特性変動や特性劣化が発生する。
また、閾値電圧の絶対値が比較的小さく、高速動作するロジック回路では、モールドストレスにより閾値変動が発生し、リーク電流の増大や動作速度の劣化など発生する場合がある。
特開２０００−２５２２８２号公報（頁４、図４）
本発明は、モールドストレスによる絶縁ゲート型電界効果トランジスタの特性変動を抑制することができる半導体装置を提供することにある。
本発明の一態様の半導体装置は、半導体基板上に設けられた絶縁ゲート型電界効果トランジスタと、前記絶縁ゲート型電界効果トランジスタと離間し、前記絶縁ゲート型電界効果トランジスタを取り囲むように前記半導体基板の表面に設けられ、前記絶縁ゲート型電界効果トランジスタのボディと同じ導電型の高不純物濃度層と、前記絶縁ゲート型電界効果トランジスタ及び前記高不純物濃度層上の一面に、前記絶縁ゲート型電界効果トランジスタを覆うように設けられ、ビア及び下層配線を介して前記高不純物濃度層と電気的に接続される最上層配線とを具備することを特徴とする。
更に、本発明の他態様の半導体装置は、半導体基板上に設けられた第１の絶縁ゲート型電界効果トランジスタと、前記半導体基板上に設けられ、前記第１の絶縁ゲート型電界効果トランジスタと同一チャネル型で、前記第１の絶縁ゲート型電界効果トランジスタに隣接配置される第２の絶縁ゲート型電界効果トランジスタと、前記第１の絶縁ゲート型電界効果トランジスタと離間し、前記第１の絶縁ゲート型電界効果トランジスタを取り囲むように前記半導体基板の表面に設けられ、前記第１の絶縁ゲート型電界効果トランジスタのボディと同じ導電型の第１の高不純物濃度層と、前記第２の絶縁ゲート型電界効果トランジスタと離間し、前記第２の絶縁ゲート型電界効果トランジスタを取り囲むように前記半導体基板の表面に設けられ、前記第２の絶縁ゲート型電界効果トランジスタのボディと同じ導電型の第２の高不純物濃度層と、前記第１の絶縁ゲート型電界効果トランジスタ、前記第２の絶縁ゲート型電界効果トランジスタ、前記第１の高不純物濃度層、及び前記第２の高不純物濃度層上の一面に、前記第１及び第２の絶縁ゲート型電界効果トランジスタを覆うように設けられ、ビア及び下層配線を介して前記第１及び第２の高不純物濃度層と電気的に接続される最上層配線とを具備することを特徴とする。
本発明によれば、モールドストレスによる絶縁ゲート型電界効果トランジスタの特性変動を抑制することができる半導体装置を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置を示す回路図、図２は図１の領域１の概略平面図、図３は図２のＡ−Ａ線に沿う断面図、図４は図２のＢ−Ｂ線に沿う断面図である。本実施例では、モールドストレスによる特性変動を抑制するために、差動増幅回路の差動対をなすＮｃｈ ＭＯＳトランジスタの上部一面を最上層配線で覆っている。
図１に示すように、半導体装置５０は、入出力部に差動増幅回路４１が設けられたＬＳＩである。半導体装置５０は、モールド樹脂で樹脂封止される。
差動増幅回路４１には、電流源４２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。
ここで、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とも呼称される。ＭＩＳトランジスタはＭＩＳ（Metal Insulator Semiconductor）トランジスタとも呼称される。ＭＯＳトランジスタ及びＭＩＳトランジスタは、絶縁ゲート型電界効果トランジスタと呼称される。
抵抗Ｒ１は、一端が高電位側電源ＶＤＤに接続され、他端がノードＮ１に接続される。抵抗Ｒ２は、一端が高電位側電源ＶＤＤに接続され、他端がノードＮ２に接続される。ここでは、抵抗Ｒ１及びＲ２を用いているが、代わりにＰｃｈ ＭＯＳトランジスタからなるカレントミラー回路を用いてもよい。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１は、ドレインがノードＮ１（抵抗Ｒ１の他端）に接続され、ゲートに入力信号Ｓｉｎ１が入力され、ソースがノードＮ３に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２は、ドレインがノードＮ２（抵抗Ｒ２の他端）に接続され、ゲートに入力信号Ｓｉｎ２が入力され、ソースがノードＮ３に接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１とＮｃｈ ＭＯＳトランジスタＮＭＴ２は差動対を構成する。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１のドレイン（ノードＮ１）側から増幅された出力信号Ｓｏｕｔ１が出力され、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２のドレイン（ノードＮ２）側から増幅された出力信号Ｓｏｕｔ２が出力される。
電流源４２は、一端がノードＮ３（Ｎｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２のソース）に接続され、他端が低電位側電源（接地電位）ＶＳＳに接続される。電流源４２は、バイアス電流Ｉｂを低電位側電源（接地電位）ＶＳＳ側に流す。
図２に示すように、差動増幅回路４１の領域１では、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１とＮｃｈ ＭＯＳトランジスタＮＭＴ２が左右対称に配置形成される。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１には、ソース、ドレイン、及びゲートが設けられる素子形成部ＳＤＧ１の周囲に、一定距離離間したボディコンタクト部ＢＣ１が配置形成される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１には、ゲート電極部ＧＰＯＬＹ１が素子形成部ＳＤＧ１と交差し、オーバーラップして配置形成される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２には、ソース、ドレイン、及びゲートが設けられる素子形成部ＳＤＧ２の周囲に、一定距離離間したボディコンタクト部ＢＣ２が配置形成される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２には、ゲート電極部ＧＰＯＬＹ２が素子形成部ＳＤＧ２と交差し、オーバーラップして配置形成される。
素子形成部ＳＤＧ１と素子形成部ＳＤＧ２、ゲート電極部ＧＰＯＬＹ１とゲート電極部ＧＰＯＬＹ２、ボディコンタクト部ＢＣ１とボディコンタクト部ＢＣ２は、それぞれ同一形状を有する。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１には、素子形成部ＳＤＧ１のドレインと電気的に接続される下層配線であるドレイン引き出し配線がボディコンタクト部ＢＣ１の左側と交差するように配置形成される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１には、ゲート電極部ＧＰＯＬＹ１と電気的に接続される下層配線であるゲート引き出し配線がボディコンタクト部ＢＣ１の上側と交差するように配置形成される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１には、素子形成部ＳＤＧ１のソースと電気的に接続される下層配線であるソース引き出し配線がボディコンタクト部ＢＣ１の右側と交差するように配置形成される。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ２には、素子形成部ＳＤＧ２のドレインと電気的に接続される下層配線であるドレイン引き出し配線がボディコンタクト部ＢＣ２の右側と交差するように配置形成される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２には、ゲート電極部ＧＰＯＬＹ２と電気的に接続される下層配線であるゲート引き出し配線がボディコンタクト部ＢＣ２の上側と交差するように配置形成される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ２には、素子形成部ＳＤＧ２のソースと電気的に接続される下層配線であるソース引き出し配線がボディコンタクト部ＢＣ２の左側と交差するように配置形成される。
素子形成部ＳＤＧ１、ボディコンタクト部ＢＣ１、ゲート電極部ＧＰＯＬＹ１、素子形成部ＳＤＧ２、ボディコンタクト部ＢＣ２、及びゲート電極部ＧＰＯＬＹ２の上部一面に、素子形成部ＳＤＧ１、ゲート電極部ＧＰＯＬＹ１、素子形成部ＳＤＧ２、及びゲート電極部ＧＰＯＬＹ２を覆うように、最上層配線からなるプレート部が設けられ、プレート部は低電位側電源（接地電位）ＶＳＳに接続される。
図３に示すように、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２には、Ｐ型シリコン基板である半導体基板１の表面にシャロートレンチアイソレーション（ＳＴＩ）４が設けられる。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ１の素子形成部ＳＤＧ１及びＮｃｈ ＭＯＳトランジスタＮＭＴ２の素子形成部ＳＤＧ２には、シャロートレンチアイソレーション（ＳＴＩ）４の間の半導体基板１の表面に、ソースとドレインとなるＮ型高不純物濃度層であるＮ＋層６が設けられる。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１のボディコンタクト部ＢＣ１及びＮｃｈ ＭＯＳトランジスタＮＭＴ２のボディコンタクト部ＢＣ２には、シャロートレンチアイソレーション（ＳＴＩ）４の間の半導体基板１の表面に、半導体基板１と同じ導電型のＰ型高不純物濃度層であるＰ＋層５が設けられる。
ソースであるＮ＋層６とドレインであるＮ＋層６の間の半導体基板１上には、Ｎ＋層６とオーバーラップするようにゲート絶縁膜（図示せず）とゲート電極７が積層形成される。
シャロートレンチアイソレーション（ＳＴＩ）４、Ｐ＋層５、Ｎ＋層６、及び積層形成されたゲート絶縁膜とゲート電極７上には、層間絶縁膜である絶縁膜８が設けられ、Ｎ＋層６上の絶縁膜８には開口部ＫＣ１が設けられ、開口部ＫＣ１にはＮ＋層６に接続されるビア９が埋設される。
絶縁膜８及びビア９上には、下層配線である１層目配線１０が設けられる。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２では、ビア９を介してドレインのＮ＋層６に接続されるドレイン引き出し配線（１層目配線１０を使用）が設けられ、ビア９を介してソースのＮ＋層６に接続されるソース引き出し配線（１層目配線１０を使用）が設けられる。
絶縁膜８及び１層目配線１０上には、層間絶縁膜である絶縁膜１１が設けられ、絶縁膜１１上には、最上層配線である２層目配線１２のプレート部がＮｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２の上部一面を覆うように平坦状に配置形成される。ここで、１層目配線１０及び２層目配線１２にはモース硬度２．９である低硬度のアルミニウム（ＡＬ）を主成分とする金属を用いているが、モース硬度３．０である低硬度の銅（Ｃｕ）やモース硬度２．５である金（Ａｕ）を主成分とする金属などを用いてもよい。
絶縁膜１１及び２層目配線１２上には、層間絶縁膜である絶縁膜１３が設けられ、絶縁膜１３上にはモールド樹脂１４が形成される。モールド樹脂１４には、例えばエポキシ樹脂が使用される。
図４に示すように、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２のボディコンタクト部ＢＣ２には、シャロートレンチアイソレーション（ＳＴＩ）４の間の半導体基板１の表面に、半導体基板１と同じ導電型のＰ型高不純物濃度層であるＰ＋層５が設けられる（Ｎｃｈ ＭＯＳトランジスタＮＭＴ１も同様）。
シャロートレンチアイソレーション（ＳＴＩ）４及びＰ＋層５上には、絶縁膜８が設けられる。Ｐ＋層５上のドレイン引き出し配線が設けられない領域の絶縁膜８には、複数の開口部ＫＣ１が設けられ、開口部ＫＣ１にＰ＋層５に接続されるビア９が埋設される。絶縁膜８、ビア９上には、下層配線である１層目配線１０（ボディコンタクト部ＢＣ２、ドレイン引き出し配線）が設けられる。
絶縁膜８及び１層目配線１０には、絶縁膜１１が設けられる。１層目配線１０上には開口部ＫＣ１の真上の位置に対応する開口部ＫＣ２が設けられ、１層目配線１０に接続されるビア１５が埋設される。絶縁膜１１及びビア１５上には、ビア１５に接続される最上層配線である２層目配線１２のプレート部がＮｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２の上部一面を覆うように平坦状に配置形成される。絶縁膜１１及び２層目配線１２上には、絶縁膜１３が設けられ、絶縁膜１３上にはモールド樹脂１４が形成される。
上述したように、本実施例の半導体装置では、入出力部に差動増幅回路４１が設けられる。半導体装置５０は、モールド樹脂で樹脂封止される。差動増幅回路４１には、電流源４２、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ ＭＯＳトランジスタＮＭＴ２、抵抗Ｒ１、及び抵抗Ｒ２が設けられ、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２は差動対を構成する。Ｎｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２では、ソース引き出し配線、ゲート引き出し配線、及びドレイン引き出し配線以外の部分のボディコンタクト部ＢＣ１及びＢＣ２に、ビア９、１層目配線１０、ビア１５、及び２層目配線１２（プレート部）が積層形成され、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２の上側面部分を覆っている。また、Ｎｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２の上部一面を２層目配線１２（プレート部）が覆っている。
このため、モールドストレスの原因となるモールド樹脂１４中のフィラー（ＳｉＯ２）などがＮｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２の上部に存在しても、モールドストレスが緩和され、差動対をなすＮｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２の特性変動を大幅に抑制することができる。また、差動対をなすＮｃｈ ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２の上側面及び上面を低電位側電源（接地電位）ＶＳＳに接続される配線及びビアで覆っているので、電位が固定され寄生容量の変動による差動増幅回路４１の特性変動を抑制することができる。
なお、本実施例では、差動増幅回路４１をＭＯＳトランジスタで構成しているが、代わりにＭＩＳトランジスタを用いてもよい。また、プレート部に最上層配線を使用しているが、代わりに硬度が低くモールドストレスを緩和することができる導電性樹脂フィルムなどを使用してもよい。更に、最上層配線に２層目配線を用いているが、必ずしもこれに限定されるものではない。ｎ（ただし、ｎは３以上の整数）層目配線を最上層配線として用いてもよい。
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図５は半導体装置を示す回路図、図６は図５の領域２の概略平面図、図７は図６のＣ−Ｃ線に沿う断面図、図８は図６のＤ−Ｄ線に沿う断面図である。本実施例では、モールドストレスによる特性変動を抑制するために、差動増幅回路の差動対をなすＰｃｈ ＭＯＳトランジスタの上部一面を最上層配線で覆っている。
図５に示すように、半導体装置５１は、入出力部に差動増幅回路４３が設けられたＬＳＩである。半導体装置５１は、モールド樹脂で樹脂封止される。
差動増幅回路４３には、電流源４４、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１、及びＰｃｈ ＭＯＳトランジスタＰＭＴ２が設けられる。
電流源４４は、一端が高電位側電源ＶＤＤに接続され、他端がノードＮ１１に接続され、ノードＮ１１側にバイアス電流Ｉｂを流す。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１は、ソースがノードＮ１１（電流源４４の他端）に接続され、ゲートに入力信号Ｓｉｎ１が入力され、ドレインがノードＮ１２に接続される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ２は、ソースがノードＮ１１（電流源４４の他端）に接続され、ゲートに入力信号Ｓｉｎ２が入力され、ドレインがノードＮ１３に接続される。
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１とＰｃｈ ＭＯＳトランジスタＰＭＴ２は、差動対を構成する。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１のドレイン（ノードＮ１２）側から増幅された出力信号Ｓｏｕｔ１が出力される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ２のドレイン（ノードＮ１３）側から増幅された出力信号Ｓｏｕｔ２が出力される。
Ｎｃｈ ＭＯＳトランジスタＮＭＴ３は、ドレインがノードＮ１２に接続され、ゲートがＮｃｈ ＭＯＳトランジスタＮＭＴ４のゲートに接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ４は、ドレインがノードＮ１３に接続され、ゲートがドレインに接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ ＭＯＳトランジスタＮＭＴ３とＮｃｈ ＭＯＳトランジスタＮＭＴ４はカレントミラー回路を構成する。
図６に示すように、差動増幅回路４３の領域２では、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１とＰｃｈ ＭＯＳトランジスタＰＭＴ２が左右対称に配置形成される。
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１には、ソース、ドレイン、及びゲートが設けられる素子形成部ＳＤＧ１１の周囲に、一定距離離間したボディコンタクト部ＢＣ１１が配置形成される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１には、ゲート電極部ＧＰＯＬＹ１１が素子形成部ＳＤＧ１１と交差し、オーバーラップして配置形成される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ２には、ソース、ドレイン、及びゲートが設けられる素子形成部ＳＤＧ１２の周囲に、一定距離離間したボディコンタクト部ＢＣ１２が配置形成される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ２には、ゲート電極部ＧＰＯＬＹ１２が素子形成部ＳＤＧ１２と交差し、オーバーラップして配置形成される。
素子形成部ＳＤＧ１１と素子形成部ＳＤＧ１２、ゲート電極部ＧＰＯＬＹ１１とゲート電極部ＧＰＯＬＹ１２、ボディコンタクト部ＢＣ１１とボディコンタクト部ＢＣ１２は、それぞれ同一形状を有する。
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１には、素子形成部ＳＤＧ１１のドレインと電気的に接続される下層配線であるドレイン引き出し配線がボディコンタクト部ＢＣ１１の左側と交差するように配置形成される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１には、ゲート電極部ＧＰＯＬＹ１１と電気的に接続される下層配線であるゲート引き出し配線がボディコンタクト部ＢＣ１１の上側と交差するように配置形成される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１には、素子形成部ＳＤＧ１１のソースと電気的に接続される下層配線であるソース引き出し配線がボディコンタクト部ＢＣ１１の右側と交差するように配置形成される。
Ｐｃｈ ＭＯＳトランジスタＰＭＴ２には、素子形成部ＳＤＧ１２のドレインと電気的に接続される下層配線であるドレイン引き出し配線がボディコンタクト部ＢＣ１２の右側と交差するように配置形成される。Ｐｃｈ ＭＯＳトランジスタＰＭＴ２には、ゲート電極部ＧＰＯＬＹ１２と電気的に接続される下層配線であるゲート引き出し配線がボディコンタクト部ＢＣ１２の上側と交差するように配置形成される。Ｐｃｈ ＭＯＳトランジスタＭＴ２には、素子形成部ＳＤＧ１２のソースと電気的に接続される下層配線であるソース引き出し配線がボディコンタクト部ＢＣ１２の左側と交差するように配置形成される。
素子形成部ＳＤＧ１１、ボディコンタクト部ＢＣ１１、ゲート電極部ＧＰＯＬＹ１１、素子形成部ＳＤＧ１２、ボディコンタクト部ＢＣ１２、及びゲート電極部ＧＰＯＬＹ１２の上部一面に、素子形成部ＳＤＧ１１、ゲート電極部ＧＰＯＬＹ１１、素子形成部ＳＤＧ１２、及びゲート電極部ＧＰＯＬＹ１２を覆うように、最上層配線からなるプレート部が設けられ、プレート部は高電位側電源ＶＤＤに接続される。
図７に示すように、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２には、Ｐ型シリコン基板である半導体基板１の表面にＰｃｈ ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２のボディ部としてのＮウエル層２が設けられ、Ｎウエル層２の表面にシャロートレンチアイソレーション（ＳＴＩ）４が設けられる。
Ｐｃｈ ＭＯＳトランジスタＰＭＴ１の素子形成部ＳＤＧ１１及びＰｃｈ ＭＯＳトランジスタＰＭＴ２の素子形成部ＳＤＧ１２には、シャロートレンチアイソレーション（ＳＴＩ）４の間の半導体基板１の表面に、ソースとドレインとなるＰ型高不純物濃度層であるＰ＋層２２が設けられる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１のボディコンタクト部ＢＣ１１及びＰｃｈ ＭＯＳトランジスタＰＭＴ２のボディコンタクト部ＢＣ１２には、シャロートレンチアイソレーション（ＳＴＩ）４の間の半導体基板１の表面に、Ｎウエルト層２と同じ導電型のＮ型高不純物濃度層であるＮ＋層２１が設けられる。
ソースであるＰ＋層２２とドレインであるＰ＋層２２の間の半導体基板１上には、Ｐ＋層２２とオーバーラップするようにゲート絶縁膜（図示せず）とゲート電極７が積層形成される。
シャロートレンチアイソレーション（ＳＴＩ）４、Ｐ＋層２２、Ｎ＋層２１、及び積層形成されたゲート絶縁膜とゲート電極７上には、層間絶縁膜である絶縁膜８が設けられ、Ｐ＋層２２上の絶縁膜８には開口部ＫＣ１が設けられ、開口部ＫＣ１にはＰ＋層２２に接続されるビア９が埋設される。
絶縁膜８及びビア９上には、下層配線である１層目配線１０が設けられる。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２では、ビア９を介してドレインのＰ＋層２２に接続されるドレイン引き出し配線（１層目配線１０を使用）が設けられ、ビア９を介してソースのＰ＋層２２に接続されるソース引き出し配線（１層目配線１０を使用）が設けられる。
絶縁膜８及び１層目配線１０上には、層間絶縁膜である絶縁膜１１が設けられ、絶縁膜１１上には、最上層配線である２層目配線１２のプレート部がＰｃｈ ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２の上部一面を覆うように平坦状に配置形成される。
絶縁膜１１及び２層目配線１２上には、層間絶縁膜である絶縁膜１３が設けられ、絶縁膜１３上にはモールド樹脂１４が形成される。
図８に示すように、Ｐｃｈ ＭＯＳトランジスタＰＭＴ２のボディコンタクト部ＢＣ１２には、シャロートレンチアイソレーション（ＳＴＩ）４の間の半導体基板１の表面に、Ｎウエル層２と同じ導電型のＮ型高不純物濃度層であるＮ＋層２１が設けられる（Ｐｃｈ ＭＯＳトランジスタＰＭＴ１も同様）。
シャロートレンチアイソレーション（ＳＴＩ）４及びＮ＋層２１上には、絶縁膜８が設けられる。Ｎ＋層２１上のドレイン引き出し配線が設けられない領域の絶縁膜８には、複数の開口部ＫＣ１が設けられ、開口部ＫＣ１にＮ＋層２１に接続されるビア９が埋設される。絶縁膜８、ビア９上には、１層目配線１０（ボディコンタクト部ＢＣ１２、ドレイン引き出し配線）が設けられる。
絶縁膜８及び１層目配線１０には、絶縁膜１１が設けられる。１層目配線１０上には開口部ＫＣ１の真上の位置に対応する開口部ＫＣ２が設けられ、１層目配線１０に接続されるビア１５が埋設される。絶縁膜１１及びビア１５上には、ビア１５に接続される最上層配線である２層目配線１２のプレート部がＰｃｈ ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２の上部一面を覆うように平坦状に配置形成される。絶縁膜１１及び２層目配線１２上には、絶縁膜１３が設けられ、絶縁膜１３上にはモールド樹脂１４が形成される。
上述したように、本実施例の半導体装置では、入出力部に差動増幅回路４３が設けられる。半導体装置５１は、モールド樹脂で樹脂封止される。差動増幅回路４３には、電流源４４、Ｎｃｈ ＭＯＳトランジスタＮＭＴ３、Ｎｃｈ ＭＯＳトランジスタＮＭＴ４、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１、及びＰｃｈ ＭＯＳトランジスタＰＭＴ２が設けられ、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２は差動対を構成する。Ｐｃｈ ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２では、ソース引き出し配線、ゲート引き出し配線、及びドレイン引き出し配線以外の部分のボディコンタクト部ＢＣ１１及びＢＣ１２に、ビア９、１層目配線１０、ビア１５、及び２層目配線１２（プレート部）が積層形成され、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２の上側面部分を覆っている。また、Ｐｃｈ ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２の上部一面を２層目配線１２（プレート部）が覆っている。
このため、モールド樹脂１４によるモールドストレスが緩和され、差動対をなすＰｃｈ ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２の特性変動を大幅に抑制することができる。また、差動対をなすＰｃｈ ＭＯＳトランジスタＰＭＴ１及びＰＭＴ２の上側面及び上面を高電位側電源ＶＤＤに接続される配線及びビアで覆っているので、電位が固定され寄生容量の変動による差動増幅回路４３の特性変動を抑制することができる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
例えば、実施例では、差動増幅回路を構成する差動対をなすトランジスタに適用しているが、代わりにカレントミラー回路、カスケード接続のトランジスタなどにも適用することができる。また、閾値電圧の絶対値が比較的小さく、閾値変動の許容範囲の小さいトランジスタから構成される高速ロジック部などにも適用することができる。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 半導体基板上に設けられた絶縁ゲート型電界効果トランジスタと、前記絶縁ゲート型電界効果トランジスタと離間し、前記絶縁ゲート型電界効果トランジスタを取り囲むように前記半導体基板の表面に設けられ、前記絶縁ゲート型電界効果トランジスタのボディと同じ導電型の高不純物濃度層と、前記絶縁ゲート型電界効果トランジスタ及び前記高不純物濃度層上の一面に、前記絶縁ゲート型電界効果トランジスタをメッシュ状に覆うように設けられ、ビア及び下層配線を介して前記高不純物濃度層と電気的に接続される最上層配線とを具備する半導体装置。
（付記１） 半導体基板上に設けられた絶縁ゲート型電界効果トランジスタと、前記絶縁ゲート型電界効果トランジスタと離間し、前記絶縁ゲート型電界効果トランジスタを取り囲むように前記半導体基板の表面に設けられ、前記絶縁ゲート型電界効果トランジスタのボディと同じ導電型の高不純物濃度層と、前記絶縁ゲート型電界効果トランジスタ及び前記高不純物濃度層上の一面に、前記絶縁ゲート型電界効果トランジスタをメッシュ状に覆うように設けられ、ビア及び下層配線を介して前記高不純物濃度層と電気的に接続される最上層配線とを具備する半導体装置。
（付記２） 半導体基板上に設けられた絶縁ゲート型電界効果トランジスタと、前記絶縁ゲート型電界効果トランジスタと離間し、前記絶縁ゲート型電界効果トランジスタを取り囲むように前記半導体基板の表面に設けられ、前記絶縁ゲート型電界効果トランジスタのボディと同じ導電型の高不純物濃度層と、前記絶縁ゲート型電界効果トランジスタ及び前記高不純物濃度層上の一面に、前記絶縁ゲート型電界効果トランジスタを覆うように設けられ、ビア及び下層配線を介して前記高不純物濃度層と電気的に接続される最上層配線と、絶縁膜を介して、前記最上層配線上に設けられるモールド樹脂とを具備する半導体装置。
（付記３） 前記最上層配線は、アルミニウム（ＡＬ）、銅（Ｃｕ）、或いは金（Ａｕ）を主成分とする付記１又は２に記載の半導体装置。
（付記４） 前記絶縁ゲート型電界効果トランジスタのソース、ドレイン、及びゲートにそれぞれ接続される引き出し配線は、前記最上層配線よりも低位の下層配線から構成される付記１乃至３のいずれかに記載の半導体装置。
１ 半導体基板
２ Ｎウエル層
４ シャロートレンチアイソレーション（ＳＴＩ）
５、２２ Ｐ＋層
６、２１ Ｎ＋層
７ ゲート電極
８、１１、１３ 絶縁膜
９、１５ ビア
１０ １層目配線
１２ ２層目配線
１４ モールド樹脂
４１、４３ 差動増幅回路
４４ 電流源
５０、５１ 半導体装置
ＢＣ１、ＢＣ２、ＢＣ１１、ＢＣ１２ ボディコンタクト部
ＧＰＯＬＹ１、ＧＰＯＬＹ２、ＧＰＯＬＹ１１、ＧＰＯＬＹ１２ ゲート電極部
ＫＣ１、ＫＣ２ 開口部
ＳＤＧ１、ＳＤＧ２、ＳＤＧ１１、ＳＤＧ１２ 素子形成部
Ｉｂ バイアス電流
Ｎ１〜Ｎ３、Ｎ１１〜Ｎ１３ ノード
ＮＭＴ１〜ＮＭＴ４ Ｎｃｈ ＭＯＳトランジスタ
ＰＭＴ１、ＰＭＴ２ Ｐｃｈ ＭＯＳトランジスタ
Ｒ１、Ｒ２ 抵抗
Ｓｉｎ１、Ｓｉｎ２ 入力信号
Ｓｏｕｔ１、Ｓｏｕｔ２ 出力信号
ＶＤＤ 高電位側電源
ＶＳＳ 低電位側電源（接地電位）
２ Ｎウエル層
４ シャロートレンチアイソレーション（ＳＴＩ）
５、２２ Ｐ＋層
６、２１ Ｎ＋層
７ ゲート電極
８、１１、１３ 絶縁膜
９、１５ ビア
１０ １層目配線
１２ ２層目配線
１４ モールド樹脂
４１、４３ 差動増幅回路
４４ 電流源
５０、５１ 半導体装置
ＢＣ１、ＢＣ２、ＢＣ１１、ＢＣ１２ ボディコンタクト部
ＧＰＯＬＹ１、ＧＰＯＬＹ２、ＧＰＯＬＹ１１、ＧＰＯＬＹ１２ ゲート電極部
ＫＣ１、ＫＣ２ 開口部
ＳＤＧ１、ＳＤＧ２、ＳＤＧ１１、ＳＤＧ１２ 素子形成部
Ｉｂ バイアス電流
Ｎ１〜Ｎ３、Ｎ１１〜Ｎ１３ ノード
ＮＭＴ１〜ＮＭＴ４ Ｎｃｈ ＭＯＳトランジスタ
ＰＭＴ１、ＰＭＴ２ Ｐｃｈ ＭＯＳトランジスタ
Ｒ１、Ｒ２ 抵抗
Ｓｉｎ１、Ｓｉｎ２ 入力信号
Ｓｏｕｔ１、Ｓｏｕｔ２ 出力信号
ＶＤＤ 高電位側電源
ＶＳＳ 低電位側電源（接地電位）
Claims (5)
- 半導体基板上に設けられた絶縁ゲート型電界効果トランジスタと、
前記絶縁ゲート型電界効果トランジスタと離間し、前記絶縁ゲート型電界効果トランジスタを取り囲むように前記半導体基板の表面に設けられ、前記絶縁ゲート型電界効果トランジスタのボディと同じ導電型の高不純物濃度層と、
前記絶縁ゲート型電界効果トランジスタ及び前記高不純物濃度層上の一面に、前記絶縁ゲート型電界効果トランジスタを覆うように設けられ、ビア及び下層配線を介して前記高不純物濃度層と電気的に接続される最上層配線と、
を具備することを特徴とする半導体装置。 - 半導体基板上に設けられた第１の絶縁ゲート型電界効果トランジスタと、
前記半導体基板上に設けられ、前記第１の絶縁ゲート型電界効果トランジスタと同一チャネル型で、前記第１の絶縁ゲート型電界効果トランジスタに隣接配置される第２の絶縁ゲート型電界効果トランジスタと、
前記第１の絶縁ゲート型電界効果トランジスタと離間し、前記第１の絶縁ゲート型電界効果トランジスタを取り囲むように前記半導体基板の表面に設けられ、前記第１の絶縁ゲート型電界効果トランジスタのボディと同じ導電型の第１の高不純物濃度層と、
前記第２の絶縁ゲート型電界効果トランジスタと離間し、前記第２の絶縁ゲート型電界効果トランジスタを取り囲むように前記半導体基板の表面に設けられ、前記第２の絶縁ゲート型電界効果トランジスタのボディと同じ導電型の第２の高不純物濃度層と、
前記第１の絶縁ゲート型電界効果トランジスタ、前記第２の絶縁ゲート型電界効果トランジスタ、前記第１の高不純物濃度層、及び前記第２の高不純物濃度層上の一面に、前記第１及び第２の絶縁ゲート型電界効果トランジスタを覆うように設けられ、ビア及び下層配線を介して前記第１及び第２の高不純物濃度層と電気的に接続される最上層配線と、
を具備することを特徴とする半導体装置。 - 前記第１及び第２の絶縁ゲート型電界効果トランジスタは、差動対、カスケード接続、或いはカレントミラー回路を構成することを特徴とする請求項２に記載の半導体装置。
- 前記絶縁ゲート型電界効果トランジスタは、Ｎｃｈ絶縁ゲート型電界効果トランジスタであり、前記最上層配線は低電位側電源に接続されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
- 前記絶縁ゲート型電界効果トランジスタは、Ｐｃｈ絶縁ゲート型電界効果トランジスタであり、前記最上層配線は高電位側電源に接続されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008318886A JP2010141271A (ja) | 2008-12-15 | 2008-12-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2008318886A JP2010141271A (ja) | 2008-12-15 | 2008-12-15 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2010141271A true JP2010141271A (ja) | 2010-06-24 |
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ID=42351108
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008318886A Pending JP2010141271A (ja) | 2008-12-15 | 2008-12-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2010141271A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106505049A (zh) * | 2015-09-08 | 2017-03-15 | 精工爱普生株式会社 | 半导体装置以及使用该半导体装置的电子设备 |
| JP7510906B2 (ja) | 2021-05-21 | 2024-07-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2008
- 2008-12-15 JP JP2008318886A patent/JP2010141271A/ja active Pending
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| US10319656B2 (en) | 2015-09-08 | 2019-06-11 | Seiko Epson Corporation | Semiconductor device and electronic apparatus encapsulated in resin with embedded filler particles |
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