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CN106505049B - 半导体装置以及使用该半导体装置的电子设备 - Google Patents

半导体装置以及使用该半导体装置的电子设备 Download PDF

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CN106505049B CN201610807794.1A CN201610807794A CN106505049B CN 106505049 B CN106505049 B CN 106505049B CN 201610807794 A CN201610807794 A CN 201610807794A CN 106505049 B CN106505049 B CN 106505049B
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Abstract

该半导体装置具备：半导体基板；模拟电路模块，其包括被设置在半导体基板上的有源元件；金属层或多条金属配线，所述金属层位于模拟电路模块的上方，并具有狭缝，所述多条金属配线位于模拟电路模块的上方，并且以并行的方式而排列；树脂层，其至少位于金属层或多条金属配线的上方，并包含填充物。在以通过混入有填充物的树脂而对半导体芯片进行密封的方式构成的半导体装置中，该半导体装置在不使用特殊的材料或制造方法的条件下抑制模封工序中的模拟电路的电子特性的精度降低或特性偏差或特性变动。

Description

半导体装置以及使用该半导体装置的电子设备
技术领域
本发明涉及一种以通过混入有填充物的树脂而对半导体芯片进行密封的方式构成的半导体装置。此外，本发明涉及使用这种半导体装置的电子设备等。
背景技术
在包括模拟电路的半导体装置(IC)中，由于在使用混入有填充物的树脂的密封工序(模封工序)中所产生的残留应力而造成的电路特性的变动成为了妨碍模拟电路的电子特性的高精度化的较大的主要因素。这是因为，线性膨胀系数较大的树脂在其形成过程中产生固化收缩，结果在IC的表面以及内部产生压缩应力。
尤其，由于树脂中的填充物的分布的不均匀性而造成IC的各部分的压缩应力也不均匀。基于该压缩应力的压电效果而造成各种设备的电子特性不均地变化，其结果为，模拟电路的电子特性在模封工序的前后将产生变化。由此，将导致模拟电路的电子特性的精度的降低或特性偏差或特性变动的增大。
作为相关技术，在专利文献1中公开了一种能够在树脂密封之前与之后抑制基准电压等的特性的变动的半导体集成电路装置。该半导体集成电路装置为，通过混有填充物的树脂而对半导体芯片进行密封的半导体集成电路装置，且特征在于，填充物的最大颗粒直径为10μm以上且50μm以下。
根据专利文献1，通过将填充物的最大颗粒直径限定在预定的范围内，从而能够抑制模拟电路的电子特性的变动。但是，为了对填充物的最大颗粒直径进行限定，与使用一般的填充物的情况相比，制造成本将会上升。此外，对于模拟电路的电子特性的高精度化的要求较高，并且与现有的IC相比，进一步的精度的提高、特性偏差或特性变动的抑制以及制造成本的降低成为课题。
专利文献1：日本特开2002-353381号公报(0007-0008段、图1)
发明内容
因此，本发明的第一目的在于，在以通过混入有填充物的树脂而对半导体芯片进行密封的的方式而构成的半导体装置中，在不使用特殊的材料或制造方法的条件下抑制模封工序中的模拟电路的电子特性的精度的降低或特性偏差或特性变动。此外，本发明的第二目的在于提供使用这种半导体装置的电子设备等。
为了解决以上课题的至少一部分，本发明的第一观点所涉及的半导体装置具备：半导体基板；模拟电路模块，其包括被设置在半导体基板上的有源元件；金属层或多条金属配线，所述金属层位于模拟电路模块的上方，并具有狭缝，所述多条金属配线位于所述模拟电路模块的上方，并且以并行的方式而排列；树脂层，其至少位于金属层或多条金属配线的上方，并包含填充物。
根据本发明的第一观点，通过在模拟电路模块的上方设置作为缓冲层的金属层或多条金属配线，从而抑制了从填充物向模拟电路模块的有源元件等传递的微小应力的不均匀性，从而改善了有源元件等的特性变动的不均匀性。因此，能够在不使用特殊的材料或制造方法的条件下抑制模封工序中的模拟电路的电子特性的精度的降低或特性偏差或特性变动。
此外，在模封工序中，从金属层或多个金属配线中也产生应力。金属层上所形成的狭缝使从金属层发生并向模拟电路模块的有源元件等传递的应力均匀化，从而能够缓和对有源元件等的电子特性产生的影响。同样，在多个金属配线以并行的方式排列的情况下，能够使从多个金属配线上产生并向模拟电路模块的有源元件等传递的应力均匀化，从而缓和对有源元件等的电子特性产生的影响。
在此，优选为，狭缝的宽度或多条金属配线的间隔与填充物的颗粒直径相比而较小。此外，优选为，金属层的狭缝的面积小于金属层的面积的20％，或者，位于多条金属配线之间的区域的面积小于多条金属配线的面积的20％。由此，能够降低从填充物传递的微小应力通过狭缝或多个金属配线之间而到达模拟电路模块的有源元件等的比例。
本发明的第二观点所涉及的半导体装置具备：半导体基板；模拟电路模块，其包括被设置在半导体基板上的有源元件；第一金属层，其位于模拟电路模块的上方；第二金属层，其隔着绝缘膜而位于第一金属层上；金属部件，其被填充在形成于绝缘膜上的通孔中，并且对第一金属层与第二金属层进行连接；树脂层，其至少位于第二金属层的上方，并包括填充物
根据本发明的第二观点，通过在模拟电路模块的上方设置作为缓冲层的第一金属层，并在第一金属层上隔着绝缘膜而设置作为缓冲层的第二金属层，从而抑制了从填充物向模拟电路模块的有源元件等传递的微小应力的不均匀性，从而改善了有源元件等的特性变动的不均匀性。因此，能够在不使用特殊的材料或制造方法的条件下抑制模封工序中的模拟电路的电子特性的精度的降低或特性偏差或特性变动。
此外，在模封工序中，从第一以及第二金属层也产生应力。被设置在第一金属层与第二金属层之间的金属部件使从第一以及第二金属层产生并向模拟电路模块的有源元件等传递的应力均匀化，从而能够缓和对有源元件等的电子特性所产生的影响。
在此，优选为，金属部件的厚度与填充物的颗粒直径相比而较小。由此，能够降低从填充物传递的微小应力经由金属部件而到达模拟电路模块的有源元件等的比例。
本发明的第三观点所涉及的电子设备具备上述任意的半导体装置。根据本发明的第三观点，使用无需使用特殊的材料或制造方法就能够抑制模封工序中的模拟电路的电子特性的精度的降低或特性偏差或特性变动的半导体装置，从而能够提供一种具有较高精度且稳定的电子特性的电子设备。
附图说明
图1为表示本发明的第一实施方式所涉及的半导体装置的结构例的俯视图。
图2为沿图1所示的II-II线的半导体装置的剖视图。
图3为表示金属层的狭缝的布局的其它示例的俯视图。
图4为本发明的第二实施方式所涉及的半导体装置的剖视图。
图5为本发明的第三实施方式所涉及的半导体装置的剖视图。
图6为表示本发明的第四实施方式所涉及的半导体装置的结构例的俯视图。
图7为沿图6所示的VII-VII线的半导体装置的剖视图。
图8为表示本发明的第五实施方式所涉及的半导体装置的结构例的俯视图。
图9为沿图8所示的IX-IX线的半导体装置的剖视图。
图10为表示金属柱的布局的其它示例的俯视图。
图11为表示本发明的一个实施方式所涉及的电子设备的结构例的框图。
具体实施方式
以下，参照附图，对本发明的实施方式进行详细说明。另外，对相同的结构要素标注相同的参照符号而省略重复的说明。
第一个实施方式
图1为表示本发明的第一个实施方式所涉及的半导体装置的结构例的俯视图。另外，在图1中，为了表示第三配线层的布局，省略其上方的层。如
图1所示，该半导体装置包括半导体基板10、被设置在半导体基板10上的模拟电路模块21～22以及数字电路模块31～33。半导体基板10由硅等的半导体材料构成。
此外，在半导体装置中，在第三配线层中包括分别位于模拟电路模块21以及22的上方的金属层41以及42、位于数字电路模块31～33的上方的多个模块内配线50、和多个模块间配线51～56等。如图1所示，金属层41以及42分别具有狭缝40。
各条模块内配线50为用于实施数字电路模块内的电连接的金属配线。各条模块间配线51～56等为用于将多个电路模块互相电连接的金属配线。金属层41以及42以及金属配线例如由铝(AL)、向铝(AL)混入了0.5％左右的铜(Cu)的铝合金或铜(Cu)等构成。
金属层41以及42作为相对于在模封工序中所产生并向模拟电路模块21以及22的电路元件传递的压缩应力的缓冲层而发挥作用。此外，金属层41以及42的狭缝40能够使从金属层41以及42产生并向模拟电路模块21以及22的电路元件传递的应力均匀化。
图2为沿图1所示的II-II线的半导体装置的剖视图。在图2中示出模拟电路模块21的一部分和数字电路模块31的一部分。例如，模拟电路模块21包括被设置在半导体基板10上的晶体管Q1以及Q2等的有源元件、和电阻R1等的无源元件。此外，数字电路模块31包括被设置在半导体基板10上的晶体管Q3等的有源元件。
如图2所示，在第一导电型的半导体基板10内形成有成为晶体管Q1～Q3的源极以及漏极的第二导电型的杂质扩散区11～16、与半导体基板10电连接的第一导电型的杂质扩散区17。在此，可以使第一导电型为P型，而第二导电型为N型，也可以使第一导电型为N型，而第二导电型为P型。另外，杂质扩散区11～17也可以被形成在被设置于第一导电型或第二导电型的半导体基板10上的第一导电型的阱内。
另一方面，在半导体基板10上，隔着栅极绝缘膜而设置有晶体管Q1～Q3的栅极电极61～63，并且隔着绝缘膜而设置有电阻R1。栅极电极61～63以及电阻R1例如由掺杂了杂质而具有导电性的多晶硅等构成。在设置有栅极电极61～63等的半导体基板10上设置有层间绝缘膜71。
在层间绝缘膜71上设置有包含多条金属配线81的第一配线层。例如，第一配线层的金属配线81穿过被形成在层间绝缘膜71上的接触孔或通孔而与杂质扩散区11～17或栅极电极61～63等电连接。在设置有第一配线层的层间绝缘膜71上设置有层间绝缘膜72。
在层间绝缘膜72上设置有包括多条金属配线82的第二配线层。例如，第二配线层的金属配线82穿过被形成在层间绝缘膜72上的通孔而与第一配线层的金属配线81等电连接。在设置有第二配线层的层间绝缘膜72上设置有层间绝缘膜73。层间绝缘膜71～73例如由BPSG(Boron Phosphorus Silicon Glass：硼磷硅玻璃)、氮化硅(Si3N4)、二氧化硅(SiO2)或者将选自这些化合物的材料组合在一起的复合膜等构成。
在层间绝缘膜73上设置有第三配线层，所述第三配线层包括位于模拟电路模块21的上方的金属层41、位于数字电路模块31的上方的模块内配线50(参照图1)、和模块间配线51。金属层41也可以不与其它的金属配线或电路元件电连接。或者，金属层41也可以与半导体基板10电连接并被施加基板电位，或也可以与被供给模拟电路模块21的基准电位或电源电位的金属配线电连接。另外，在本申请中，“上”指的是，在与半导体基板10的主面垂直的方向之中从半导体基板10的主面朝向栅极电极61等的方向。
模块内配线50穿过被形成在层间绝缘膜73上的通孔而与数字电路模块31的金属配线82电连接。模块间配线51穿过被形成在层间绝缘膜73上的通孔而对模拟电路模块21的金属配线82与数字电路模块31的金属配线82进行电连接。此外，在设置有第三配线层的层间绝缘膜73上设置有保护膜74。保护膜74例如由氮化硅(Si3N4)、二氧化硅(SiO2)或者将选自这些化合物的材料组合在一起而形成的复合膜等的绝缘膜构成。
以这种方式构成的半导体芯片通过树脂层90而被密封，所述树脂层90包含被混入至树脂90a中的填充物90b。因此，树脂层90至少位于金属层41的上方，可以对半导体芯片的上表面以及侧面进行覆盖，或者也可以对除去外部连接端子之外的半导体芯片的整个面进行覆盖。树脂90a例如也可以为环氧树脂等。填充物90b例如为二氧化硅粉末等的微细粉末。
通过向树脂90a混入填充物90b，从而能够对树脂层90的强度或热膨胀系数等进行调节。但是，因在使用混入有填充物90b的树脂90a的密封工序(模封工序)中所产生的残留应力而造成的电路特性的变动将成为妨碍模拟电路的电子特性的高精度化的较大的主要因素。
例如，当存在填充物90b与保护膜74接触的部位时，在该部位的正下方将产生局部的微小应力。微小应力依赖于填充物90b的颗粒直径R，并且由于位置不同而大小不同。当在微小应力所产生的位置处存在晶体管或电阻等的电路元件，并向每个电路元件施加有大小不同的应力时，针对每个电路元件，将产生不同的特性变动，并且特性变动的不均匀性将导致模拟电路的电子特性的精度的降低或特性偏差或特性变动。
例如，模拟电路模块21包括作为对小信号进行放大的低噪声放大器的差动放大电路，所述差动放大电路包括成差动对的晶体管、和在这些晶体管的源极之间串联连接的成对电阻。在这种情况下，当向成对的晶体管或电阻施加不同大小的应力时，差动放大电路的差动平衡将被破坏而导致放大特性的精度的降低等。
因此，根据本实施方式，在形成第三配线层的工序中，通过在模拟电路模块21的上方设置作为缓冲层的金属层41，从而抑制了从填充物90b向模拟电路模块21的多个电路元件传递的微小应力的不均匀性，从而改善了这些电路元件的特性变动的不均匀性。因此，能够在不使用特殊的材料或制造方法的条件下抑制模封工序中的模拟电路的电子特性的精度的降低或特性偏差或特性变动。
此外，在模封工序中，由金属层41也产生应力。被形成在金属层41上的狭缝40使由金属层41产生并向模拟电路模块21的多个电路元件传递的应力均匀化，从而能够缓和对这些电路元件的电子特性产生的影响。
在此，优选为，金属层41的狭缝的宽度W与填充物90b的颗粒直径R相比而较小。例如，在填充物90b的颗粒直径R分布于3μm～100μm的范围内的情况下，通过将金属层41的狭缝的长度L设为4μm，将狭缝的宽度W设为2μm，从而能够使狭缝的宽度W小于填充物90b的颗粒直径R。或者，优选为，金属层41的狭缝的面积小于金属层41的面积的20％。由此，能够降低从填充物90b传递的微小应力穿过狭缝而到达模拟电路模块21的电路元件的比例。
图3为表示金属层中的狭缝的布局的其它示例的俯视图。在图1所示的金属层41或42中，具有全部狭缝均到达金属层41或42的边缘的形状。而在图3所示的金属层43中，全部狭缝均被形成在金属层43的区域内，而未到达金属层43的边缘。或者，也可以使图1所示的狭缝与图3所示的狭缝混合存在于一个金属层上。
第二实施方式
图4为本发明的第二实施方式所涉及的半导体装置的剖视图。在第二实施方式中，金属层41并非被设置在第三配线层上而是被设置在第二配线层。关于其它要点，第二实施方式均与第一个实施方式相同。
在层间绝缘膜72上设置第二配线层，所述第二配线层包括位于模拟电路模块21的上方的金属层41、位于数字电路模块31的上方的模块内配线50(参照图1)、和模块间配线51。
模块内配线50通过被形成在层间绝缘膜72上的通孔而与数字电路模块31的金属配线81电连接。模块间配线51穿过被形成在层间绝缘膜72上的通孔而对模拟电路模块21的金属配线81与数字电路模块31的金属配线81进行电连接。在设置有第二配线层的层间绝缘膜72上设置有层间绝缘膜73。
在层间绝缘膜73上设置有包括多条金属配线83的第三配线层。例如，第三配线层的金属配线83用于向多个电路模块供给基准电位或电源电位。以此方式，金属层41只要在被设置于除了用于电路元件的配线的第一配线层以外，则可以被设置于多个配线层的内的任意一个配线层上。由于从填充物90b传递的微小应力根据距离而扩展，因此尽量将金属层41设置在下层的方式能够降低从填充物90b传递的微小应力通过狭缝40而到达模拟电路模块21的电路元件的比例。
第三实施方式
图5为本发明的第三实施方式所涉及的半导体装置的剖视图。在第三实施方式中，在第二配线层上设置有第一金属层41，并且在第三配线层上设置有第二金属层41a。关于其它要点，第三实施方式可以与第一实施方式或第二实施方式相同。
在层间绝缘膜72上设置有第二配线层，所述第二配线层包括位于模拟电路模块21的上方的第一金属层41、位于数字电路模块31的上方的第一模块内配线50(参照图1)、和第一模块间配线51。
第一模块内配线50穿过被形成在层间绝缘膜72上的通孔而与数字电路模块31的金属配线81电连接。第一模块间配线51穿过被形成在层间绝缘膜72上的通孔而对模拟电路模块21的金属配线81与数字电路模块31的金属配线81进行电连接。在设置有第二配线层的层间绝缘膜72上设置有层间绝缘膜73。
在层间绝缘膜73上设置有第三配线层，所述第三配线层包括位于模拟电路模块21的上方的第二金属层41a、位于数字电路模块31的上方的第二模块内配线(未图示)、和第二模块间配线51a。
包括第二金属层41a的第三配线层例如由铝(AL)、向铝(AL)混入了以0.5％左右的铜(Cu)的铝合金或铜(Cu)等构成。第二金属层41a也可以不与其它的金属配线或电路元件电连接。或者，第二金属层41a也可以与半导体基板10电连接并被施加基板电位，或者，也可以与供给模拟电路模块21的基准电位或电源电位的金属配线电连接。
第二模块内配线穿过被形成在层间绝缘膜73上的通孔而与第一模块内配线50电连接。第二模块间配线51a穿过被形成在层间绝缘膜73上的通孔而对与模拟电路模块21电连接的第二配线层的配线(未图示)和第一模块内配线50进行电连接。以此方式，金属层只要被设置在除了用于电路元件的配线的第一配线层以外，则也可以被设置于多个配线层上。
第四实施方式
图6为表示本发明的第四实施方式所涉及的半导体装置的结构例的俯视图。另外，在图6中，为了表示第三配线层的布局而省略了在其之上的层。在第四实施方式中，代替图1所示的金属层41以及42而设置有多个金属配线44以及多个金属配线45。关于其它要点，第四实施方式均与第一个实施方式相同。
半导体装置在第三配线层中包括分别位于模拟电路模块21以及22的上方的多条金属配线44以及多条金属配线45、位于数字电路模块31～33的上方的多条模块内配线50、和多条模块间配线51～56等。如图6所示，多条金属配线44以并行的方式排列，多条金属配线45也以并行的方式排列。
模块内配线50各自为用于实施数字电路模块内的电连接的金属配线。模块间配线51～56等各自为用于将多个电路模块相互电连接的金属配线。多条金属配线44、多条金属配线45以及其它的金属配线例如由铝(AL)、向铝(AL)混入了0.5％左右的铜(Cu)的铝合金或铜(Cu)等构成。
多条金属配线44以及多条金属配线45作为相对于在模封工序中产生并向模拟电路模块21以及22的电路元件传递的压缩应力的缓冲层而发挥作用。此外，通过使多条金属配线44以并行的方式排列，并使多条金属配线45以并行的方式排列，从而能够使从多条金属配线44以及多条金属配线45产生并向模拟电路模块21以及22的电路元件传递的应力均匀化。
图7为图6所示的VII-VII中的半导体装置的剖视图。在图7中示出了模拟电路模块21的一部分和数字电路模块31的一部分。例如，模拟电路模块21包括被设置在半导体基板10上的晶体管Q1以及Q2等的有源元件、和电阻R1等的无源元件。此外，数字电路模块31包括被设置在半导体基板10上的晶体管Q3等的有源元件。
在层间绝缘膜73上设置有第三配线层，所述第三配线层包括位于模拟电路模块21的上方的多条金属配线44、位于数字电路模块31的上方的模块内配线50(参照图1)、和模块间配线51。多条金属配线44也可以不与其它的金属配线或电路元件电连接。
模块内配线50穿过被形成在层间绝缘膜73上的通孔而与数字电路模块31的金属配线82电连接。模块间配线51穿过被形成在层间绝缘膜73上的通孔而对模拟电路模块21的金属配线82与数字电路模块31的金属配线82进行电连接。此外，在设置有第三配线层的层间绝缘膜73上设置有保护膜74。
以此种方式构成的半导体芯片通过含有混入至树脂90a中的填充物90b的树脂层90而被密封。因此，树脂层90至少位于多条金属配线44的上方，可以对半导体芯片的上表面以及侧面进行覆盖，或者也可以对除去外部连接端子的半导体芯片的整个表面进行覆盖。
根据本实施方式，通过在形成第三配线层的工序中，于模拟电路模块21的上方设置作为缓冲层的多个金属配线44，从而抑制从填充物90b向模拟电路模块21的多个电路元件传递的微小应力的不均匀性，从而改善这些电路元件的特性变动的不均匀性。因此，能够在不使用特殊的材料或制造方法的条件下抑制模封工序中的模拟电路的电子特性的精度的降低或特性偏差或特性变动。
此外，在模封工序中，从多条金属配线44也产生应力。通过使多条金属配线44以并行的方式排列，从而能够使从多条金属配线44产生并向模拟电路模块21的多个电路元件传递的应力均匀化，并且缓和对这些电路元件的电子特性产生的影响。
在此，优选为，多条金属配线44的间隔D与填充物90b的颗粒直径R相比而较小。例如，在填充物90b的颗粒直径R分布于3μm～100μm的范围的情况下，通过将多条金属配线44的间隔D设为2μm，从而能够使多条金属配线44的间隔D小于填充物90b的颗粒直径R。或者，优选为，位于多条金属配线44之间的区域的面积小于多条金属配线44的面积的20％。由此，能够降低从填充物90b传递的微小应力通过多个金属配线44之间而到达模拟电路模块21的电路元件的比例。
第五实施方式
图8为表示本发明的第五实施方式所涉及的半导体装置的结构例的俯视图。另外，在图8中，为了表示第二配线层的布局而省略了在其之上的层。在第五实施方式中，代替图1所示的金属层41以及42而在第二配线层上设置有第一金属层46以及47，并且在第三配线层上设置有第二金属层。并且，设置有对第一金属层与第二金属层进行连接的金属部件(金属柱)48。关于其它要点，第五实施方式均与第三实施方式相同。
半导体装置在第二配线层中包括分别位于模拟电路模块21以及22的上方的第一金属层46以及47、位于数字电路模块31～33的上方的多个第一模块内配线50、和多个第一模块间配线51～56等。如图8所示，在第一金属层46以及47上设置有金属柱48，所述金属柱48被填充在形成于第三层间绝缘膜上的通孔，并对第一金属层与第二金属层进行连接。
第一模块内配线50各自为用于实施数字电路模块内的电连接的金属配线。第一模块间配线51～56等各自为用于使多个电路模块相互电连接的金属配线。第一以及第二金属层、金属柱48以及金属配线例如由铝(AL)、向铝(AL)混入了0.5％左右的铜(Cu)的铝合金或铜(Cu)等构成。或者，金属柱48也可以由被埋入在形成于第三层间绝缘膜上的通孔的钨(W)或铜(Cu)等构成。
第一以及第二金属层作为相对于在模封工序中产生并向模拟电路模块21以及22的电路元件所传递的压缩应力的缓冲层而发挥作用。此外，被设置在第一金属层与第二金属层之间的金属柱48能够使从第一以及第二金属层产生并向模拟电路模块21以及22的电路元件传递的应力均匀化。
图9为图8所示的IX-IX的半导体装置的剖视图。在图9中表示模拟电路模块21的一部分和数字电路模块31的一部分。例如，模拟电路模块21包括被设置在半导体基板10上的晶体管Q1以及Q2等的有源元件、和电阻R1等的无源元件。此外，数字电路模块31包括被设置在半导体基板10上的晶体管Q3等的有源元件。
在层间绝缘膜72上设置有第二配线层，所述第二配线层包括位于模拟电路模块21的上方的第一金属层46、位于数字电路模块31的上方的第一模块内配线50(参照图1)、和第一模块间配线51。第一金属层46也可以不与其它的金属配线或电路元件电连接。或者，第一金属层46也可以与半导体基板10电连接并被施加基板电位，或者也可以与供给有模拟电路模块21的基准电位或电源电位的金属配线电连接。
第一模块内配线50穿过被形成在层间绝缘膜72上的通孔而与数字电路模块31的金属配线81电连接。第一模块间配线51穿过被形成在层间绝缘膜72上的通孔而对模拟电路模块21的金属配线81与数字电路模块31的金属配线81进行电连接。在设置有第二配线层的层间绝缘膜72上设置有层间绝缘膜73。
在层间绝缘膜73上设置有第三配线层，所述第三配线层包括位于模拟电路模块21的上方的第二金属层46a、位于数字电路模块31的上方的第二模块内配线(未图示)、和第二模块间配线51a。第二金属层46a隔着层间绝缘膜73而位于第一金属层46上，并且经由金属柱48而与第一金属层46电连接，所述金属柱48被填充在形成于层间绝缘膜73上的通孔。
第二模块内配线穿过被形成在层间绝缘膜73上的通孔而与第一模块内配线50电连接。第二模块间配线51a穿过被形成在层间绝缘膜73上的通孔而对与模拟电路模块21电连接的第二配线层的配线(未图示)和第一模块内配线50进行电连接。此外，在设置有第三配线层的层间绝缘膜73上设置有保护膜74。
以此方式构成的半导体芯片通过含有混入至树脂90a中的填充物90b的树脂层90而被密封。因此，树脂层90至少位于第二金属层46a的上方，并且可以对半导体芯片的上表面以及侧面进行覆盖，或者也可以对除去外部连接端子之外的半导体芯片的整个表面进行覆盖。
根据本实施方式，在形成第二配线层的工序中，在模拟电路模块21的上方设置作为缓冲层的第一金属层46，在形成第三配线层的工序中，在第一金属层46上隔着层间绝缘膜73而设置作为缓冲层的第二金属层46a。由此，抑制从填充物90b向模拟电路模块21的多个电路元件传递的微小应力的不均匀性，从而改善该电路元件的特性变动的不均匀性。因此，能够在不使用特殊的材料或制造方法的条件下抑制模封工序中的模拟电路的电子特性的精度的降低或特性偏差或特性变动。
此外，在模封工序中，也从第一金属层46以及第二金属层46a产生应力。对第一金属层46与第二金属层46a进行连接的金属柱48能够使从第一金属层46以及第二金属层46a产生并向模拟电路模块21的多个电路元件传递的应力均匀化，从而缓和对该电路元件的电子特性产生的影响。
在此，优选为，金属柱48的粗度T与填充物90b的颗粒直径R相比而较小。例如，在填充物90b的颗粒直径R分布于3μm～100μm的范围的情况下，通过将金属柱48的粗度T设为0.3～1.0μm，从而能够使金属柱48的粗度T小于填充物90b的颗粒直径R。由此，能够降低从填充物90b传递的微小应力经由金属柱48而到达模拟电路模块21的电路元件的比例。
图10为表示金属柱的布局的其它示例的俯视图。在图8所示的第一金属层46或47中，在相邻的行或列中金属柱48以交替的方式被排列。而在图10所示的金属层49中，在全部行以及列中金属柱48均以对准的方式而被排列。或者，也可以使图8所示的金属柱与图10所示的金属柱混合存在于一个金属层。
此外，在第五实施方式中，第一或第二金属层也可以以与图1所示的金属层41或42或图3所示的金属层43相同的方式而具有狭缝。而且，也可以在半导体装置上设置通过金属柱而相互连接的三层以上的金属层。
电子设备
接下来，对本发明的一个实施方式所涉及的电子设备进行说明。
图11为表示本发明的一个实施方式所涉及的电子设备的结构例的框图。如图11所示，电子设备100包括使用了本发明中的任意实施方式所涉及的半导体装置的通信部110，而且也可以进一步包括CPU120、操作部130、ROM(只读存储器)140、RAM(随机存取存储器)150、声音输出部160、显示部170。另外，也可以省略或改变图11所示的结构要素的一部分，或者向图11所示的结构要素附加其它的结构要素。
通信部110包括本发明中的任意实施方式所涉及的半导体装置。半导体装置也可以包括发送电路模块、接收电路模块、逻辑电路模块。例如，发送电路模块以及接收电路模块相当于图1等所示的模拟电路模块21以及22，逻辑电路模块相当于图1等所示的数字电路模块31。
发送电路模块包括低噪声放大器、局部振荡电路、混频器、电平检测电路。低噪声放大器对从天线被输出的微小的发送信号进行放大。局部振荡电路实施振荡动作并生成局部振荡信号。混频器通过使用局部振荡信号而对发送信号的频率进行转换从而输出基带信号。电平检测电路通过对模拟的基带信号的电平进行检测而输出数字的基带信号。
接收电路模块包括DAC(数字/模拟转换器)、调制电路、功率放大器。DAC将数字的调制信号转换为模拟的调制信号。调制电路通过根据模拟的调制信号而对局部振荡信号进行调制从而输出接收信号。功率放大器对接收信号进行放大并向天线供给。
逻辑电路模块包括数字解调电路、和数字调制电路。数字解调电路通过针对从发送电路模块输出的数字的基带信号而实施数字解调处理从而获得发送数据，并向CPU120供给所获得的发送数据。数字调制电路根据从CPU120供给的接收数据而生成数字的调制信号，并向接收电路模块输出。
CPU120根据被存储在ROM140等中的程序并使用从通信部110供给的发送数据等而实施各种信号处理或控制处理。例如，CPU120根据从操作部130供给的操作信号而实施各种信号处理，并且向通信部110供给接收数据。或者，CPU120生成用于向声音输出部160输出各种声音的声音信号，或生成用于使显示部170显示各种图像的图像信号。
操作部130例如为包括操作键或按钮开关等的输入装置，并向CPU120输出基于用户操作的操作信号。ROM140对用于CPU120实施各种信号处理或控制处理的程序或数据等进行存储。此外，RAM150被用作为CPU120的工作区域，并且对从ROM140读取的程序或数据、使用操作部130而被输入的数据或CPU120根据程序而执行的运算结果等进行临时存储。
声音输出部160例如包括扬声器等，并且根据从CPU120供给的声音信号而输出声音。此外，显示部170例如包括LCD(液晶显示装置)等，并且根据从CPU120供给的显示信号而显示各种信息。另外，代替通信部110，也可以设置包括个体摄像元件、和包括本发明中的任意实施方式所涉及的半导体装置的摄像部。
作为电子设备100，例如相当于移动电话等的移动终端、智能卡、数码相机、数字摄像机、投影仪、电视、防盗用监视器、头戴式显示器、个人计算机、打印机、网络设备、汽车导航装置、测量设备以及医疗设备等。
根据本实施方式，能够使用如下的半导体装置而提供一种具有较高精度且稳定的电子特性的电子设备，即，无需使用特殊的材料或制造方法而抑制在模封工序中的模拟电路的电子特性的精度的降低或特性偏差或特性变动的半导体装置。
在以上的实施方式中，对具有三层的配线层的半导体装置进行了说明，但是本发明也能够应用于具有两层或四层以上的配线层的半导体装置。以此方式，本发明并不限定于以上所说明的实施方式，并能够通过该技术领域中具有通常的知识的人而在本发明的技术的思想内进行多种变形。
符号说明
10…半导体基板；11～17…杂质扩散区；21～22…模拟电路模块；31～33…数字电路模块；40…狭缝；41～43、41a、46、46a、47、49…金属层；44、45…金属配线；48…金属柱；50…模块内配线；51、51a…模块间配线；61～63…栅极电极；71～73…层间绝缘膜；74…保护膜；81～83…金属配线；90…树脂层；90a…树脂；90b…填充物；100…电子设备；110…通信部；120…CPU；130…操作部；140…ROM；150…RAM；160…声音输出部；170…显示部；Q1～Q3…晶体管；R1…电阻。

Claims (3)

1.一种半导体装置，具备：
半导体基板；
模拟电路模块，其包括被设置在所述半导体基板上的有源元件；
多个配线层，其中，位于所述模拟电路模块的上方的第一金属层被设置在与第一模块内配线以及第一模块间配线相同的配线层上，并且，在所述模拟电路模块的上方隔着绝缘膜而位于所述第一金属层上的第二金属层被设置在与第二模块内配线以及第二模块间配线相同的配线层上，所述第一金属层以及所述第二金属层不与其它的金属配线或电路元件电连接；
金属部件，其被填充在形成于所述绝缘膜上的通孔中，并且对所述第一金属层与所述第二金属层进行连接；
树脂层，其至少位于所述第二金属层的上方，并包括填充物。
2.如权利要求1所述的半导体装置，其中，
所述金属部件的粗度与所述填充物的颗粒直径相比而较小。
3.一种电子设备，具备：
权利要求1所述的半导体装置。
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