JP2008235296A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 この発明は、半導体基板またはメタル配線層を介して伝播するノイズを遮蔽・低減することができる半導体集積回路装置を提供する。
【解決手段】 この発明は、半導体基板１０上に形成される複数の半導体素子２９で形成される回路部１１と、複数のメタル配線層１００と、半導体基板１００に形成される拡散層２１，２２を備える半導体集積回路装置において、半導体基板１０に回路部１１を取り囲むように形成される拡散層からなる拡散層ガードリング３０と、拡散層ガードリング３０上に設けられる複数のメタル配線層１００間並びに拡散層３０間とを接続するビア４１を備える第１のメタルガードリング３１と、前記回路部上に蓋をするように配置されたメタル配線からなる第２のメタルガードリング３２と、により、回路部１１を立体的に囲うガードリング部３４を構成する。
【選択図】 図３

Description

この発明は、半導体集積回路装置に関するものである。

近年、半導体プロセスの微細化の進展によるＬＳＩ（半導体集積回路）の大規模化に伴い、１チップにデジタル回路とアナログ回路を混在することが可能になった。

一般に、半導体集積回路装置は、図１０に示すように、半導体基板１０（例えば、Ｐ型半導体基板）上に、複数の回路部１Ａ、１Ｂ、１Ｃを設けて構成されている。例えば、アナログ・デジタル混在の半導体集積回路の内部では、同一半導体基板に複数の高精度を要求されるアナログ回路部（例えば、図１０において、回路部１Ａとする。）と、複数の高い周波数で動作するデジタル回路部（例えば、図１０において、回路部１Ｂとする。）が隣接して配置される場合がある。

前記デジタル回路部１Ｂから出力されるデジタル信号は一般的に数Ｖの振幅を有して、高速に遷移するため、半導体基板や電源配線、その他信号線間の寄生容量などを介して、前記アナログ回路部１Ａにノイズとして混入し、アナログ信号を正確に処理できないという問題が生じる。

この問題を解決する方法が種々提案されている。例えば、特許文献１のように、ノイズに影響されやすいアナログ回路部１Ａと、前記デジタル回路部１Ｂが同一半導体基板に混在している半導体集積回路等において、ノイズの混入を防ぎたい回路部を複数の拡散層からなるガードリングで囲うように配置し、各回路間の相互干渉を抑制する方法が提案されている。また、特許文献２には、各回路部のガードリング間に伝導性を有する領域を設け、前記伝導性を有する領域とガードリングを接地することにより、各回路間の相互干渉を抑制する方法が提案されている。
特開２００１−１４８４６６号公報 特開２００１−４４２７７号公報

しかし、上記した特許文献１や特許文献２に示すガードリング方法では、半導体基板を介して伝播するノイズによる回路部間の相互干渉を遮蔽・低減することが可能であるが、半導体集積回路に配置される複数の配線層を備えるメタル配線層の間の寄生容量を介して伝播するノイズによる回路部間の相互干渉を遮蔽・低減することができない。

この発明は、半導体基板またはメタル配線層を介して伝播するノイズを遮蔽・低減することができる半導体集積回路装置を提供することを目的とする。

この発明は、半導体基板上に形成される複数の半導体素子で形成される回路部と、複数のメタル配線層と、半導体基板に形成される拡散層とを備える半導体集積回路装置において、前記半導体基板に前記回路部を取り囲むように形成される拡散層からなる拡散層ガードリングと、前記拡散層ガードリング上に設けられる複数のメタル配線層間並びに前記拡散層間とを接続するビアを備える第１のメタルガードリングと、前記回路部上に蓋をするように配置されたメタル配線からなる第２のメタルガードリングと、により、前記回路部を立体的に囲うガードリング部を構成することを特徴とする。

また、前記ガードリング部を２個以上を備え、１つのガードリング部は前記回路部を立体的に囲み、その他のガードリング部は前記回路部とその内側に位置するガードリングを囲むように構成することができる。

また、前記ガードリングを構成する前記第２のメタルガードリングは、前記メタル配線を網状に組み合わせた配線で構成することができる。

また、前記複数のガードリング部に対して、それぞれ異なる電位を設定するように構成すればよい。

この発明では、ガードリングにより、回路部を立体的に囲うように配置することにより、半導体基板及びメタル配線層を介して伝播するノイズによる回路部間の相互干渉を遮蔽・低減し、ガードリング内部の回路部から発生するノイズ及び外部からのノイズを低減することが可能となる。

また、前記ガードリング部を複数備えることにより、ガードリング内部の回路部から発生するノイズ及び外部からのノイズを低減することが可能となる。

また、ガードリングを構成する第２のメタルガードリングをメタル配線を網状に組み合わせた配線で構成することで、回路部のサイズや半導体プロセスのデザインルールに関わらず、ガードリングを配置することができ、ガードリング内部の回路部から発生するノイズ及び外部からのノイズを低減することが可能となる。

また、少なくとも２つのガードリングに対して異なる電位を設定することにより、
ガードリング間寄生容量をデカップリング容量として利用し、ガードリング内部の回路部から発生するノイズ及び外部からのノイズを低減することが可能となる。さらに回路部の電源配線の配置も容易になる。

この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、説明の重複を避けるためにその説明は繰返さない。

図１は、この発明に係る半導体集積回路装置の一部を表した概略平面図であり、ガードリングを備える前記回路部を示し、図２は、図１中のＸ１−Ｘ１’間での回路部１Ａの断面図を示している。

図１及び図２を参照してこの発明の第１の実施形態につき説明する。図１及び図２に示すように、前記回路部１Ａには、半導体基板１０上に形成される複数の半導体素子２９で構成される回路部１１が配置されている。なお、図中では、前記半導体素子２９は１つに省略して記載している。例えば、ＣＭＯＳトランジスタである前記半導体素子２９は、ゲート電極となるポリシリコン２６と、ドレインまたはソースとなる第１の拡散層２１と、半導体素子２９の基板電位を与える第２の拡散層２２と、半導体基板１０とゲート電極２６とを絶縁するゲート酸化膜２３と、ゲート電極２６とメタル配線層１００１を接続するビア４１_１や異なるメタル配線層１００_ｎ−２を接続するビア４１_ｎ−２で構成される信号配線層２４から構成される。

第２の拡散層２２もビア４２_１、４２_ｎ−２により、メタル配線１００_１、１００_ｎ−２に接続されている。

半導体素子２９は、例えば、高い周波数で動作するデジタル回路内の一部の半導体素子としても良いし、高い精度を要求されるアナログ回路内の一部の半導体素子としても良い。また、半導体素子２９はＮｃｈ型ＣＭＯＳトランジスタとしても良いし、Ｐｃｈ型ＣＭＯＳトランジスタとしても良い。

次に、この発明の主題であるガードリング部３４について説明する。

このガードリング部３４は、半導体基板１０に、回路部１１を囲むように形成された拡散層からなる拡散層ガードリング３０と、第１のメタルガードリング３１と、第２のメタルガードリング３２とを備える。

第１のメタルガードリング３１は、拡散層ガードリング３０上に複数の配線層１００_１〜１００_ｎを備えるメタル配線と、メタル配線１００_１〜１００_ｎ同士及びメタル配線１００_１と基板１０に形成される拡散層３０を接続するビア４３_１〜４３_ｎ−１で構成される。そして、図２に示すように、ビア４３_１〜４３_ｎ−１を用いてそれぞれ接続されることにより、回路部１１の高さ方向の側面を囲うようにして設けられている。

そして、図１に示すように、拡散層ガードリング３０と第１のメタルガードリング３１は、回路部１１の周囲を囲うように配置される。

さらに、第２のメタルガードリング３２は、図２に示すように、回路部１１に対して蓋をするように、上層のメタル配線層１００_ｎを用いて配置する。メタル配線層１００_ｎとその下方に位置するメタル配線１００_ｎ−１を接続するビア４３_ｎにより、第１のメタルガードリング３１と、第２のメタルガードリング３２とが接続される。

このようにガードリング部３４は、拡散層ガードリング３０と、第１のメタルガードリング３１と、第２のメタルガードリング３２により構成され、回路部１１を立体的に囲うように配置している。

ここで、半導体基板１０をＰ型基板、半導体集積素子２９を高い周波数で動作するデジタル回路の一部の半導体素子とすると、半導体素子２９が高い周波数で動作するため、第１の拡散層２１と半導体基板１０との間の寄生容量を介して、半導体基板１０中にノイズＮ１が発生する。拡散層ガードリング３０をＰ＋拡散層とすると、ガードリング部３４の内部で発生したノイズＮ１は拡散層ガードリング３０からガードリング部３４を伝播し、ガードリング部３４の外部へのノイズを低減することができる。また、半導体集積素子２９を、高い精度を要求されるアナログ回路の一部の半導体素子とした場合においても、他の回路部から伝播する外部からのノイズＮ２に対してもガードリング部３４により同様に低減することが可能である。

図３に、この発明の第１の実施形態の他の構成を示す。図３に示すものは、拡散層ガードリング３０をｎ＋拡散層３６及びＮ−Ｗｅｌｌ領域３５で構成している。このように、拡散層ガードリング３０をｎ＋拡散層３６及びＮ−Ｗｅｌｌ領域３５で構成することによって、ガードリング部３４の内部の回路部１１の半導体基板と外部の基板を分離することが可能になる。従って、図２に示した拡散層ガードリング３０がＰ＋拡散層である場合と同様に、ガードリング内部及び外部からのノイズを低減することが可能である。

また、さらには、この発明のガードリング部３４は複数の配線層３１及び３２も含むため、基板を介したノイズだけでなく配線層を介した内部及び外部ノイズを低減することが可能である。

次に、この発明の第２の実施形態につき、図４及び図５を参照して説明する。図４は図１と同様に半導体集積回路の一部を表した概略平面図であり、図５は図４中のＸ２−Ｘ２’間の断面図である。

この第２の実施形態は、図１乃至図３で示したガードリング部を備える半導体集積回路装置を発展させたものである。

前記回路１１については、上記した図１及び図２に示す実施形態と同様であるため詳細説明を省略する。

この第２の実施形態は、半導体基板１０に、回路部１１を囲むように形成された第１のガードリング部３４Ａと回路部１１及び第１のガードリング部３４Ａを囲むように形成された第２のガードリング部３４Ｂとを備える。

拡散ガードリング３０Ａは、回路部１１を囲むように形成された拡散層からなる。

第１のガードリング部３４Ａは、拡散層からなる拡散層ガードリング３０Ａと、第１のメタルガードリング３１Ａと、第２のメタルガードリング３２Ａとを備える。

第２のガードリング部３４Ｂは、拡散層からなる拡散層ガードリング３０Ｂと、第１のメタルガードリング３１Ｂと、第２のメタルガードリング３２Ｂとを備える。

第１のメタルガードリング３１Ａは、拡散層ガードリングＡ３０上に複数の配線層１００_１〜１００_ｎを備えるメタル配線と、メタル配線１００_１〜１００_ｎ同士及びメタル配線１００_１と基板１０に形成される拡散層３０Ａを接続するビア４３_１〜４３_ｎ−１で構成される。そして、図５に示すように、ビア４３_１〜４３_ｎ−１を用いてそれぞれ接続されることにより、回路部１１の高さ方向の側面を囲うようにして設けられている。

さらに、第２のメタルガードリング３２Ａは、図５に示すように、回路部１１に対して蓋をするように、上層のメタル配線層１００_ｎを用いて配置する。メタル配線層１００_ｎとその下方に位置するメタル配線１００_ｎ−１を接続するビア４３_ｎにより、第１のメタルガードリング３１Ａと、第２のメタルガードリング３２Ａとが接続される。

このようにガードリング部３４Ａは、拡散層ガードリング３０Ａと、第１のメタルガードリング３１Ａと、第２のメタルガードリング３２Ａにより構成され、回路部１１を立体的に囲うように配置している。

第２のガードリング部３４Ｂは、拡散層からなる拡散層ガードリング３０Ｂと、第１のメタルガードリング３１Ｂと、第２のメタルガードリング３２Ｂとを備える。

拡散ガードリング３０Ｂは、第１のガードリング３４Ａを囲むように、すなわち、拡散ガードリング３０Ａの外周部に形成された拡散層からなる。

第１のメタルガードリング３１Ｂは、拡散層ガードリング３０Ｂ上に複数の配線層１００_１〜１００_ｎを備えるメタル配線と、メタル配線１００_１〜１００_ｎ同士及びメタル配線１００_１と基板１０に形成される拡散層３０Ｂを接続するビア４３_１〜４３_ｎ−１で構成される。そして、図５に示すように、ビア４３_１〜４３_ｎ−１を用いてそれぞれ接続されることにより、回路部１１を含み第１のガードリング部３４Ａの高さ方向の側面を囲うようにして設けられている。

さらに、第２のメタルガードリング３２Ｂは、図５に示すように、回路部１１を含み第１のガードリング部３４Ａに対して蓋をするように、上層のメタル配線層１００_ｎ＋１を用いて配置する。メタル配線層１００_ｎ＋１とその下方に位置するメタル配線１００_ｎを接続するビア４３_ｎ＋１により、第１のメタルガードリング３１Ｂと、第２のメタルガードリング３２Ｂとが接続される。

このようにガードリング部３４Ｂは、拡散層ガードリング３０Ｂと、第１のメタルガードリング３１Ｂと、第２のメタルガードリング３２Ｂにより構成され、回路部１１を含み第１のガードリング部３４Ａを立体的に囲うように配置している。

前記拡散層ガードリング３０Ａと拡散層ガードリング３０Ｂを、例えば、同一の種類の拡散層、例えばＰ＋拡散層（図５参照）でも良いし、図３と同様にｎ＋拡散層とＮ−Ｗｅｌｌ領域（図６参照）とすることで、半導体基板１０やメタル配線層を介した内部ノイズ及び外部ノイズを、実施例１よりも遮蔽・低減することが可能である。

また、さらには図７に示すように、前記第１のガードリング３４Ａの拡散層ガードリング３０Ａと、前記第２のガードリング３４Ｂの拡散層ガードリング３０Ｂをそれぞれ異なる拡散層、すなわち前記拡散層ガードリング３０ＡはＰ＋拡散層、前記拡散層ガードリング３０Ｂはｎ＋拡散層とＮ−Ｗｅｌｌ領域とすることで、ガードリング内部の回路部１１からのノイズを第１のガードリング３４Ａにより吸収し、ガードリング外部からのノイズは、第２のガードリング３４Ｂにより吸収及びＮ−Ｗｅｌｌ領域による他の半導体集積回路との基板１０を分離することができる。逆に、前記拡散層ガードリング３０Ａをｎ＋拡散層とＮ−Ｗｅｌｌ領域、前記拡散層ガードリング３０ＢはＰ＋拡散層としても良い。

次に、この発明の第３の実施形態につき、図８及び図９を参照して説明する。

図８は、図１と同様に半導体集積回路の一部を表した概略平面図であるが、第１のガードリング３４Ａ及び第２のガードリング３４Ｂを構成する拡散層ガードリング３０Ａ及び３０Ｂと、第１のメタルガードリング３１Ａと３１Ｂは上記した第２の実施形態と同様の構成であるため図中省略した。網状に配置された第２のメタルガードリング３２Ａ及び３２Ｂを示す。また、図９は図８中のＸ３−Ｘ３’間の断面図である。

半導体製造プロセスのデザインルールによるが、一般に複数のメタル配線を備える半導体集積回路の平滑性を保つために、メタル配線はある一定以上の面積（密度）を超えて配置することができないことがある。すなわち、回路部１１の回路規模が大きくなると、第２のメタルガードリング３２Ａ及び３１Ｂは配置できない。

そこで、第２のメタルガードリング３２Ａ及び３２Ｂを網状に配置し、前記デザインルールにあわせて前記第２のメタルガードリング３２Ａ及び３１Ｂの配線幅を設定することにより、前記デザインルールを満たし、かつ前記回路１１の回路規模に関わらず、第２のメタルガードリングを配置することができ、上記のガードリングを配置することが可能となる。

上記した少なくとも２つのガードリング３４Ａ及び３４Ｂに対し、異なる電位を設定する（例えば、ＶＣＣ電位およびＧＮＤ電位）を与えることにより、前記ガードリング３４Ａと３４Ｂのメタル配線部や拡散層間に寄生容量が形成される。すなわち、前記内部からのノイズＮ１や外部からのノイズＮ２に対して、前記寄生容量はデカップリング容量として作用し、前記ノイズを低減することが可能となる。

さらには、網目状に配置された第２のメタルガードリング３２Ａ及び３２Ｂにおいて、異なる前記第２のメタルガードリングに各々ＶＣＣ電位／ＧＮＤ電位を設定し、前記回路部１１の電源配線として利用すると、前記回路部１１が配置される領域全てに前記電源配線が張り巡らされることとなり、前記回路部１１の電源配線の配置を容易にすることもできる。

半導体集積回路装置においては、ノイズによる回路部間の相互干渉を遮蔽・低減する箇所には上述した構成のカードリング構造を施せばよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。この発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

この発明の第１の実施形態に係る半導体集積回路装置の一部を表した概略平面図である。 図１中のＸ１−Ｘ１’間での回路部の断面図である。 この発明の第１の実施形態の他の構成に係り、図１中のＸ１−Ｘ１’間での回路部の断面図である。 この発明の第２の実施形態に係る半導体集積回路装置の一部を表した概略平面図である。 図４中のＸ２−Ｘ２’間での回路部の断面図である。 この発明の第２の実施形態の他の構成に係り、図４中のＸ２−Ｘ２’間での回路部の断面図である。 この発明の第２の実施形態のさらに他の構成に係り、図４中のＸ２−Ｘ２’間での回路部の断面図である。 この発明の第３の実施形態に係る半導体集積回路装置の一部を表した概略平面図である。 図８中のＸ３−Ｘ３’間での回路部の断面図である。 半導体集積回路装置の構成を表した概略平面図である。

符号の説明

１０ 半導体基板、１１ 回路部、２１ 第１の拡散層、２２ 第２の拡散層、２３ ゲート酸化膜、２４ 信号配線層、２６ ゲート電極、２９ 半導体素子、３０、３０Ａ、３０Ｂ 拡散層ガードリング、３１，３１Ａ、３１Ｂ 第１のメタルガードリング、３２、３２Ａ、３２Ｂ 第２のメタルガードリング ３４、３４Ａ、３４Ｂ ガードリング部、４１_１〜４１_ｎ ビア。

Claims (4)

1. 半導体基板上に形成される複数の半導体素子で形成される回路部と、複数のメタル配線層と、半導体基板に形成される拡散層とを備える半導体集積回路装置において、
   前記半導体基板に前記回路部を取り囲むように形成される拡散層からなる拡散層ガードリングと、前記拡散層ガードリング上に設けられる複数のメタル配線層間並びに前記拡散層間とを接続するビアを備える第１のメタルガードリングと、前記回路部上に蓋をするように配置されたメタル配線からなる第２のメタルガードリングと、により前記回路部を立体的に囲うガードリング部を構成することを特徴とする半導体集積回路装置。
2. 前記ガードリング部を２個以上を備え、１つのガードリング部は前記回路部を立体的に囲み、その他のガードリング部は前記回路部とその内側に位置するガードリングを囲むことを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記ガードリングを構成する前記第２のメタルガードリングは、前記メタル配線を網状に組み合わせた配線で構成したことを特徴とする請求項２に記載の半導体集積回路装置。
4. 前記複数のガードリング部に対して、それぞれ異なる電位を設定することを特徴とする請求項２または３に記載の半導体集積回路装置。

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