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JP5920239B2 - 半導体装置 - Google Patents

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Description

本発明は、複数のICチップが絶縁膜を介して重ね合わされた半導体装置に関するものである。
従来、例えば特許文献1において、微細化のために、使用時に高電圧が印加される高電圧回路が集積された定電圧チップと、使用時に低電圧が印加される低電圧回路が集積されたICチップとが重ね合わされた半導体装置が開示されている。この装置は、定電圧チップに集積された高電圧回路が、ICチップに集積された低電圧回路の真上に配置された構成とされ、2つのチップは封止用樹脂でモールドされる構成とされている。高電圧回路が集積された定電圧チップの縦および横の各寸法は、共に低電圧回路が集積されたICチップより小さい構成とされている。また、重ね合わされた2つのチップは、上側の定電圧チップが下側のICチップの内側に配置されたレイアウトとされることで、定電圧チップとICチップとにより段付形状を構成しており、定電圧チップの側面とICチップの表面とにより入隅部が構成されている。
特開2006−261603号公報
上記特許文献1のような、電圧回路が集積された複数のチップが重ね合わされる半導体装置では一般的に、各チップ同士が重ね合わされる領域に絶縁膜を設けることで各チップ間を電気的に絶縁させている。しかし、膜形成工程における異物の入り込みや、気泡の入り込み等によりピンホールや内部ボイド等が形成されることが原因で、絶縁膜を安定して一定以上の厚さとすることが困難である。絶縁膜の厚さが耐圧性の点から不十分である場合、絶縁膜が各チップの電位差に耐えられず破壊され、低電圧回路に高電圧が印加されて、回路が焼損するという問題が起こりうる。
さらに、各チップ等が封止樹脂でモールドされる工程における気泡の入り込み等により、2つのチップにより形成される入隅部付近に、内部ボイドが形成され得る。このボイドにより非絶縁空間が露出すると、隣り合う2つのチップ間の沿面距離が短いため、低電圧回路へリーク電流が流れやすくなり、低電圧回路に短絡によるリーク電流が流れて回路が焼損するという問題が起こりうる。
本発明は上記点に鑑みて、異なる電圧が印加される複数のICチップが重ね合わされた半導体装置において、各チップ間の電位差に基づく回路の焼損を防止する構成を提供することを目的とする。
上記目的を達成するため、請求項1に記載の発明では、所定電圧で使用される低電圧回路を有する低電圧回路部(22)および低電圧回路部より高い電圧で使用される高電圧回路を有する高電圧回路部(21)が配置され、低電圧回路部および高電圧回路部をそれぞれ電気的に絶縁するためのトレンチ分離構造(24)が構成される第1のICチップ(20)と、所定電圧で使用される低電圧回路を有する低電圧回路部(32)が配置され、第1のICチップの上面の法線方向から見て、第1のICチップの低電圧回路部とオーバーラップするように、第1のICチップの上面に搭載されている第2のICチップ(30)と、第1のICチップと第2のICチップの間に形成される絶縁膜(33)と、第1のICチップ、第2のICチップ、および絶縁膜を被覆する被覆部(80)と、を有し、高電圧回路部は、第1のICチップの上面の法線方向から見て、第2のICチップの外側に配置され、第2のICチップは、第1のICチップの上面の法線方向から見て、高電圧回路部とトレンチ分離構造との境界位置から離されていることを特徴とする。
このように、低電圧回路同士が、絶縁膜を介して、オーバーラップするように重ね合わされる構成とされている。よって、絶縁膜の両側の回路間の電位差は小さくなる。このため、絶縁膜の厚さを安定して一定以上とすることが困難な場合でも、絶縁膜が破壊されることによる回路の焼損を抑制できる。また、第1のICチップの高電圧回路部を、第1のICチップの上面の法線方向から見て第2のICチップの外側に配置している。さらに、第2のICチップを、その端面(側面)に隣接するトレンチ分離構造のうち端面(側面)に最も近い部分と所定距離を空けて配置している。すなわち、第2のICチップを、高電圧回路部とトレンチ分離構造との境界位置から離すようにしている。よって、第2のICチップは電位差の大きい高電圧回路部から離されるため、2枚のICチップにより形成される入隅部付近において内部ボイドが形成された場合でも、高電圧回路部が内部ボイド内に露出されにくくなる。このため、高電圧回路部から第2のICチップの低電圧回路部への短絡によるリーク電流を抑制でき、第2のICチップの低電圧回路部の焼損を抑制できる。
請求項2に記載の発明は、請求項1に記載の発明に対して、第1のICチップの高電圧回路部および低電圧回路部の配置を逆にし、第2のICチップに配置される回路を高電圧回路部(31)に変更したものである。
これにより、請求項1に記載の発明と同様、絶縁膜の両側の回路間の電位差は小さくなるため、絶縁膜の厚さを安定して一定以上とすることが困難な場合でも、絶縁膜が破壊されることによる回路の焼損を抑制できる。また、2枚のICチップにより形成される入隅部付近において内部ボイドが形成された場合でも、低電圧回路部が内部ボイド内に露出されにくくなるため、第2のICチップの高電圧回路部から低電圧回路部への短絡によるリーク電流を抑制でき、低電圧回路部の焼損を抑制できる。
請求項3に記載の発明では、請求項1ないし2の半導体装置において、トレンチ分離構造は、第2のICチップの端面と対向する所定幅の辺を有しており、第2のICチップは、第1のICチップの上面の法線方向から見て、第2のICチップの端面に最も近い対向する辺から所定距離を空けて配置されていることを特徴とする。
それによれば、半導体装置の製造時の2枚のICチップ同士を重ね合わせる工程において、チップ間の位置ずれが生じた場合であっても、第2のICチップを電位差の大きい第1のICチップの回路部から離しやすい。このため、内部ボイドが形成されても第1のICチップの回路部が内部ボイド内に露出されにくくなる。
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第1実施形態における半導体装置の概略断面図である。 第1実施形態における半導体装置について、第1のICチップ20の上面から見たレイアウトを示した図である。 第1実施形態における半導体装置に形成された内部ボイドを示した概略断面図である。 本発明の第2実施形態における半導体装置の概略断面図である。 第2実施形態における半導体装置について、第1のICチップ20の上面から見たレイアウトを示した図である。 第2実施形態における半導体装置に形成された内部ボイドを示した概略断面図である。 他の実施形態における半導体装置の一部の概略断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
(第1実施形態)
本発明の第1実施形態にかかる半導体装置について図1〜3を参照して述べる。図1に示すように、半導体装置1は、リードフレーム10、第1のICチップ20、第2のICチップ30、絶縁膜33、ワイヤ61〜63および被覆部80を有した構成とされている。
リードフレーム10は、導電性金属材料からなるもので、アイランド11およびリード部12から構成されている。アイランド11は、長方形状に形成されている薄板部材である。アイランド11は、第1のICチップ20を搭載するものであり、グランド(GND)に電気的に接続されることで接地されている。リード部12は、アイランド11の周囲に配置されるよう形成されている。リード部12の一端側はICチップ上の電極パッドと電気的に接続され、被覆部80により被覆されており、他端側は外部配線と電気的に接続されている。
図2に示すように、第1のICチップ20は、薄板状に形成されている半導体集積回路である。第1のICチップ20には、高電圧回路21aを集積させた高電圧回路部21および低電圧回路22aを集積させた低電圧回路部22が構成されている。
図2に示すように、高電圧回路部21は、第1のICチップ20の周縁部において高電圧回路21aが複数配置される構成とされている。低電圧回路部22は、第1のICチップ20の中心部付近において低電圧回路部22が高電圧回路部21に囲まれるようにして低電圧回路22aが複数配置される構成とされている。
第1のICチップ20としては、例えば、リチウム電池の各部の電位を入力する複数の素子を形成したものを採用できる。この場合、リチウム電池の各電位が印加される回路のうち、高電位が印加される素子を集積させた回路を高電圧回路部21とし、低電位が印加される素子を集積させた回路を低電圧回路部22とする構成を採用できる。
第1のICチップ20は、SOI基板23を用いて形成されている。SOI基板23は、シリコン基板などで構成された支持基板23cの表面に埋込酸化膜23bを介してシリコン層にて構成される活性層23aが備えられた構成とされている。活性層23には、埋込酸化膜23bまで達するトレンチ分離構造24が形成されており、このトレンチ分離構造24によって第1のICチップ20の各構成要素に備えられる各種半導体素子が電気的に絶縁分離されている。トレンチ分離構造24は、本実施形態では、所定幅のトレンチ内を酸化膜およびPoly−Siにて埋め込んだ構造によって構成されている。なお、ここでは、トレンチが埋込酸化膜23bにまで達する例を示したが、トレンチが埋込酸化膜23bにまで達しない構造を採用してもよい。また、トレンチ分離構造24として、STI(Shallow Trench Isolation)のような他の素子分離構造を採用することもできる。
トレンチ分離構造24は、図2に示すように、複数の四角形枠の形状で構成され、複数の四角形枠が間隔を空けながら任意位置に配置されている。各四角形枠の内側には高電圧回路21aまたは低電圧回路22aが一ずつ配置される構成とされている。低電圧回路部22は、図2に示すように、その全体の外形が四角形状とされ、第1のICチップ20の中央右寄りに配置されるように構成され、高電圧回路部21は、その外形が低電圧回路部22の外形の三方を囲むように構成されている。
第1のICチップ20は、アイランド11の表面の中央部に搭載されている。第1のICチップ20の裏面は、アイランド11に対して銀ペースト70を介して接着され、グランドに電気的に接続されている。本実施形態ではグランド接続用として導電性接着剤である銀ペースト70を接着剤として採用しているが、非導電性接着剤を採用することによりアイランド11と電気的に絶縁する構成としてもよい。
第1のICチップ20の上面には複数の外部接続用の電極パッド(図示せず)が設けられている。外部接続用の電極パッドは、ワイヤ61により、リード部12と電気的に接続されている。
なお、第1のICチップ20の上面には、各素子と電極パッドとを接続する配線などが層間絶縁膜を介して形成されているが、これら電極パッド以外の部分は、保護膜50により被覆されることにより保護されている。保護膜50は、例えば、ポリイミド膜などの絶縁材料により構成されている。
第2のICチップ30は、薄板状に形成されている半導体集積回路である。第2のICチップ30には、低電圧回路を集積させた低電圧回路部32が構成されている。例えば、低電圧回路部32は、第1のICチップ20の高電圧回路部21および低電圧回路部22を制御するロジック回路として適用できる。
第2のICチップ30は、図1および図2に示すように、低電圧回路部32が、絶縁膜33を介して、第1のICチップ20の低電圧回路部22とオーバーラップするように重ね合わされている。絶縁膜33は、例えば、DAFシート(ダイアタッチフィルム)などにより構成されている。
第2のICチップ30は、図2および図3に示すように、第1のICチップ20と重ね合わされているが、図2の紙面垂直方向から見て第1のICチップ20の高電圧回路部21とオーバーラップしないように配置されている。第2のICチップ30の各辺に対向するようにトレンチ分離構造24が任意位置に並べられており、トレンチ分離構造24の縦横の各並列方向に沿って高電圧回路部21が任意位置に配置されている。第2のICチップ30は、その端面(側面)に隣接するトレンチ分離構造24のうち端面(側面)に最も近い部分と所定距離を空けて配置されている。
第2のICチップ30には複数の外部接続用の電極パッド(図示せず)が設けられている。外部接続用の電極パッドは、ワイヤ62により第1のICチップ20の外部接続用の電極パッドと電気的に接続されており、ワイヤ63によりリード部12と電気的に接続されている。例えば、電圧に応じた検出信号を、第2のICチップ30からワイヤ63により外部へフィードバックするものとできる。
被覆部80は、リードフレーム10の一端側を除いた部分、第1のICチップ20、第2のICチップ30、ワイヤ61〜63、絶縁膜33を被覆するモールド樹脂によって構成されている。リードフレーム10の一端側は被覆部80から露出させられ、この露出した部分を介してリードフレーム10は外部配線と電気的に接続される。
このように、本実施形態では、異なる電圧が印加される2枚のICチップ20、30を重ね合わせつつ、各ICチップ20、30に構成された回路のうち、低電圧回路部22、32という、低い電圧が印加される回路同士がオーバーラップするように構成している。よって、絶縁膜33の両側に第1のICチップ20の低電圧回路部22と第2のICチップ30の低電圧回路部32が配置されるため、絶縁膜33の両側の回路間の電位差は小さくなる。このため、膜形成工程における異物の入り込み等によりピンホール等が形成されることが原因で絶縁膜33の厚さを安定して一定以上とすることが困難な場合でも、絶縁膜33が破壊されることによる回路の焼損を抑制できる。
また、本実施形態では、高電圧回路部21を、図2の紙面垂直方向から見て第2のICチップ30の外側に配置し、第2のICチップ30を、その端面(側面)に隣接するトレンチ分離構造24のうち端面(側面)に最も近い部分と所定距離を空けて配置している。すなわち、第2のICチップ30を、高電圧回路部21とトレンチ分離構造24との境界位置から離すようにしている。よって、第2のICチップ30は、電位差の大きい高電圧回路部21から離されるため、図3に示すように、2枚のICチップ20、30により形成される入隅部付近において内部ボイドが形成された場合でも、高電圧回路部21が内部ボイド内に露出されにくくなる。仮に、内部ボイドに高電圧回路部21が露出させられると、第2のICチップ30と高電圧回路部21の間の沿面距離が短いために、高電圧回路部21から低電圧回路部32へ短絡によるリーク電流(図3中矢印)が流れ、低電圧回路部32が焼損してしまう。しかしながら、本実施形態によれば、高電圧回路部21は内部ボイド内に露出されにくくなるため、高電圧回路部21から低電圧回路部32への短絡によるリーク電流を抑制でき、低電圧回路部32の焼損を抑制できる。
なお、本実施形態のような2枚のICチップ20、30を重ね合わせる半導体装置の製造においては、ICチップ20、30同士を重ね合わせる工程でチップ間の位置ずれが生じる場合がある。これにより、第2のICチップ30を、第1のICチップ20の高電圧回路部21から所定距離を空けて配置しようとしても、第2のICチップ30から第1のICチップ20の高電圧回路部21までの距離が短くなってしまう場合がある。これに対して、本実施形態では、上記位置ずれおよび内部ボイドの距離を考慮し、第2のICチップ30を、その端面(側面)に隣接するトレンチ分離構造24のうち端面(側面)に最も近い部分と所定距離を空けるように配置している。このため、本実施形態の製造時においては、上記位置ずれが生じた場合であっても第2のICチップ30を電位差の大きい高電圧回路部21から離しやすくなり、内部ボイドが形成されても高電圧回路部21が内部ボイド内に露出されにくくなる。
以上説明したように、本実施形態では、低い電圧が印加される回路同士が、絶縁膜33を介して、オーバーラップするように重ね合わされる構成とされている。よって、絶縁膜33の両側の回路間の電位差は小さくなる。このため、絶縁膜33の厚さを安定して一定以上とすることが困難な場合でも、絶縁膜33が破壊されることによる回路の焼損を抑制できる。
また、本実施形態では、高電圧回路部21を、図2の紙面垂直方向から見て第2のICチップ30の外側に配置し、第2のICチップ30を、その端面(側面)に隣接するトレンチ分離構造24のうち端面(側面)に最も近い部分と所定距離を空けて配置している。すなわち、第2のICチップ30を、高電圧回路部21とトレンチ分離構造24との境界位置から離すようにしている。よって、第2のICチップ30は、電位差の大きい高電圧回路部21から離されるため、2枚のICチップにより形成される入隅部付近で内部ボイドが形成された場合でも、高電圧回路部21が内部ボイド内に露出されにくくなる。このため、高電圧回路部21から低電圧回路部32への短絡によるリーク電流を抑制でき、低電圧回路部32の焼損を抑制できる。
(第2実施形態)
本発明の第2実施形態について図4〜6を参照して説明する。本実施形態は、第1実施形態に対して、第1のICチップ20の高電圧回路部21および低電圧回路部22の配置を逆にし、第2のICチップ30に配置される回路を高電圧回路部31に変更したものである。その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
図4に示すように、第1のICチップ20には、高電圧回路21aを集積させた高電圧回路部21および低電圧回路22aを集積させた低電圧回路部22が構成されている。
図5に示すように、低電圧回路部22は、第1のICチップ20の周縁部において低電圧回路22aが複数配置される構成とされている。高電圧回路部21は、第1のICチップ20の中心部付近において高電圧回路部21が低電圧回路部22に囲まれるようにして高電圧回路21aが複数配置される構成とされている。
高電圧回路部21は、具体的には、第1のICチップ20の中央右寄りに配置されるように構成され、その外形の三方が低電圧回路部22により囲まれるように構成されている。
第2のICチップ30は、図4および図6に示すように、第2のICチップ30の高電圧回路部31が、絶縁膜33を介して、第1のICチップ20の高電圧回路部21とオーバーラップするように重ね合わされている。
第2のICチップ30は、図5および図6に示すように、第1のICチップ20と重ね合わされているが、図5の紙面垂直方向から見て第1のICチップ20の低電圧回路部22とオーバーラップしないように配置されている。第2のICチップ30の各辺に対向するようにトレンチ分離構造24が任意位置に並べられており、トレンチ分離構造24の縦横の各並列方向に沿って低電圧回路部22が任意位置に配置されている。第2のICチップ30は、その端面(側面)に隣接するトレンチ分離構造24のうち端面(側面)に最も近い部分と所定距離を空けて配置されている。
このように、本実施形態では、異なる電圧が印加される2枚のICチップ20、30を重ね合わせつつ、各ICチップ20、30に構成された回路のうち、高電圧回路部21、31という、高い電圧が印加される回路同士がオーバーラップするように構成している。よって、絶縁膜33の両側に第1のICチップ20の高電圧回路部21と第2のICチップ30の高電圧回路部31が配置されるため、絶縁膜33の両側の回路間の電位差は小さくなる。このため、膜形成工程における異物の入り込み等によりピンホール等が形成されることが原因で絶縁膜33の厚さを安定して一定以上とすることが困難な場合でも、絶縁膜33が破壊されることによる回路の焼損を抑制できる。
また、本実施形態では、低電圧回路部22を、図5の紙面垂直方向から見て第2のICチップ30の外側に配置し、第2のICチップ30を、その端面(側面)に隣接するトレンチ分離構造24のうち端面(側面)に最も近い部分と所定距離を空けて配置している。すなわち、第2のICチップ30を、低電圧回路部22とトレンチ分離構造24との境界位置から離すようにしている。よって、第2のICチップ30は、電位差の大きい低電圧回路部22から離されるため、図5に示すように、2枚のICチップ20、30により形成される入隅部付近において内部ボイドが形成された場合でも、低電圧回路部22が内部ボイド内に露出されにくくなる。仮に、内部ボイドに低電圧回路部22が露出させられると、第2のICチップ30と低電圧回路部22の間の沿面距離が短いために、高電圧回路部31から低電圧回路部22へ短絡によるリーク電流(図6中矢印)が流れ、低電圧回路部22が焼損してしまう。しかしながら、本実施形態によれば、低電圧回路部22は内部ボイド内に露出されにくくなるため、高電圧回路部31から低電圧回路部22への短絡によるリーク電流を抑制でき、低電圧回路部22の焼損を抑制できる。
(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、第1実施形態では、第1のICチップ20として、SOI基板23を用いて形成されているものを例に挙げて説明したが、単なるシリコン基板であっても良い。
また、第2のICチップ30をSOI基板としてもよい。
また、上記第1実施形態において、本発明をリチウム電池の電圧検出に適用した半導体装置の例を示したが、リチウム電池以外の電圧検出に適用した半導体装置であってもよいし、電圧検出以外を行う半導体装置であってもよい。
また、上記第1、第2実施形態において、低電圧回路部22と高電圧回路部21を複数のトレンチ構造24で囲むレイアウトを示したが、低電圧回路部22と高電圧回路部21との間を一本のトレンチ分離構造24により分離するレイアウトとしてもよい。この場合も、第2のICチップ30を、その端面(側面)に隣接するトレンチ分離構造24のうち端面(側面)に最も近いトレンチと所定距離を空けて配置すればよい。
また、図7に示すように、上記第1実施形態において、第1のICチップ20の上面に形成した層間絶縁膜34の中に、高電圧回路部21と接続する金属配線25を低電圧回路部22と第2のICチップ30の間にまで入り込むようにレイアウトする場合がある。この場合でも、低電圧回路部22と接続する金属配線26が金属配線25の上層に配置されるようにレイアウトすることにより、高電圧回路部21から低電圧回路部32への短絡によるリーク電流を抑制でき、低電圧回路部32の焼損を抑制できる。
1 半導体装置
20 第1のICチップ
21 高電圧回路部
22 低電圧回路部
24 トレンチ分離構造
30 第2のICチップ
31 高電圧回路部
32 低電圧回路部
33 絶縁膜
80 被覆部

Claims (3)

  1. 所定電圧で使用される低電圧回路を有する低電圧回路部(22)および前記低電圧回路部より高い電圧で使用される高電圧回路を有する高電圧回路部(21)が配置され、前記低電圧回路部および前記高電圧回路部をそれぞれ電気的に絶縁するためのトレンチ分離構造(24)が構成される第1のICチップ(20)と、
    所定電圧で使用される低電圧回路を有する低電圧回路部(32)が配置され、前記第1のICチップの上面の法線方向から見て、前記第1のICチップの低電圧回路部とオーバーラップするように、前記第1のICチップの上面に搭載されている第2のICチップ(30)と、
    前記第1のICチップと前記第2のICチップの間に形成される絶縁膜(33)と、
    前記第1のICチップ、前記第2のICチップ、および前記絶縁膜を被覆する被覆部(80)と、
    を有し、
    前記高電圧回路部は、前記第1のICチップの上面の法線方向から見て、第2のICチップの外側に配置され、
    前記第2のICチップは、前記第1のICチップの上面の法線方向から見て、前記高電圧回路部と前記トレンチ分離構造との境界位置から離されている
    ことを特徴とする半導体装置。
  2. 所定電圧で使用される低電圧回路を有する低電圧回路部(21)および前記低電圧回路部より高い電圧で使用される高電圧回路を有する高電圧回路部(22)が配置され、前記低電圧回路部および前記高電圧回路部をそれぞれ電気的に絶縁するためのトレンチ分離構造(24)が構成される第1のICチップ(20)と、
    前記低電圧回路部より高い電圧で使用される高電圧回路を有する高電圧回路部(31)が配置され、前記第1のICチップの上面の法線方向から見て、前記第1のICチップの高電圧回路部とオーバーラップするように、前記第1のICチップの上面に搭載されている第2のICチップ(30)と、
    前記第1のICチップと前記第2のICチップの間に形成される絶縁膜(33)と、
    前記第1のICチップ、前記第2のICチップ、および前記絶縁膜を被覆する被覆部(80)と、
    を有し、
    前記低電圧回路部は、前記第1のICチップの上面の法線方向から見て、第2のICチップの外側に配置され、
    前記第2のICチップは、前記第1のICチップの上面の法線方向から見て、前記低電圧回路部と前記トレンチ分離構造との境界位置から離されている
    ことを特徴とする半導体装置。
  3. 前記トレンチ分離構造は、前記第2のICチップの端面と対向する所定幅の辺を有しており、
    前記第2のICチップは、前記第1のICチップの上面の法線方向から見て、前記第2のICチップの端面に最も近い前記対向する辺から所定距離を空けて配置されている
    ことを特徴とする請求項1または2の半導体装置。
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