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JP2015050384A - 半導体装置 - Google Patents

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JP2015050384A
JP2015050384A JP2013182363A JP2013182363A JP2015050384A JP 2015050384 A JP2015050384 A JP 2015050384A JP 2013182363 A JP2013182363 A JP 2013182363A JP 2013182363 A JP2013182363 A JP 2013182363A JP 2015050384 A JP2015050384 A JP 2015050384A
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Satoshi Takahashi
聡 高橋
修一 仮屋崎
Shuichi Kariyazaki
修一 仮屋崎
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Renesas Electronics Corp
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Abstract

【課題】配線基板に対する電子部品の搭載位置に誤差が生じることを抑制する。
【解決手段】第1半導体チップSC1は、主面SFC3及び裏面SFC4を有している。裏面SFC4は、主面SFC3の反対側の面である。配線基板ISUBは矩形であり、主面SFC1及び裏面SFC2を有している。主面SFC1には、第1半導体チップSC1が搭載されている。リッドLIDは、配線基板ISUBの主面SFC1及び第1半導体チップSC1を覆う。電子部品ELP1は、配線基板ISUBの裏面SFC2に搭載されている。そして、配線基板ISUBの主面SFC1は、少なくとも互いに対向する2つの角に、リッドLIDに覆われていない非被覆領域を有している。
【選択図】図2

Description

本発明は、半導体装置に関し、例えば配線基板の主面に半導体チップを搭載した半導体装置に適用可能な技術である。
半導体チップを配線基板に実装する方法の一つに、フリップチップ構造がある。フリップチップ構造は、半導体チップのうち電極パッドが形成された面を配線基板側の向け、電極パッド上に設けられた端子を用いて、半導体チップを配線基板に実装するものである。フリップチップ構造では、半導体チップからの熱を放熱したり、半導体チップを保護するために、リッドが設けられることがある(例えば特許文献1参照)
なお、特許文献2には、圧電振動子などの電気部品を搭載する絶縁基体の角を切り欠くことが記載されている。
特開2012−54597号公報 特開平5−275552号公報
本発明者は、半導体装置を有する電子装置を小型化するために、今まではマザーボードに搭載されていた電子部品(例えば容量素子や抵抗素子)を、配線基板のうち半導体チップが搭載されていない面に実装することを検討した。この実装を行うときには、配線基板の第1面に半導体チップ及びリッドなどの被覆部材を配置した後、配線基板の第1面側を保持治具に保持させる必要がある。このような場合、被覆部材が保持治具に当接することによって、保持治具に対する配線基板の位置が間接的に定まる場合がある。
一方、被覆部材は、接着層などを用いて配線基板に固定されているため、配線基板の第1面に対して傾いていることがある。この場合、保持治具に対する配線基板の位置がばらつく可能性が出てくる。このばらつきが生じた場合、配線基板に対する電子部品の搭載位置に誤差が生じてしまう。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、配線基板の主面には、第1半導体チップが搭載されている。リッドは、配線基板の主面及び第1半導体チップを覆う。電子部品は、配線基板の裏面に搭載されている。そして、配線基板の主面は、少なくとも互いに対向する2つの角に、リッドに覆われていない非被覆領域を有している。
前記一実施の形態によれば、配線基板の第1面に半導体チップ及びリッドなどの被覆部材を配置した後、配線基板の第1面側を保持治具に保持させる際に、配線基板の第1面の非被覆領域を保持治具によって保持させることができる。従って、保持治具に対する配線基板の位置の精度は高くなる。
実施形態に係る半導体装置の構成を示す平面図である。 図1のA−A´断面図である。 配線基板の主面の構成を示す図である。 半導体装置の裏面の第1例を示す図である。 半導体装置の裏面の第2例を示す図である。 電子部品に接続する端子と電極の距離を説明するための図である。 第1半導体チップの構成を示す断面図である。 半導体装置の製造方法を示す断面図である。 半導体装置の製造方法を示す断面図である。 保持治具の構成を示す平面図である。 図10のB−B´断面図である。 図10のC−C´断面図である。 配線基板に非被覆領域を設けることの効果を説明するための図である。 配線基板に非被覆領域を設けることの効果を説明するための図である。 変形例1に係る半導体装置の構成を示す平面図である。 図15に示した半導体装置からリッドを取り除いた状態を示す平面図である。 配線基板の裏面の第1例を示す図である。 配線基板の裏面の第2例を示す図である。 配線基板の裏面の第3例を示す図である。 保持治具の構成を示す平面図である。 図20のB−B´断面図である。 図20のC−C´断面図である。 変形例2に係る半導体装置における配線基板の裏面を示す図である。 図23の変形例を示す図である。 図23の変形例を示す図である。 図23の変形例を示す図である。 変形例3に係る半導体装置の製造方法を示す図である。 変形例3に係る半導体装置の製造方法を示す図である。 変形例3に係る半導体装置の製造方法を示す図である。 変形例3に係る半導体装置の製造方法を示す図である。 半導体装置の上面図である。 図31に示した半導体装置の裏面図である。 半導体装置の変形例を説明するための裏面図である。 半導体装置の変形例を説明するための裏面図である。 半導体装置の変形例を説明するための裏面図である。 半導体装置の変形例を説明するための断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
(実施形態)
図1は、実施形態に係る半導体装置SDの構成を示す平面図である。図2は、図1のA−A´断面図である。なお、図2において、図を見やすくするために、外部接続端子SB及び電子部品ELP1の数は少なくなっている。
本実施例に係る半導体装置SDは、第1半導体チップSC1、配線基板ISUB、リッドLID(被覆部材)、及び電子部品ELP1を備えている。第1半導体チップSC1は、主面SFC3(第1主面)及び裏面SFC4(第1裏面)を有している。裏面SFC4は、主面SFC3の反対側の面である。配線基板ISUBは矩形であり、主面SFC1(第2主面)及び裏面SFC2(第2裏面)を有している。主面SFC1には、第1半導体チップSC1が搭載されている。リッドLIDは、配線基板ISUBの主面SFC1及び第1半導体チップSC1を覆う。電子部品ELP1は、配線基板ISUBの裏面SFC2に搭載されている。そして、配線基板ISUBの主面SFC1は、少なくとも互いに対向する2つの角に、リッドLIDに覆われていない非被覆領域LDOを有している。別の言い方をすれば、主面SFC1のうち少なくとも互いに対向する2つの角において、リッドLIDによって覆われていない部分の幅は、主面SFC1の縁の他の部分よりも広い。以下、詳細に説明する。
図2に示すように、第1半導体チップSC1は、配線基板ISUBにフリップチップ実装されている。第1半導体チップSC1は、例えばロジックチップであるが、メモリチップであっても良いし、ロジック回路とメモリ回路が混載されたチップであっても良いし、電力を制御するパワーチップであっても良い。
第1半導体チップSC1の主面SFC3には、複数の電極パッドEL(図7を用いて後述)が形成されている。第1半導体チップSC1は、主面SFC3が、配線基板ISUBの主面SFC1に対向する向きで、主面SFC1に搭載されている。電極パッドELは、端子BMP(例えばはんだバンプやCu柱やAu柱などの導体柱)を介して、配線基板ISUBの主面SFC1に形成された端子(図示せず)に接続している。そして第1半導体チップSC1の主面SFC3と配線基板ISUBの主面SFC1の間の空間は、アンダーフィル樹脂UFR1によって封止されている。なお、アンダーフィル樹脂UFR1の一部は第1半導体チップSC1の側面に沿って這い上がってフィレットを形成している。
第1半導体チップSC1の裏面SFC4は、接着層を介してリッドLIDに固定されている。この接着層は、熱伝導率が高いのが好ましい。
リッドLIDは、例えばCuなどの金属の板を絞り加工することにより形成されている。その結果、リッドLIDは、第1半導体チップSC1に接する中央部CNTと縁EDGとが、傾斜部SLPを介してつながった形状を有している。傾斜部SLPは、中央部CNTから離れるにつれて配線基板ISUBに近づく方向に傾斜している。中央部CNTに対する傾斜部SLPの傾斜角度は、垂直に近くても良い。そしてリッドLIDの縁EDGは、配線基板ISUBのうちアンダーフィル樹脂UFR1よりも外側に位置する領域に接している。リッドLIDの縁EDGの少なくとも一部は、接着層を介して配線基板ISUBに固定されている。
図1に示すように、リッドLIDの平面形状は、矩形のうち互いに対向する2つの角を切り欠いた形状である。リッドLIDの4つの角は、配線基板ISUBの4つの角それぞれに重なっている。配線基板ISUBの非被覆領域LDOは、リッドLIDのうち角が切り欠かれて部分に位置している。なお、非被覆領域LDOのうち配線基板ISUBの対角線と重なる部分の幅は、例えば1mm以上6mm以下である。
リッドLIDの傾斜部SLPは、矩形の4つの角を切り欠いた外形線に沿って形成されている。言い換えると、傾斜部SLPは、8角形の各辺に沿って形成されている。この8角形は、対向する2辺がいずれも互いに平行になっており、また、配線基板ISUBの4つの角に対向する4つの辺が、いずれも、配線基板ISUBの4つの辺に対向する4つの辺よりも短くなっている。
図2に示すように、配線基板ISUBは、例えば樹脂インターポーザであり、裏面SFC2に複数の電極LND(第1裏面電極)を有している。複数の電極LNDは、配線基板ISUB内のスルーホール(図示せず)や配線(図示せず)を介して、端子BMPに接続している。なお、複数の電極LNDの一部は、配線基板ISUB内の配線を介して電子部品ELPに接続していても良い。そして電極LNDには、外部接続端子SBが設けられている。外部接続端子SBは、例えばはんだボールである。
電子部品ELPは、配線基板ISUBの裏面SFC2に搭載されている。電子部品ELPは、例えば容量、抵抗、又はインダクタなどのディスクリート部品であるが、回路が構成されたチップであっても良い。電子部品ELPは、裏面SFC2に設けられた端子ELAに接続している。
また、図1に示すように、配線基板ISUBの主面SFC1には、アライメントマークAMK1が設けられている。アライメントマークAMK1は、主面SFC1に形成された配線と同一の導体(例えばCu)によって形成されたパターンであり、主面SFC1に第1半導体チップSC1やリッドLIDを搭載するときの位置決めパターンとして用いられる。アライメントマークAMK1は、主面SFC1の非被覆領域LDOに位置している。
図3は、配線基板ISUBの主面SFC1の構成を示す図である。主面SFC1には第1半導体チップSC1が配置されるべき領域に、複数の電極FNG(第2電極)が形成されている。複数の電極FNGのそれぞれは、端子BMPを介して第1半導体チップSC1の電極パッドELに接続する。
図4は、半導体装置SDの裏面の第1例を示す図である。本図に示す例において、複数の外部接続端子SB及び複数の電極LNDは、裏面SFC2のうち第1半導体チップSC1と重なる部分を除いた領域に、2次元的、言い換えると格子点上に配置されている。そして裏面SFC2のうち電極LND及び外部接続端子SBが形成されていない部分、すなわち第1半導体チップSC1と重なる部分には、電子部品ELP1が複数搭載されている。電子部品ELP1は、配線基板ISUBのスルーホール及び配線を介して、第1半導体チップSC1に接続している。このような配置にすると、第1半導体チップSC1と電子部品ELP1とを接続する接続経路のインダクタンスを小さくすることができる。なお、電子部品ELP1は、例えば電源強化用のコンデンサである。
図5は、半導体装置SDの裏面の第2例を示す図である。本図に示す例は、以下の点を除いて、図4に示した例と同様である。まず、裏面SFC2のうち第1半導体チップSC1と重なる部分の下にも、電極LND及び外部接続端子SBが形成されている。そして電子部品ELP1は、第1半導体チップSC1の縁の近くに配置されている。このようにすると、図4に示した例と比較して、外部接続端子SBの数を多くすることができ、また、第1半導体チップSC1と電子部品ELP1とを接続する接続経路のインダクタンスが増加することを抑制できる。
なお、図4,5のいずれにおいても、電極LND及び外部接続端子SBの少なくとも一部は省略されていても良い。また、裏面SFC2の電極LNDの少なくとも一つは、電子部品ELP1を裏面SFC2に搭載するときの、位置決めマークとして使用される。この電極LNDは、例えば裏面SFC2の角に位置している。
図6は、裏面SFC2において、電子部品ELPに接続する端子ELAと電極LNDの距離を説明するための図である。電子部品ELPは、端子ELBを2つ有している。これに対応して、裏面SFC2には、1つの電子部品ELPについて2つの端子ELAが形成される。一方の端子ELAの中心から第1の方向(図中X方向)に並んでいる電極LNDの中心までの距離をLBBCとして、他方の端子ELAの中心から第2の方向(図中Y方向)に並んでいる電極LNDの中心までの距離をLABCとする。また、電極LNDの半径をrとして、端子ELAの第1の方向(図中X方向)の幅の半値をBとして、端子ELAの第2の方向(図中Y方向)の幅の半値をAとする。また、端子ELBの第1の方向(図中X方向)の幅の半値をBとして、端子ELBの第2の方向(図中Y方向)の幅の半値をAとする。また、2つの端子ELAの間隔をGとする。すると、以下の(1)式、及び、(2)式又は(3)式が成立する。なお、(2)式及び(3)式は、右辺のうち大きい方が選択される。
LABC>r+A+A・・・(1)
LBBC>r+B+B・・・(2)
LBBC>r+G+B・・・(3)
なお、本図に示す例において、電子部品ELPは、電子部品ELP1,ELP2の2種類がある。電子部品ELP1,ELP2の平面形状は、いずれも矩形である。そして電子部品ELP1の端子ELBは矩形の2つの長辺のそれぞれに沿って形成されており、電子部品ELP2の端子ELBは矩形の2つの短辺のそれぞれに沿って形成されている。
図7は、第1半導体チップSC1の構成を示す断面図である。第1半導体チップSC1は、基板SUBの上に多層配線層MINCを積層した構成を有している。基板SUBは、例えばシリコン基板である。基板SUBには、複数の半導体素子、例えばトランジスタが形成されている。多層配線層MINCの最上層の配線層には、電極パッドELが形成されている。電極パッドELは、図2に示した端子BMPを介して、図3に示した配線基板ISUBの電極FNGに接続している。
図8,9は、半導体装置SDの製造方法を示す断面図である。これらに示す工程の前に、第1半導体チップSC1を準備する。第1半導体チップSC1は、例えば以下のようにして形成される。
まず、基板SUBに素子分離膜を形成する。これにより、素子形成領域が分離される。素子分離膜は、例えばSTI法を用いて形成されるが、LOCOS法を用いて形成されても良い。次いで、素子形成領域に位置する基板SUBに、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜(例えばハフニウムシリケート膜)であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜(例えばTiN)とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。
次いで、素子形成領域に位置する基板SUBに、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する基板SUBに、ソース及びドレインとなる不純物領域を形成する。このようにして、基板SUB上にMOSトランジスタが形成される。
次いで、素子分離膜上及びMOSトランジスタ上に、多層配線層MINCを形成する。最上層の配線層には、電極パッドELが形成される。次いで、多層配線層MINC上に、保護絶縁膜(パッシベーション膜)を形成する。保護絶縁膜には、電極パッドEL上に位置する開口が形成されている。次いで、電極パッドELの上に端子BMPを形成する。
次いで、図8(A)に示すように、配線基板ISUBの主面SFC1に、第1半導体チップSC1を搭載する。次いで、図8(B)に示すように、主面SFC1と第1半導体チップSC1の間の空間に、アンダーフィル樹脂UFR1を流し込む。なおアンダーフィル樹脂UFR1は、NCF(Non Conductive Film)であってもよい。この場合、NCFは、主面SFC1に第1半導体チップSC1を搭載する前に、主面SFC1の上に配置される。
次いで、図8(C)に示すように、第1半導体チップSC1の裏面SFC4及び配線基板ISUBの主面SFC1に、リッドLIDを固定する。
なお、図8(A)〜(C)に示す工程において、アライメントマークAMK1は、配線基板ISUBに対する第1半導体チップSC1やリッドLIDの向きを定めるために用いられる。そして、配線基板ISUBに対する第1半導体チップSC1やリッドLIDの位置決めは、配線基板ISUBの主面SFC1に形成された他のアライメントマークを基準にして行われる。
次いで、図9(A)に示すように、配線基板ISUBのうち裏面SFC2を上側に向ける。次いで、裏面SFC2に電子部品ELPを搭載する。その後、図9(B)に示すように、裏面SFC2の電極LNDに外部接続端子SBを搭載する。
図10は、裏面SFC2に電子部品ELP及び外部接続端子SBを搭載するときに用いられる保持治具HLDの構成を示す平面図である。図11は、図10のB−B´断面図であり、図12は図10のC−C´断面図である。
保持治具HLDは、板状の部材であり、中央部に開口OPを有している。開口OPの平面形状は略矩形であり、配線基板ISUBの平面形状とほぼ同じ大きさである。すなわち、開口OPには、配線基板ISUBが嵌るようになっている。そして、開口OPの4つの角のうち、互いに対向する2つの角には、支持部PRJが形成されている。支持部PRJは、開口OPの内側面から開口OPの内側に突出する形状を有している。ただし、支持部PRJのうち配線基板ISUBが填め込まれる側の面は、保持治具HLDの本体よりも低くなっている。本図に示す例において、支持部PRJは、開口OPの角を構成する2つの側面に沿って形成されている。
そして、保持治具HLDの開口OPに、第1半導体チップSC1及びリッドLIDが取り付けられた後の配線基板ISUBを、主面SFC1が保持治具HLDに対向する向きに填め込む。このとき、配線基板ISUBの非被覆領域LDOが支持部PRJに対向するようにする。これにより、支持部PRJの上面が配線基板ISUBの非被覆領域LDOに当接し、配線基板ISUBの支持部PRJによって位置決めされる。
次に、図13及び図14を用いて、配線基板ISUBに非被覆領域LDOを設けることの効果について説明する。
リッドLIDは接着層ADAを用いて配線基板ISUBに固定されているが、接着層ADAの厚さにはバラツキが生じやすい。このため、リッドLIDが配線基板ISUBに対して傾くことがある。
配線基板ISUBに非被覆領域LDOを設けなかった場合、配線基板ISUBのほぼ全面がリッドLIDに覆われることになる。このため、図13に示すように、保持治具HLDの支持部PRJは、リッドLIDの縁EDGを支持することになる。ここで、リッドLIDが配線基板ISUBに対して傾いていた場合、配線基板ISUBが保持治具HLDに保持された状態において、裏面SFC2も傾いてしまう。
裏面SFC2が傾いてしまうと、アライメントマークとして使用すべき電極LNDの隣に位置する電極LNDを、アライメントマークとして誤認識する恐れが出てくる。この場合、電子部品ELPを誤った場所に搭載する恐れが出てくる。
また、外部接続端子SBを形成する前に、フラックスをスクリーン印刷法で塗布する場合、裏面SFC2が傾いていると、スクリーンマスクが変形したり、フラックスの塗布量が不均一になる恐れも出てくる。
これに対して本実施形態では、図14に示すように、保持治具HLDの支持部PRJの上面は配線基板ISUBの非被覆領域LDOに当接するため、配線基板ISUBは、支持部PRJによって位置決めされる。従って、リッドLIDが配線基板ISUBに対して傾いていても、配線基板ISUBの裏面SFC2は保持治具HLDに対して定められた角度(例えば平行)になる。従って、図13を用いて説明したような不具合は生じにくい。
(変形例1)
図15は、変形例1に係る半導体装置SDの構成を示す平面図である。図16は、図15に示した半導体装置SDからリッドLIDを取り除いた状態を示す平面図である。本変形例に係る半導体装置SDは、以下の点を除いて、実施形態に係る半導体装置SDと同様の構成である。
まず、図15に示すように、リッドLIDは4つの角の全てが切り欠かれている。そして、非被覆領域LDOは、配線基板ISUBの4つの角の全てに対して設けられている。
また、図16に示すように、配線基板ISUBの主面SFC1には、第1半導体チップSC1の他に第2半導体チップSC2も搭載されている。第2半導体チップSC2は、図8に示した第1半導体チップSC1と同様の構成を有している。また、配線基板ISUBのうち第2半導体チップSC2に対向する領域には、第2半導体チップSC2の電極パッドEL(第3電極)に接続するための電極FNG(第4電極)が形成されている。そして第2半導体チップSC2は、第1半導体チップSC1と同様に、主面SFC1に対してフリップチップ実装されている。そして第2半導体チップSC2のうち電極パッドELが形成されている面(第5主面)は、アンダーフィル樹脂UFR2によって封止されている。
本変形例において、第1半導体チップSC1及び第2半導体チップSC2は、いずれも長方形であり、互いの長辺が平行となる向きに、主面SFC1上に搭載されている。このため、配線基板ISUBには、第1半導体チップSC1の長辺に沿う方向(図中Y方向)に反る向きに、応力が加わりやすくなっている。なお、本図に示す例では、第1半導体チップSC1の短辺は、配線基板ISUBの第3辺SID3及び第4辺SID4に平行になっており、第1半導体チップSC1の長辺は、配線基板ISUBの第1辺SID1及び第2辺SID2に平行になっている。
これに対して本変形例では、図15に示すように、リッドLIDの縁EDGのうち、第1半導体チップSC1の短辺に平行な領域である縁EDG1,2の幅が、第1半導体チップSC1の長辺に平行な領域である縁EDG3,4の幅よりも広くなっている。そしてリッドLIDのうち縁EDG1,2は主面SFC1に対して固定されているが、縁EDG3,4は主面SFC1に接しているのみである。言い換えると、リッドLIDは、配線基板ISUBの第1辺SID1及び第2辺SID2に沿って固定されているが、第3辺SID3及び第4辺SID4に対しては固定されていない。このようにすると、配線基板ISUBが反ることを、リッドLIDによって抑制することができる。
図17は、本変形例における配線基板ISUBの裏面SFC2の第1例を示す図である。本図に示す例において、電子部品ELPは、裏面SFC2のうち第1半導体チップSC1に重なる領域及び第2半導体チップSC2に重なる領域のそれぞれに対して設けられている。そして、第1半導体チップSC1に重なる領域に位置する電子部品ELPは、第1半導体チップSC1に電気的に接続している。また、第2半導体チップSC2に重なる領域に位置する電子部品ELPは、第2半導体チップSC2に電気的に接続している。
図18は、本変形例における配線基板ISUBの裏面SFC2の第2例を示す図である。本図に示す例において、電子部品ELPは、裏面SFC2のうち第1半導体チップSC1に重なる領域の周囲又は第2半導体チップSC2に重なる領域の周囲の少なくとも一方に対して設けられている。本図に示す例では、第1半導体チップSC1は第2半導体チップSC2よりも大きくなっている。そして、電子部品ELPは、裏面SFC2のうち第1半導体チップSC1に重なる領域の周囲に設けられている。これらの電子部品ELPは、第1半導体チップSC1に電気的に接続している。
図19は、本変形例における配線基板ISUBの裏面SFC2の第3例を示す図である。本図に示す例において、第1半導体チップSC1は第2半導体チップSC2よりも大きくなっている。電子部品ELPは、裏面SFC2のうち第1半導体チップSC1に重なる領域の周囲、及び第2半導体チップSC2に重なる領域のそれぞれに設けられている。そして、第1半導体チップSC1に重なる領域の周囲に位置する電子部品ELPは、第1半導体チップSC1に電気的に接続しており、第2半導体チップSC2に重なる領域に位置する電子部品ELPは、第2半導体チップSC2に電気的に接続している。
本変形例に係る半導体装置SDの製造方法は、保持治具HLDの開口OPの形状を除いて、実施形態に係る半導体装置SDの製造方法と同様である。
図20は、本変形例で用いられる保持治具HLDの構成を示す平面図である。図21は、図20のB−B´断面図であり、図22は図20のC−C´断面図である。本図に示す保持治具HLDは、開口OPの4つの角のそれぞれに支持部PRJが形成されている点を除いて、実施形態に示した保持治具HLDと同様の構成である。
本変形例によっても、実施形態と同様の効果が得られる。また、配線基板ISUBの4つの角の全てに非被覆領域LDOを形成し、又これに対応して保持治具HLDの開口OPの4つの角の全てに支持部PRJを形成している。従って、開口OPに配線基板ISUBを填め込んだとき、配線基板ISUBが保持治具HLDに対して動くことを抑制できる。
(変形例2)
図23は、変形例2に係る半導体装置SDにおける配線基板ISUBの裏面SFC2を示す図である。本変形例に係る半導体装置SDは、裏面SFC2に、少なくとも一つの第2裏面電極AMK2(導体パターン)を有している点を除いて、実施形態に係る半導体装置SDと同様の構成である。
第2裏面電極AMK2は、電極LNDと同層の導電パターン(例えばCuパターン)であり、電極LNDと同一工程で形成されている。ただし、第2裏面電極AMK2は、大きさ及び形状の少なくとも一方が電極LNDと異なる。第2裏面電極AMK2は、裏面SFC2に電子部品ELPを搭載するときの位置決めマークとして用いられる。本図に示す例では、第2裏面電極AMK2は、裏面SFC2の互いに対向する2つの角のそれぞれに配置されている。この場合、裏面SFC2のうち、第2裏面電極AMK2よりも裏面SFC2の縁に近い領域には、電極LNDは形成されていない。
そして、第2裏面電極AMK2の上には、外部接続端子SBは形成されていない。このようにすると、第2裏面電極AMK2の形状及び大きさを任意に設定できる。ただし、第2裏面電極AMK2の上にも外部接続端子SBは形成されていても良い。
また、図24に示すように、第2裏面電極AMK2は、裏面SFC2のうち電極LNDが形成されている領域の中に配置されていても良い。図24に示す例では、2つの第2裏面電極AMK2は、裏面SFC2のうち第1半導体チップSC1と重なる領域を挟んで、互いに対向する位置に配置されている。言い換えると、第2裏面電極AMK2は、複数の電子部品ELPを介して互いに対向する位置に配置されている。
なお、図25及び図26に示すように、変形例1に係る半導体装置SDにおいて、第2裏面電極AMK2を設けても良い。
図25に示す例では、第2裏面電極AMK2は4つ設けられている。そして、2つの第2裏面電極AMK2は、裏面SFC2のうち第1半導体チップSC1と重なる領域を挟んで互いに対向する位置に配置されており、残りの2つの第2裏面電極AMK2は、裏面SFC2のうち第2半導体チップSC2と重なる領域を挟んで互いに対向する位置に配置されている。
図26に示す例では、第2裏面電極AMK2は2つ設けられている。第1の第2裏面電極AMK2は、裏面SFC2のうち第1半導体チップSC1と重なる領域の近傍に配置されており、第2の第2裏面電極AMK2は、裏面SFC2のうち第2半導体チップSC2と重なる領域の近傍に配置されている。
本変形例によっても、実施形態と同様の効果が得られる。また、電極LNDとは別に、位置決めマークとしての第2裏面電極AMK2を設けている。第2裏面電極AMK2は電極LNDと平面形状及び大きさの少なくとも一方が異なる。このため、電極LNDを第2裏面電極AMK2と誤認識する可能性は低くなる。従って、電子部品ELPを配線基板ISUBの裏面SFC2に搭載するときに、電子部品ELPの位置がずれることをさらに抑制できる。
(変形例3)
本変形例に係る半導体装置SDは、リッドLIDの代わりに封止樹脂MDRを有している。そして、第1半導体チップSC1は、ボンディングワイヤWIRを用いて配線基板ISUBに搭載されている。
図27〜30は、本変形例に係る半導体装置SDの製造方法を示す図である。まず、図27の平面図に示すように、配線基板ISUBを準備する。本図に示す状態において、複数(例えば1×n個)の配線基板ISUBは互いに繋がった状態になっている。
次いで、図28(A)の平面図及び図28(B)の断面図に示すように、複数の配線基板ISUBそれぞれの主面SFC1の上に、第1半導体チップSC1及び電子部品ELPを搭載する。第1半導体チップSC1は、裏面SFC4が配線基板ISUBの主面SFC1に対向する向きに搭載されている。次いで、第1半導体チップSC1の電極パッドELを、ボンディングワイヤWIRを用いて配線基板ISUBに接続する。
次いで、図29(A)の断面図に示すように、配線基板ISUBの主面SFC1上に金型MMDを配置する。金型MMDは、配線基板ISUBのそれぞれに対向する領域にキャビティを有している。そして、複数のキャビティのそれぞれの中に、封止樹脂MDRを流し込む。その後、図29(B)に示すように、金型MMDを取り外す。このようにして、複数の第1半導体チップSC1は、封止樹脂MDRによって個別に封止される。なお、主面SFC1上の電子部品ELPも、封止樹脂MDRによって封止される。ここで、両端部に位置する配線基板ISUBの縁の少なくとも一部は、封止樹脂MDRによって覆われておらず、非被覆領域LDOとなっている。
その後、図30(A)に示すように、配線基板ISUBの裏面SFC2を上側に向け、裏面SFC2に、電子部品ELP及び外部接続端子SBを搭載する。このとき、実施形態と同様に、保持治具HLDが用いられる。保持治具HLDの支持部PRJは、両端部に位置する配線基板ISUBの縁のうち封止樹脂MDRによって覆われていない領域(非被覆領域LDO)に当接する。このため、封止樹脂MDRの上面が傾いていても、実施形態と同様に、保持治具HLDに対して配線基板ISUBの裏面SFC2が傾くことを抑制できる。
その後、図30(B)に示すように、配線基板ISUBを分割し、半導体装置SDを個片化する。
図31は、本変形例に係る半導体装置SDの上面図である。封止樹脂MDRの上面の形状は、縁EDGを有していない点を除いて、変形例1に係るリッドLIDの上面の形状とほぼ同様である。そして、アライメントマークAMK1の一部は、封止樹脂MDRによって封止されている。
図32は、図31に示した半導体装置SDの裏面図である。本変形例においても、配線基板ISUBの裏面SFC2には、複数の外部接続端子SBが設けられている。そして、裏面SFC2のうち第1半導体チップSC1と重なる領域には、複数の電子部品ELPが搭載されている。これらの電子部品ELPは、第1半導体チップSC1に電気的に接続している。
なお、図33に示すように、配線基板ISUBの裏面SFC2に、変形例2に示した第2裏面電極AMK2を設けても良い。本図に示す例では、第2裏面電極AMK2は、ダイシング領域DSAに設けられている。
また、図34に示すように、半導体装置SDが個片化される前の状態において、n個×m個の配線基板ISUBが互いに繋がった状態であっても良い。この場合においても、図35に示すように、第2裏面電極AMK2が設けられていても良い。
また、図36に示すように、金型MMDは、一つのキャビティを有する形状であっても良い。この場合、同一のキャビティの中に複数の第1半導体チップSC1及び電子部品ELPが位置しており、これら複数の第1半導体チップSC1及び電子部品ELPが、封止樹脂MDRによって一括封止される。なお、この例においても、両端部に位置する配線基板ISUBの縁の少なくとも一部は、封止樹脂MDRによって封止されていない。従って、保持治具HLDの支持部PRJは、両端部に位置する配線基板ISUBの縁のうち封止樹脂MDRによって覆われていない領域(非被覆領域LDO)に当接する。このため、保持治具HLDに対して配線基板ISUBの裏面SFC2が傾くことを抑制できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
AMK1 アライメントマーク
AMK2 第2裏面電極(導体パターン)
BMP 端子
CNT 中央部
EDG 縁
EL 電極パッド
ELB 端子
ELP 電子部品
FNG 電極
HLD 保持治具
ISUB 配線基板
LDO 非被覆領域
LID リッド
LND 電極
MDR 封止樹脂
MINC 多層配線層
MMD 金型
OP 開口
PRJ 支持部
SB 外部接続端子
SC1 第1半導体チップ
SC2 第2半導体チップ
SD 半導体装置
SFC1 主面
SFC2 裏面
SFC3 主面
SFC4 裏面
SID1 第1辺
SID2 第2辺
SID3 第3辺
SID4 第4辺
SLP 傾斜部
SUB 基板
UFR1 アンダーフィル樹脂
UFR2 アンダーフィル樹脂
WIR ボンディングワイヤ

Claims (10)

  1. 第1主面と、前記第1主面の反対側の面である第1裏面とを有する第1半導体チップと、
    第2主面と、前記第2主面の反対側の面である第2裏面とを有し、前記第2主面に前記第1半導体チップが搭載されている矩形の配線基板と、
    前記配線基板の前記第2主面及び前記第1半導体チップを覆う被覆部材と、
    前記配線基板の前記第2裏面に搭載された電子部品と、
    を備え、
    前記配線基板の前記第2主面は、少なくとも互いに対向する2つの角に、前記被覆部材に覆われていない非被覆領域を有している半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記配線基板の4つの角に、前記非被覆領域を有している半導体装置。
  3. 請求項2に記載の半導体装置において、
    前記被覆部材の平面形状は、矩形であり、かつ4つの角のそれぞれを切り欠いた形状を有しており、
    前記被覆部材の4つの角は、前記配線基板の4つの角と重なっている半導体装置。
  4. 請求項1に記載の半導体装置において、
    前記非被覆領域のうち前記配線基板の対角線と重なる部分の幅は、1mm以上6mm以下である半導体装置。
  5. 請求項1に記載の半導体装置において、
    前記配線基板の前記第2裏面に設けられた複数の第1裏面電極と、
    前記複数の第1裏面電極のそれぞれに設けられた外部接続端子と、
    前記配線基板の前記第2面に設けられ、前記複数の第1裏面電極と形状及び大きさの少なくとも一方が異なる少なくとも一つの導体パターンと、
    を備える半導体装置。
  6. 請求項5に記載の半導体装置において、
    前記導体パターンには前記外部接続端子が形成されていない半導体装置。
  7. 請求項1に記載の半導体装置において、
    前記第1半導体チップは、前記第1主面に複数の第1電極を有しており、
    前記配線基板は、前記第2主面に、複数の第2電極を有しており、
    前記第1半導体チップは、前記第1主面が前記第2主面に対向する向きに、前記配線基板に搭載されており、
    前記複数の第1電極は、前記複数の第2電極に接続している半導体装置。
  8. 請求項1に記載の半導体装置において、
    前記被覆部材は、前記配線基板の第1辺、及び前記第1辺に対向する第2辺に沿って固定されており、かつ前記配線基板の残りの2辺である第3辺及び第4辺に固定されていない半導体装置。
  9. 請求項8に記載の半導体装置において、
    前記第1半導体チップの平面形状は長方形であり、
    前記第1半導体チップの長辺は、前記配線基板の前記第3辺に沿っている半導体装置。
  10. 請求項9に記載の半導体装置において、
    第5主面を有しており、平面形状が長方形である第2半導体チップを備え、
    前記第2半導体チップは、前記第5主面に、複数の第3電極を有しており、
    前記配線基板は、前記第2主面に、複数の第4電極を有しており、
    前記第2半導体チップは、前記第5主面が前記第2主面に対向する向きに、前記配線基板に搭載されており、
    前記複数の第3電極は、前記複数の第4電極に接続しており、
    前記第2半導体チップの長辺は、前記配線基板の前記第3辺に沿っている半導体装置。
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