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JP7055534B2 - 半導体装置の製造方法 - Google Patents

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JP7055534B2
JP7055534B2 JP2018168849A JP2018168849A JP7055534B2 JP 7055534 B2 JP7055534 B2 JP 7055534B2 JP 2018168849 A JP2018168849 A JP 2018168849A JP 2018168849 A JP2018168849 A JP 2018168849A JP 7055534 B2 JP7055534 B2 JP 7055534B2
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semiconductor layer
semiconductor
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layer
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尚生 一條
昇太郎 小野
浩明 山下
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Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Description

実施形態は、半導体装置の製造方法に関する。
半導体装置の製造過程では、実用時の偶発故障を回避するために初期スクリーニングを実施することが好ましい。例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極とバックゲートの間に、ゲート電圧の定格を超える高電圧を印加することにより、ゲート絶縁膜の初期不良を除去することができる。しかしながら、ゲート絶縁膜に高電圧を印加できる構造のままでは、スクリーニング後に定格を超える高電圧がゲート絶縁膜に印加され、ゲート絶縁膜がダメージを受けることを回避できない。
特開２０００－２９４７７９号公報
実施形態は、ゲート絶縁膜の信頼性を向上させる半導体装置の製造方法を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層を含む半導体部と、前記半導体部上に設けられた第１電極と、前記半導体部上に第１絶縁膜を介して設けられ、上方から見て前記第１電極に囲まれた位置に、前記第１電極から離間して設けられた第２電極と、前記半導体部上に設けられ、上方から見て前記第２電極に囲まれた位置に、前記第２電極から離間して設けられた第３電極と、前記半導体部と前記第１電極との間に設けられ、第２絶縁膜を介して前記半導体部から電気的に絶縁され、第３絶縁膜を介して前記第１電極から電気的に絶縁され、前記第２電極に電気的に接続された制御電極と、前記第２電極上および前記第３電極上にボンディングされ、前記第２電極および前記第３電極を電気的に接続する導体と、を備える。前記半導体部は、第２導電形の第２半導体層と、第１導電形の第３半導体層と、第２導電形の第４半導体層と、第１導電形の第５半導体層と、第１導電形の第６半導体層と、をさらに含む。前記第２半導体層は、前記第１半導体層と前記第１電極との間に選択的に設けられ、前記第３半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１電極に電気的に接続される。前記第４半導体層は、前記第１半導体層と前記第２電極との間、および、前記第１半導体層と前記第３電極との間に設けられた主部と、前記第１半導体層と前記第１電極との間に設けられた外縁部と、を有する。前記第５半導体層は、前記第４半導体層中に選択的に設けられ、前記第４半導体層の前記外縁部と前記第１電極との間に位置し、前記第１電極に電気的に接続された部分を有する。前記第６半導体層は、前記第４半導体層中の前記第５半導体部から離れた位置に設けられ、前記第４半導体層の前記主部と前記第３電極との間に位置し、前記第３電極に電気的に接続された部分を有する。前記制御電極は、前記第２絶縁膜を介して前記第２半導体層に向き合う位置に配置される。前記導体は、前記第１電極と前記第２電極とを介して、前記制御電極と前記第２半導体層との間に所定の電圧を印加した後、前記第２電極上および前記第３電極上にボンディングされる。
実施形態に係る半導体装置を示す模式図である。 実施形態に係る半導体装置を示す回路図である。 実施形態に係る半導体装置の実装形態を示す模式図である。 実施形態の変形例に係る半導体装置を示す模式図である。 実施形態の別の変形例に係る半導体装置を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１（ａ）および（ｂ）は、実施形態に係る半導体装置１を示す模式図である。図１（ａ）は、図１（ｂ）中に示すＡ－Ａ線に沿った断面を示す模式図である。図１（ｂ）は、半導体装置１の上面の一部を示す平面図である。半導体装置１は、例えば、ＭＯＳＦＥＴである。また、半導体装置１は、この例に限定されず、例えば、ＩＧＢＴ（Gate-insulated bipolar transistor）であっても良い。
図１（ａ）に示すように、半導体装置１は、半導体部１０と、ドレイン電極２０と、ソース電極３０と、ゲート電極４０と、を備える。半導体部１０は、トランジスタ領域ＴＲＲと、保護素子領域ＰＥＲと、を含む。ここで、トランジスタ領域ＴＲＲは、例えば、ＭＯＳＦＥＴとして動作する領域であり、ゲート電極４０は、トランジスタ領域ＴＲＲの上に配置される。保護素子領域ＰＥＲは、例えば、ＭＯＳＦＥＴに過電圧が印加されることを防ぐ保護素子を含む。
ドレイン電極２０は、半導体部１０の裏面上に設けられる。ソース電極３０は、トランジスタ領域ＴＲＲの上に設けられる。ゲート電極４０は、例えば、トランジスタ領域ＴＲＲとソース電極３０との間に配置される。
半導体部１０は、例えば、ｎ形ドリフト層１１と、ｎ形ドレイン層１３と、ｐ形拡散層１５と、ｎ形ソース層１７と、ｐ形コンタクト層１９と、を含む。
ｎ形ドレイン層１３は、ｎ形ドリフト層１１とドレイン電極２０との間に設けられる。ｎ形ドレイン層１３は、ドレイン電極２０に接し、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
ｐ形拡散層１５は、ｎ形ドリフト層１１とソース電極３０との間に設けられ、例えば、ｎ形ドリフト層１１に接する。ｎ形ドリフト層１１とｐ形拡散層１５との間には、ｐｎ接合が形成される。ｎ形ソース層１７は、ｐ形拡散層１５とソース電極３０との間に選択的に設けられ、ｐ形拡散層１５に接する。ｎ形ソース層１７は、ソース電極３０に電気的に接続される。ｎ形ソース層１７は、ｎ形ドリフト層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ｐ形コンタクト層１９は、ｐ形拡散層１５とソース電極３０との間に選択的に設けられ、ｐ形拡散層１５およびソース電極３０に電気的に接続される。
ｎ形ソース層１７およびｐ形拡散層１５は、半導体部１０の表面に沿った方向に並べて配置される。ｐ形コンタクト層１９は、ｐ形拡散層１５のｐ形不純物よりも高濃度のｐ形不純物を含む。
ゲート電極４０は、ゲート絶縁膜４５を介して、ｎ形ドリフト層１１の一部、ｐ形拡散層１５の一部およびｎ形ソース層１７の一部に向き合うように配置される。また、ゲート電極４０は、絶縁膜４７によりソース電極３０から電気的に絶縁される。ゲート電極４０は、例えば、Ｘ方向において相互に離間するように配置され、ソース電極３０は、隣り合うゲート電極４０間に露出したｎ形ソース層１７およびｐ形コンタクト層１９に電気的に接続される。
半導体装置１は、ゲートパッド５０と、コンタクトパッド６０と、をさらに備える。ゲートパッド５０は、絶縁膜５５を介して保護素子領域ＰＥＲの上に設けられる。ゲートパッド５０は、図示しない部分でゲート電極４０に電気的に接続され、絶縁膜５５により半導体部１０から電気的に絶縁される。
半導体部１０は、ｐ形半導体層２１と、ｎ形半導体層２３と、ｎ形半導体層２５と、をさらに含む。ｐ形半導体層２１は、例えば、ｐ形拡散層１５と同時に形成され、ｐ形拡散層１５のｐ形不純物と同じ濃度レベルのｐ形不純物を含む。ｎ形半導体層２３およびｎ形半導体層２５は、例えば、ｎ形ソース層１７と同時に形成され、ｎ形ソース層１７のｎ形不純物と同じ濃度レベルのｎ形不純物を含む。
ｐ形半導体層２１は、ｎ形ドリフト層１１とゲートパッド５０との間、および、ｎ形ドリフト層１１とコンタクトパッド６０との間に設けられる。また、ｐ形半導体層２１は、ｎ形ドリフト層１１とソース電極３０との間に位置する部分を含む。
ｎ形半導体層２３は、ｐ形半導体層２１中に選択的に設けられ、ソース電極３０に電気的に接続される。ｐ形半導体層２１は、ｎ形ドリフト層１１とソース電極３０との間に位置する部分を含み、ｎ形半導体層２３は、ｐ形半導体層２１とソース電極３０との間に設けられる。ｎ形半導体層２３は、絶縁膜５５に設けられたコンタクトホール５７の底面に露出されるように設けられ、コンタクトホール５７内に延在するソース電極３０の一部に電気的に接続される。
ｎ形半導体層２５は、ｐ形半導体層２１中に選択的に設けられる。ｎ形半導体層２５は、ｐ形半導体層２１とコンタクトパッド６０との間に位置し、半導体部１０の表面に露出される。ｎ形半導体層２５は、絶縁膜５５に設けられたコンタクトホール５９の底面に露出され、コンタクトパッド６０は、コンタクトホール５９中に延在する部分を介して、ｎ形半導体層２５に電気的に接続される。
図１（ｂ）に示すように、ゲートパッド５０は、例えば、上方から見てソース電極３０に囲まれる位置に設けられる。ゲートパッド５０は、ソース電極３０の外側へ延びる配線部５０ｆを有する。配線部５０ｆは、図示しない部分においてゲート電極４０に電気的に接続される。ゲートパッド５０は、ソース電極３０から離間して設けられ、ソース電極３０から電気的に絶縁される。
コンタクトパッド６０は、ゲートパッド５０の内側に、ゲートパッド５０から離間するように設けられる。コンタクトパッド６０は、ゲートパッド５０との間にスペースを有し、ゲートパッド５０から電気的に絶縁される。
例えば、ｎ形半導体層２３は、上方から見た時、ゲートパッド５０を囲むように配置される。また、ｎ形半導体層２５は、上方から見た時、ゲートパッド５０の中央に位置するように設けられる。また、コンタクトパッド６０は、例えば、上方から見て、ｎ形半導体層２５の中央に位置するように設けられる。
図２は、実施形態に係る半導体装置１を示す回路図である。図２に示すように、半導体装置１は、ＭＯＳＦＥＴのドレインに接続されたドレイン電極２０と、ソースに接続されたソース電極３０と、ゲート電極４０に接続されたゲートパッド５０と、を備える。
ソース電極３０は、ＭＯＳＦＥＴのバックゲートにも接続される。すなわち、ｐ形コンタクト層１９を介してｐ形拡散層１５に接続される（図１（ａ）参照）。これにより、ソース電極３０とゲートパッド５０との間に電圧を印加し、ゲート絶縁膜４５に電圧ストレスを与えることができる。すなわち、半導体装置１では、ソース電極３０およびゲートパッド５０を介して、ゲート絶縁膜４５にスクリーニング電圧を印加することができる。
さらに、ソース電極３０は、保護素子ＰＥを介してコンタクトパッド６０に接続される。保護素子ＰＥは、例えば、ｐ形半導体層２１、ｎ形半導体層２３およびｎ形半導体層２５を含む定電圧素子（例えば、ツェナーダイオード）である。
半導体装置１の製造過程では、ソース電極３０とゲートパッド５０との間に所定の電圧を印加するスクリーニングを実施し、ゲート絶縁膜４５の不良を含む素子を除去する。その後、ゲートパッド５０とコンタクトパッド６０とを電気的に接続する。これにより、保護素子ＰＥのブレイクダウン電圧よりも高い電圧がゲート絶縁膜４５に印加されることを回避できる。その結果、ゲート絶縁膜４５のダメージを回避し、その信頼性を向上させることができる。保護素子ＰＥのブレークダウン電圧は、例えば、ｎ形半導体層２３とｎ形半導体層２５との間隔Ｌにより制御することができる（図１（ａ）参照）。
図３（ａ）および（ｂ）は、実施形態に係る半導体装置１の実装形態を示す模式図である。図３（ａ）は、半導体装置１の上面の一部を示す模式図である。図３（ｂ）は、半導体装置１の断面を示す模式図である。
図３（ａ）および（ｂ）に示すように、ソース電極３０およびゲートパッド５０の上に、例えば、ボンディングワイヤ（以下、金属ワイヤ７３および７５）がそれぞれボンディングされる。金属ワイヤ７３は、例えば、ソース電極３０と実装基板のグランド端子（図示しない）とを電気的に接続する。金属ワイヤ７５は、例えば、ゲートパッド５０と実装基板のゲート端子（図示しない）とを電気的に接続する。また、金属ワイヤ７５は、ゲートパッド５０を実装基板上に設けられたゲート回路（図示しない）に接続しても良い。
コンタクトパッド６０は、例えば、ゲートパッド５０に電気的に接続された金属ワイヤ７５の端部の下に位置する。コンタクトパッド６０のＸ方向およびＹ方向のサイズは、例えば、金属ワイヤ７５の端部のサイズよりも小さい。したがって、金属ワイヤ７５は、ゲートパッド５０を外部の端子もしくは回路に電気的に接続すると共に、コンタクトパッド６０に電気的に接続されるようにボンディングされる。すなわち、本実施形態では、金属ワイヤ７５をゲートパッド５０の上にボンディングするだけで、ゲートパッド５０とコンタクトパッド６０とを電気的に接続することができる。これにより、半導体装置１の実装工程を簡略化し、製造効率を向上させることができる。なお、実施形態は、金属ワイヤに限定される訳ではなく、例えば、コネクタを用いてゲートパッドと外部リードを接続する形態であっても良い。
図４は、実施形態の変形例に係る半導体装置２を示す模式図である。図４は、半導体装置２の上面の一部を示す平面図である。
図４に示すように、半導体装置２は、複数のコンタクトパッド６０を有する。コンタクトパッド６０は、それぞれゲートパッド５０に囲まれる位置に配置される。また、コンタクトパッド６０は、ゲートパッド５０から離間して設けられ、ゲートパッド５０から電気的に絶縁される。複数のコンタクトパッド６０は、ｎ形半導体層２５に電気的に接続される（図１（ａ）参照）。この例では、例えば、金属ワイヤ７５（図３（ａ）参照）のボンディング位置がずれたとしても、複数のコンタクトパッド６０のいずれかとゲートパッド５０が電気的に接続される。
図５（ａ）および（ｂ）は、実施形態の別の変形例に係る半導体装置３を示す模式図である。図５（ａ）は、半導体装置３の断面を示す模式図である。図５（ｂ）は、半導体装置３の上面の一部を示す平面図である。
図５（ａ）に示すように、半導体装置３の保護素子領域ＰＥＲでは、ｎ形半導体層２３とｎ形半導体層２５との間に、ｐ形半導体層２７とｎ形半導体層２９とが交互に配置される。ｐ形半導体層２７およびｎ形半導体層２９は、ｐ形半導体層２１中に選択的に設けられる。ｐ形半導体層２７は、例えば、ｐ形半導体層２１のｐ形不純物よりも高濃度のｐ形不純物を含む。
図５（ｂ）に示すように、ｎ形半導体層２３は、Ｚ方向に見て、ゲートパッド５０を囲むように配置される。また、ｎ形半導体層２５は、ゲートパッド５０の中央に配置される。ｐ形半導体層２７およびｎ形半導体層２９は、それぞれｎ形半導体層２５を囲むように設けられる。
この例では、保護素子ＰＥ（図２参照）は、ｎ形半導体層２３、２５、２９およびｐ形半導体層２７を含む。保護素子ＰＥのブレイクダウン電圧は、ｎ形半導体層２３とｎ形半導体層２５との間に配置されるｐ形半導体層２７およびｎ形半導体層２９の数により制御できる。
実施形態に係る保護素子ＰＥは、上記の例に限定される訳ではなく、ソース電極３０およびコンタクトパッド６０に電気的に接続され、トランジスタ領域ＴＲＲの動作に影響を与えない構成であれば良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３…半導体装置、 １０…半導体部、 １１…ｎ形ドリフト層、 １３…ｎ形ドレイン層、 １５…ｐ形拡散層、 １７…ｎ形ソース層、 １９…ｐ形コンタクト層、 ２０…ドレイン電極、 ２１、２７…ｐ形半導体層、 ２３、２５、２９…ｎ形半導体層、 ３０…ソース電極、 ４０…ゲート電極、 ４５…ゲート絶縁膜、 ４７…絶縁膜、 ５０…ゲートパッド、 ５０ｆ…配線部、 ５５…絶縁膜、 ５７、５９…コンタクトホール、 ６０…コンタクトパッド、 ７３、７５…金属ワイヤ、 ＰＥ…保護素子、 ＰＥＲ…保護素子領域、 ＴＲＲ…トランジスタ領域

Claims (6)

  1. 第１導電形の第１半導体層を含む半導体部と、
    前記半導体部上に設けられた第１電極と、
    前記半導体部上に第１絶縁膜を介して設けられ、上方から見て前記第１電極に囲まれた位置に、前記第１電極から離間して設けられた第２電極と、
    前記半導体部上に設けられ、上方から見て前記第２電極に囲まれた位置に、前記第２電極から離間して設けられた第３電極と、
    前記半導体部と前記第１電極との間に設けられ、第２絶縁膜を介して前記半導体部から電気的に絶縁され、第３絶縁膜を介して前記第１電極から電気的に絶縁され、前記第２電極に電気的に接続された制御電極と、
    前記第２電極上および前記第３電極上にボンディングされ、前記第２電極および前記第３電極を電気的に接続する導体と、
    を備え、
    前記半導体部は、第２導電形の第２半導体層と、第１導電形の第３半導体層と、第２導電形の第４半導体層と、第１導電形の第５半導体層と、第１導電形の第６半導体層と、をさらに含み、
    前記第２半導体層は、前記第１半導体層と前記第１電極との間に選択的に設けられ、
    前記第３半導体層は、前記第２半導体層と前記第１電極との間に選択的に設けられ、前記第１電極に電気的に接続され、
    前記第４半導体層は、前記第１半導体層と前記第２電極との間、および、前記第１半導体層と前記第３電極との間に設けられた主部と、前記第１半導体層と前記第１電極との間に設けられた外縁部と、を有し、
    前記第５半導体層は、前記第４半導体層中に選択的に設けられ、前記第４半導体層の前記外縁部と前記第１電極との間に位置し、前記第１電極に電気的に接続された部分を有し、
    前記第６半導体層は、前記第４半導体層中の前記第５半導体層から離れた位置に設けられ、前記第４半導体層の前記主部と前記第３電極との間に位置し、前記第３電極に電気的に接続された部分を有し、
    前記制御電極は、前記第２絶縁膜を介して前記第２半導体層に向き合う位置に配置された半導体装置の製造方法であって、
    前記導体は、前記第１電極と前記第２電極とを介して、前記制御電極と前記第２半導体層との間に所定の電圧を印加した後、前記第２電極上および前記第３電極上にボンディングされる、製造方法。
  2. 前記第３電極は、前記第１絶縁膜中に延在し、前記第６半導体層に電気的に接続された部分を有する請求項１記載の半導体装置の製造方法。
  3. 前記第３電極は、上方から見て前記第２電極の中央に位置する請求項１または２に記載の半導体装置の製造方法。
  4. 前記第３電極を含む複数の第３電極をさらに備えた請求項１～３のいずれか１つに記載の半導体装置の製造方法。
  5. 前記導体は、ボンディングワイヤもしくはコネクタである請求項１～４のいずれか１つに記載の半導体装置の製造方法。
  6. 前記導体は、前記第２電極上および前記第３電極上に同時にボンディングされる請求項１～５のいずれか１つに記載の半導体装置の製造方法。
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