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JP4858290B2 - 負荷駆動装置 - Google Patents

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Description

本発明は、負荷駆動装置に関するものである。特に、本発明の負荷駆動装置は、車載用のインバータに適用して好適なものである。
従来、負荷駆動装置として特許文献１に示すものがあった。特許文献１に示す負荷駆動装置は、インバータ、信号生成回路、制御回路などを備える。信号生成回路は、制御回路からの信号を受けてインバータの出力パワーデバイスをオン／オフするＰＷＭ信号を生成して出力する。インバータは、例えばＩＧＢＴなどからなる出力パワーデバイス、信号生成回路からのＰＷＭ信号を受けて出力パワーデバイスのスイッチング動作を行う駆動用ＩＣ、出力パワーデバイスのエミッタ側からコレクタ側へ電流を流す逆並列ダイオードなどを備える。そして、出力パワーデバイスと逆並列ダイオードとは、２つの電極基板に挟み込むように設けられる。
特開２００５−１７５１３０号公報
ところが、特許文献１における負荷駆動装置は、出力パワーデバイスと逆並列ダイオードとを同一の電極基板に実装しているものの、駆動用ＩＣに関しては、出力パワーデバイスと同一の電極基板に実装しているとの記載はない。
従って、出力パワーデバイスと駆動用ＩＣとを電気的に接続する距離（配線距離）が長くなり、出力パワーデバイスの制御速度が低下する可能性がある。さらに、出力パワーデバイスと駆動用ＩＣとを別体で設けるため実装面積も大きくなるという問題があった。
本発明は、上記問題点に鑑みなされたものであり、小型化と共に、制御速度を向上させることができる負荷駆動装置を提供することを目的とする。
上記目的を達成するために請求項１に記載の負荷駆動装置は、負荷を駆動する少なくとも一つの出力パワーデバイスと、出力パワーデバイスと配線で接続されており、出力パワーデバイスを駆動する駆動用ＩＣとを備える負荷駆動装置であって、出力パワーデバイス及び駆動用ＩＣは、同一の電極基板に実装され、
駆動用ＩＣは、接合材を介して電極基板と接合される支持層と、支持層上に層間絶縁膜を介して形成されるシリコンからなるデバイス形成領域を含むデバイス層とを備えたＳＯＩ構造をなすものであり、支持層におけるデバイス形成領域に対応する部位は、電極基板の熱膨張係数と略同等の熱膨張係数を有する材料からなることを特徴とするものである。
このように、出力パワーデバイスと駆動用ＩＣとを同一の電極基板に実装することによって、出力パワーデバイスと駆動用ＩＣとを接続している配線が短くなり、出力パワーデバイスを高速で制御することができる。また、出力パワーデバイスと駆動用ＩＣとを同一の電極基板に実装することによって実装面積を小さくすることができる。また、ＳＯＩ構造をなす駆動用ＩＣを電極基板に実装すると、駆動用ＩＣのシリコンと電極基板の材料との熱膨張係数が異なることによって、駆動用ＩＣと電極基板とを接合する接合材にクラックが生じたり、駆動用ＩＣに応力が生じたりする可能性があった。しかしながら、請求項１に示すように、支持層におけるデバイス形成領域に対応する部位を電極基板の熱膨張係数と略同等の熱膨張係数を有する材料とすることによって、接合材のクラックや駆動用ＩＣに対する応力を低減することができる。
また、請求項２に記載の負荷駆動装置では、電極基板には、出力パワーデバイスに接続される整流素子も実装されることを特徴とするものである。
このように、出力パワーデバイスに接続される整流素子に関しても、出力パワーデバイスと駆動用ＩＣと同一の電極基板に実装することによって、より一層実装面積を小さくすることができる。
また、請求項３に記載の負荷駆動装置では、駆動用ＩＣは、出力パワーデバイスの異常を検出する検出手段と、検出手段による検出結果に基づいて出力パワーデバイスを保護する保護手段とを備えることを特徴とするものである。
このように、駆動用ＩＣに検出手段と保護手段を備えることによって、出力パワーデバイスを保護することができる。さらに、出力パワーデバイスと駆動用ＩＣとを同一の電極基板に実装しているので、駆動用ＩＣにおける検出手段及び保護手段の制御速度も速くなり、保護機能を向上させることができる。
また、請求項４に示すように、電極基板が放熱性を有することによって、出力パワーデバイスが発生する熱を放熱することができ、出力パワーデバイスが発生する熱が駆動用ＩＣに悪影響を及ぼすことも抑制することができる。
また、請求項５に示すように、出力パワーデバイス及び駆動用ＩＣにおける電極基板との実装面とは反対面側に、放熱性を有する放熱板を備えることによって、より一層放熱性を向上させることができる。
また、請求項６に示すように、駆動用ＩＣは、放熱板と対向する側に放熱板の熱膨張係数と略同等の熱膨張係数を有する材料からなる配線を備えることによって、放熱板との熱膨張係数の違いによって応力が生じることを抑制することができる。
また、請求項７に示すように、駆動用ＩＣは、出力パワーデバイスを介して電極基板に実装されることによって、電極基板との熱膨張係数の違いによる影響を低減させることができる。
また、請求項８に示すように、放熱板は、駆動用ＩＣに対応する位置に開口を備えることによって、駆動用ＩＣにおける放熱板との熱膨張係数の違いによる影響を低減させることができる。
上記目的を達成するために請求項９に記載の負荷駆動装置は、
負荷を駆動する少なくとも一つの出力パワーデバイスと、
出力パワーデバイスと配線で接続されており、出力パワーデバイスを駆動する駆動用ＩＣと、を備える負荷駆動装置であって、
出力パワーデバイス及び駆動用ＩＣは、同一の電極基板に実装され、
出力パワーデバイス及び駆動用ＩＣにおける電極基板との実装面とは反対面側に、放熱性を有する放熱板を備え、
放熱板は、駆動用ＩＣに対応する位置に開口を備えることを特徴とするものである。
また、放熱板は、請求項１０に示すように、少なくともパワーデバイスと電気的に接続され、パワーデバイスの第２の電極基板を兼ねるようにしてもよい。
また、上記目的を達成するために請求項１１に記載の負荷駆動装置は、負荷を駆動する少なくとも一つの出力パワーデバイスと、出力パワーデバイスと配線で接続されており、出力パワーデバイスを駆動する駆動用ＩＣとを備える負荷駆動装置であって、出力パワーデバイスはパワーデバイス用電極基板に実装され、駆動用ＩＣはパワーデバイス用電極基板とは別体のＩＣ用電極基板に実装され、出力パワーデバイス及び駆動用ＩＣは、それぞれパワーデバイス用電極基板及びＩＣ用電極基板に実装された状態で樹脂にて一体的に封止されてパッケージ化され、
駆動用ＩＣは、接合材を介してＩＣ用電極基板と接合される支持層と、支持層上に層間絶縁膜を介して形成されるシリコンからなるデバイス形成領域を含むデバイス層とを備えたＳＯＩ構造をなすものであり、支持層におけるデバイス形成領域に対応する部位は、ＩＣ用電極基板の熱膨張係数と略同等の熱膨張係数を有する材料からなることを特徴とするものである。
このように、出力パワーデバイスと駆動用ＩＣとを別体の電極基板（パワーデバイス用電極基板、ＩＣ用電極基板）に実装した状態で一つにパッケージ化することによっても、出力パワーデバイスと駆動用ＩＣとを接続している配線が短くなり、出力パワーデバイスを高速で制御することができる。また、このようにすることによって、駆動用ＩＣが実装されるＩＣ用電極基板の電位と出力パワーデバイスが実装されるパワーデバイス用電極基板の電位とを異ならせることができるので好ましい。また、ＳＯＩ構造をなす駆動用ＩＣを電極基板に実装すると、駆動用ＩＣのシリコンと電極基板の材料との熱膨張係数が異なることによって、駆動用ＩＣと電極基板とを接合する接合材にクラックが生じたり、駆動用ＩＣに応力が生じたりする可能性があった。しかしながら、請求項１１に示すように、支持層におけるデバイス形成領域に対応する部位を電極基板の熱膨張係数と略同等の熱膨張係数を有する材料とすることによって、接合材のクラックや駆動用ＩＣに対する応力を低減することができる。
また、請求項１２に記載の負荷駆動装置における作用、効果に関しては、請求項２に記載の負荷駆動装置における作用、効果と同様であるため説明を省略する。
また、請求項１３に示すように、整流素子は、駆動用ＩＣ上に搭載するようにしてもよい。このようにすることによって、パッケージを小型化することができる。
また、請求項１４乃至請求項１６に記載の負荷駆動装置における作用、効果に関しては、請求項３乃至請求項５に記載の負荷駆動装置における作用、効果と同様であるため説明を省略する。
また、請求項１７に記載の負荷駆動装置における作用、効果に関しては、請求項１０に記載の負荷駆動装置における作用、効果と同様であるため説明を省略する。
また、請求項１８に示すように、パワーデバイス用電極基板は少なくとも一部が樹脂から外部に露出するように配置し、ＩＣ用電極基板は樹脂の内部に配置し、パワーデバイス用電極基板における樹脂から外部に露出した部分に接触するように導電性の放熱部材を設けるようにしてもよい。
このようにすることによって、駆動用ＩＣが実装されるＩＣ用電極基板の電位と出力パワーデバイスが実装されるパワーデバイス用電極基板の電位とを独立して制御できると共に、放熱性を向上させることができる。
以下、本発明の実施の形態を図に基づいて説明する。
（第１の実施の形態）
まず、第１の実施の形態について説明する。第１の実施の形態においては、負荷駆動装置をＥＨＶ用インバータシステムに適用した場合を例として説明する。
図１は、本発明の第１の実施の形態におけるインバータシステムの概略構成を示す回路図である。図２は、本発明の第１の実施の形態における半導体モジュールの概略構成を示す図面であり、（ａ）は透視図であり、（ｂ）は（ａ）のＡＡ断面図であり、（ｃ）は（ａ）のＢＢ断面図である。図３は、本発明の第１の実施の形態におけるパワーデバイス（ＩＧＢＴ）の概略構成を示す断面図である。図４は、本発明の第１の実施の形態におけるＨＶＩＣの概略構成を示す図面であり、（ａ）は平面図であり、（ｂ）は透視図であり、（ｃ）は（ｂ）のＣＣ断面図である。図５は、本発明の第１の実施の形態の変形例における半導体モジュールの概略構成を示す透視図である。図６は、本発明の第１の実施の形態の変形例におけるＨＶＩＣの概略構成を示す透視図である。
図１に示すように、本実施の形態におけるインバータシステムは、半導体モジュール１０、フォトカプラ４０、制御回路５０、コンデンサ６０、主バッテリー７０、モータ８０などを備える。また、半導体モジュール１０は、パワーデバイス部２０、駆動ＩＣ部３０などを備えるインバータである。
主バッテリー７０は、直流電源であり、例えば、ニッケル水素またはリチウムイオン等の二次電池からなり、直流電圧をインバータ（半導体モジュール１０など）へ供給する。コンデンサ６０は、平滑コンデンサであり、電源ラインと接地ラインとの間に接続され、電圧変動に起因するインバータ（半導体モジュール１０など）に対する影響を低減する。モータ８０は、例えば、３相交流モータなどであって、インバータから交流電力を受けて回転駆動力を発生する。
制御回路５０は、モータ８０のトルク指令値、モータ８０の各相の電流値、およびインバータの入力電圧を入力してモータ８０の各相コイルの電圧を演算し、その演算結果をフォトカプラ４０を介して出力する。なお、モータ８０の各相の電流値は、図示しない電流センサーにより検出され、インバータの入力電圧は、図示しない電圧センサーにより検出される。また、制御回路５０は、上述したトルク指令値およびモータ回転数を入力してインバータの入力電圧の最適値（目標値）を演算する。そして、制御回路５０は、この入力電圧の目標値、インバータの入力電圧、および主バッテリー７０の電圧に基づいて、インバータの入力電圧をその目標値にするためのＩＧＢＴ２０ａ（出力パワーデバイス）のデューティ比を演算し、その演算結果（ＰＷＭ信号）をフォトカプラ４０を介して出力する。
なお、通常、インバータシステムの主バッテリーは、直流１００〜４００Ｖと高電圧である。特に、電気自動車やハイブリッド車等の自動車用モータ制御においては、主バッテリーが、直流６５０Ｖもの高電圧となる。この主バッテリー７０の高電位側に接続されるＩＧＢＴ２０ａを駆動するためには、ＩＧＢＴ２０ａのゲート電極の電位はこれよりさらに高電位となる。従って、制御回路５０と半導体モジュール１０との間の信号の伝達は、フォトカプラ４０などを介して行われる。
半導体モジュール１０は、パワーデバイス部２０、駆動ＩＣ部３０などを備える。パワーデバイス部２０は、出力パワーデバイスであるＩＧＢＴ２０ａ、整流素子としてのダイオード２０ｂ（例えば、フリーホイールダイオードなど）などを備える。また、２つのＩＧＢＴ２０ａと、この２つのＩＧＢＴ２０ａに対応するＨＶＩＣ３０ａ（駆動用ＩＣ、後ほど説明する）を一組として、それぞれＵ相アーム、Ｖ相アーム、Ｗ相アームを構成する。そして、Ｕ相アーム、Ｖ相アーム、Ｗ相アームは、電源ラインと接地ラインとの間に並列に接続される。また、各ＩＧＢＴ２０ａのコレクタ−エミッタ間には、エミッタ側からコレクタ側へ電流を流すダイオード２０ｂがそれぞれ接続されている。そして、各アームにおける各ＩＧＢＴ２０ａの接続点は、モータ８０の各相コイルの各相端に接続されている。
駆動ＩＣ部３０は、ＨＶＩＣ３０ａなどによって構成されるものであり、高電位の浮遊電位を基準とする浮遊基準ゲート駆動回路３１、低電位のＧＮＤ電位を基準とするＧＮＤ基準ゲート駆動回路３２などを備える。浮遊基準ゲート駆動回路３１は、制御回路５０から出力される信号に基づいて、主バッテリー７０の高電位側に接続するＩＧＢＴ２０ａを駆動する。そして、ＧＮＤ基準ゲート駆動回路３２は、制御回路５０から出力される信号に基づいて、主バッテリー７０の低電位側に接続するＩＧＢＴ２０ａを駆動する。
また、駆動ＩＣ部３０は、後ほど説明するパワーデバイス２１ａ，２１ｂに実装されたセンサーＳ（感温センサー、過電流センサー、過電圧センサー、短絡センサーなど）からの信号によって異常を検出し（検出手段）、その検出結果に基づいてＩＧＢＴ２０ａを保護する（保護手段）。
ここで、半導体モジュール１０の構造について説明する。図２は、半導体モジュール１０のうち図１に示されたインバータの各アームの一つ（例えば、Ｕ相アーム）の構造を示す図面である。なお、図１に示された各アームの構造は、図２に示すアームの構造と同じであるので、説明は繰り返さない。
半導体モジュール１０は、図２（ａ）に示すように、パワーデバイス２１ａ，２１ｂ、ＨＶＩＣ３０ａ、電極基板２２，２７（第２の電極基板）などを備える。パワーデバイス２１ａ，２１ｂは、それぞれＩＧＢＴ２０ａ、センサーＳ（感温センサー、過電流センサー、過電圧センサー、短絡センサーなど）などが実装されてパッケージされたものである。
本実施の形態に係るＩＧＢＴ２０ａは、図３に示すように、トレンチゲート構造のＦＳ（フィールドストップ）型ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。半導体基板２０１は、ドリフト層となるＮ導電型（Ｎ−）のＦＺウエハであり、例えば濃度が１×１０１４ｃｍ−３程度である。この半導体基板２０１の第１主面側表層には、ＩＧＢＴの形成領域において、第１半導体領域であるＰ導電型（Ｐ）のベース領域２０２が選択的に形成されている。
ベース領域２０２には、半導体基板２０１の第１主面よりベース領域２０２を貫通し、底面が半導体基板２０１に達するトレンチ２０３が選択的に形成されている。本実施の形態においては、直径略１μｍ、深さ略５μｍのトレンチ２０３が形成されている。そして、トレンチ底面及び側面上に形成されたゲート絶縁膜２０４（例えば酸化膜）を介して、トレンチ２０３内に例えば濃度が１×１０２０ｃｍ−３程度のポリシリコンが充填され、ゲート電極２０５が構成されている。
また、ベース領域２０２には、トレンチ２０３（ゲート電極２０４）の側面部位に隣接して、第１主面側表層に第２の半導体領域であるＮ導電型（Ｎ＋）のエミッタ領域２０６が選択的に形成されている。本実施形態において、エミッタ領域２０６は、厚さ０．５μｍ程度、濃度が１×１０１９ｃｍ−３程度である。エミッタ領域２０６に挟まれた位置にＰ導電型（Ｐ＋）のコンタクト領域２０７が形成されている。そして、コンタクト領域２０７は、層間絶縁膜２０８を介して形成される、例えば、アルミや銅系材料を用いて構成されたエミッタ電極２０９と電気的に接続されている。
一方、半導体基板２０１の第２主面には、Ｎ導電型（Ｎ）のフィールドストップ層２１１、Ｐ導電型（Ｐ＋）のコレクタ層２１２、Ｔｉ／ＴｉＮ／Ｔｉの接合層２１３、コレクタ電極２１４が形成されている。
なお、エミッタ電極２０９、コレクタ電極２１４は、ＩＧＢＴ２０ａと電極基板２２，２７との熱膨張係数の差によって生じる熱応力を低減させるために、電極基板２２，２７の材料の熱膨張係数と略同等の熱膨張係数を有する材料を用いると好ましい。すなわち、電極基板２２，２７の材料として銅を用いた場合、エミッタ電極２０９、コレクタ電極２１４も銅系材料を用いると好ましい。
そして、このＩＧＢＴ２０ａは、パワーデバイス２１ａ，２１ｂの異常を検出するものであるセンサーＳ（感温センサー、過電流センサー、過電圧センサー、短絡センサーなど）と共に、基板に実装されてパッケージされる。
また、このパワーデバイス２１ａ，２１ｂは、図２（ｂ）（ｃ）に示すように、半田などの導電性の接合材２３によって電極基板２２上に実装され、電極基板２２と電気的に接続（実装）される。また、パワーデバイス２１ａ，２１ｂは、電極基板２２との実装面とは反対面に半田などの導電性の接合材２４によってスペーサー２５が電気的に接続される。さらに、スペーサー２５は、半田などの導電性の接合材２６によって電極基板２７（第２の電極）に電気的に接続される。したがって、パワーデバイス２１ａ，２１ｂは、電極基板２２，２７ともに電気的に接続される。
なお、電極基板２２，２７は、図２（ｂ）（ｃ）に示すように、銅などの金属からなり、パワーデバイス２１ａ，２１ｂやＨＶＩＣ３０ａが実装される放熱部２２ａ，２７ａ、モールド樹脂２９から突出する端子部２２ｂ，２７ｂを備え、パワーデバイス２１ａ，２１ｂやＨＶＩＣ３０ａの電極基板として用いられる他、パワーデバイス２１ａ，２１ｂの放熱基板としても用いられるものである。この電極基板２２，２７は、実装されるチップ（パワーデバイス２１ａ，２１ｂやＨＶＩＣ３０ａなど）によっては、少なくとも一方の電極基板（放熱板）があればよいものである。また、チップ（パワーデバイス２１ａ，２１ｂやＨＶＩＣ３０ａなど）を一方の電極基板（例えば、電極基板２２）に実装し、チップの電極基板との実装面とは反対面側にチップとは電気的に接続されない放熱板を設けるようにしてもよい。
ＨＶＩＣ３０ａは、図２（ｂ）（ｃ）に示すように、パワーデバイス２１ａ，２１ｂが実装される同一の電極基板２２上に半田などの接合材２３によって固設（実装）される。また、ＨＶＩＣ３０ａは、半田などの接合材２４によってスペーサー２５が接続される。さらに、スペーサー２５は、半田などの接合材２６によって電極基板２７に接続される。
そして、パワーデバイス２１ａ，２１ｂとＨＶＩＣ３０ａとは、図２（ａ）（ｂ）に示すように、ワイヤーＷによって電気的に接続されている。また、パワーデバイス２１ａ，２１ｂとＨＶＩＣ３０ａは、それぞれワイヤーＷによって信号端子２８とも電気的に接続される。そして、これらのパワーデバイス２１ａ，２１ｂ、ＨＶＩＣ３０ａ、電極基板２２，２７などは、モールド樹脂２９にて一体的にモールド封止されてパッケージ化される。なお、図２（ｂ）（ｃ）に示すように、電極基板２２の少なくとも一部（電極基板２２のパワーデバイス２１ａなどが実装される面の反対面）、電極基板２７の少なくとも一部（電極基板２２のパワーデバイス２１ａなどが電気的に接続される面の反対面）がモールド樹脂２９から外部に露出するようにすると放熱性を向上させることができて好ましい。
なお、スペーサー２５は、パワーデバイス２１ａ，２１ｂと電極基板２７とを電気的に接続すると共に、ワイヤーＷが電極基板２７と接触するのを防止するために電極基板２２，２７の間隔を確保するものである。また、スペーサー２５は、パワーデバイス２１ａ，２１ｂ、ＨＶＩＣ３０ａが発生した熱を電極基板２７へ放熱するものでもある。
このように、パワーデバイス２１ａ，２１ｂとＨＶＩＣ３０ａとを同一の電極基板２２に実装することによって、実装面積を小さくすることができる。また、パワーデバイス２１ａ，２１ｂとＨＶＩＣ３０ａとの配線距離（ワイヤーＷの長さ）を短くすることができるので、パワーデバイス２１ａ，２１ｂを高速で制御することもできる。さらに、ＨＶＩＣ３０ａにおける異常の検出、異常検出の結果に基づく保護の速度も速くなり、保護機能を向上させることができる。
また、ダイオード２０ｂは、パワーデバイス２１ａ，２１ｂ、ＨＶＩＣ３０ａとは別体に設けても良いし、同一の電極基板２２上に実装してもよい。すなわち、図５に示すように、パワーデバイス２１ａ，２１ｂ、ＨＶＩＣ３０ａが実装される同一の電極基板２２にダイオード２０ｂ（ＦＷＤ）を実装するようにしてもよい。そして、ダイオード２０ｂとパワーデバイス２１ａ，２１ｂ、ＨＶＩＣ３０ａとをワイヤーＷで電気的に接続する。このように、ダイオード２０ｂをパワーデバイス２１ａ，２１ｂ、ＨＶＩＣ３０ａと同一の電極基板２２に実装することによって、実装面積を小さくすることができる。
本実施の形態に係るＨＶＩＣ３０ａは、図４（ｃ）に示すように、ＳＯＩ基板に形成された高耐圧ＬＤＭＯＳトランジスタを含むものである。
図４（ａ）に示すように、基板３０００上に複数のゲート駆動用パワー素子（高耐圧ＬＤＭＯＳトランジスタ）、ゲート駆動用パワー素子のソース及びドレインに対応するパッド３６ａ，３６ｂなどが形成されている。各ゲート駆動用パワー素子と各パッド３６ａ、３６ｂとは、図４（ｂ）に示すように、アルミや銅などからなる配線３０１によって電気的に接続されている。また配線３０１は、ソースパッド３６ａに接続される配線３０１と、ドレインパッド３６ｂに接続される配線３０１とを格子状に配置する。なお、この配線３０１は、ＨＶＩＣ３０ａと電極基板２７との熱膨張係数の差によって生じる熱応力を低減させるために、電極基板２７の材料の熱膨張係数と略同等の熱膨張係数を有する材料を用いると好ましい。すなわち、電極基板２７の材料として銅を用いた場合、配線３０１も銅系材料を用いると好ましい。
ＳＯＩ基板を用いたチップ（ＨＶＩＣ３０ａ）は、電極基板２７の材料である銅とＳＯＩ基板のシリコンとの熱膨張係数が異なるので応力が生じる可能性がある。通常、ＳＯＩ基板を用いたチップ（ＨＶＩＣ３０ａ）は、応力に対して敏感であり、ＳＯＩ基板に形成される高耐圧ＬＤＭＯＳトランジスタなどはトランジスタ特性に影響を受けやすい。そこで、そのチップ（ＨＶＩＣ３０ａ）を薄膜化（例えば、４００μｍから１９０μｍなど）することによって、電極基板との熱膨張係数の違いによって生じる応力を低減することも考えられる。しかしながら、チップ（ＨＶＩＣ３０ａ）を薄膜化すると、結晶欠陥による特性不良、応力による特性変動などの不具合が生じる可能性がある。ところが、本実施の形態においては、配線３０１の材料として、電極基板２７と材料の熱膨張係数と略同等の熱膨張係数を有する材料を選択するのみなので、チップ（ＨＶＩＣ３０ａ）の特性などの不具合を生じることなく、応力を低減することができる。
また、配線３０１は、図４（ｂ）に示すように格子状に配置したり、図６に示すように千鳥状に配置したりすることによって、応力の局所集中を抑制することができる。
高耐圧ＬＤＭＯＳトランジスタは、図４（ｃ）に示すように、シリコンからなる支持基板３００（支持層）上に、埋め込み酸化膜３０４が形成されている。この埋め込み酸化膜３０４の上に、シリコンからなるＮ＋層３０２、Ｎ−層３０３（デバイス層）が形成されている。Ｎ＋層３０２、Ｎ−層３０３には、溝が環状に形成され、埋め込み酸化膜３０４に達する絶縁分離トレンチ３０５が形成されている。このように、支持基板３００上に埋め込み酸化膜３０４と絶縁分離トレンチ３０５によって囲まれた島状のデバイス形成領域が形成されている。なお、同様のデバイス形成領域が支持基板３００上に多数形成され、デバイス形成領域は前述の埋め込み酸化膜３０４と絶縁分離トレンチ３０５により絶縁分離されている。
高耐圧ＬＤＭＯＳトランジスタは、このデバイス形成領域に形成されている。つまり、Ｎ−層３０３の表層部における所定領域にＰ領域３０８とＮ領域３０９とが離間して形成されている。Ｐ領域３０８内には、Ｐ＋ソース領域３０７とＮ＋ソース領域３０６とが形成されており、Ｎ領域３０９内には、Ｎ＋ドレイン領域３１０が形成されている。
さらに、Ｐ領域３０８とＮ領域３０９との間におけるＮ−層３０３の上面にはＬＯＣＯＳ酸化膜が形成されている。ＬＯＣＯＳ酸化膜とＮ＋ソース領域３０６との間におけるＰ領域３０８の表面及びＮ−層３０３の表面にはゲート酸化膜が配置され、ゲート酸化膜の上にはゲート電極Ｇが形成されている。また、Ｐ＋ソース領域３０７とＮ＋ソース領域３０６の表面にはソース電極Ｓが形成されており、Ｎ＋ドレイン領域３１０の表面にはドレイン電極Ｄが形成されている。そして、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄは、それぞれ配線３０１に電気的に接続されている。
また、支持基板３００は、デバイス形成領域に対応する部位に、銅の埋め込み層３１３を備える。すなわち、埋め込み層３１３として、電極基板２２の材料の熱膨張係数と同等の熱膨張係数を有する材料を用いる。この埋め込み層３１３を設けることによって、電極基板２２の材料として銅を用いた場合であっても、ＨＶＩＣ３０ａと電極基板２２との熱膨張係数の差によって生じる熱応力を低減させることができる。
上述のように、ＳＯＩ基板を用いたチップ（ＨＶＩＣ３０ａ）は、電極基板２２の材料である銅とＳＯＩ基板のシリコンとの熱膨張係数が異なるので応力が生じたり、接合材２３にクラックが生じたりする可能性がある。通常、ＳＯＩ基板を用いたチップ（ＨＶＩＣ３０ａ）は、応力に対して敏感であり、ＳＯＩ基板に形成される高耐圧ＬＤＭＯＳトランジスタなどはトランジスタ特性に影響を受けやすい。そこで、そのチップ（ＨＶＩＣ３０ａ）を薄膜化（例えば、４００μｍから１９０μｍなど）することによって、電極基板との熱膨張係数の違いによって生じる応力を低減することも考えられる。しかしながら、チップ（ＨＶＩＣ３０ａ）を薄膜化すると、結晶欠陥による特性不良、応力による特性変動などの不具合が生じる可能性がある。ところが、本実施の形態においては、支持基板３００におけるデバイス形成領域に対応する部位に、電極基板２２の材料の熱膨張係数と略同等の熱膨張係数を有する材料からなる埋め込み層３１３を設けることによって、チップ（ＨＶＩＣ３０ａ）の特性などの不具合を生じることなく、応力を低減することができる。
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。図７は、本発明の第２の実施の形態おける半導体モジュールの概略構成を示す図面であり、（ａ）は透視図であり、（ｂ）は（ａ）のＤＤ断面図である。図８は、本発明の第２の実施の形態の変形例における半導体モジュールの概略構成を示す断面図である。
第２の実施の形態における負荷駆動装置は、上述の第１の実施の形態によるものと共通するところが多いので、以下、共通部分についての詳しい説明は省略し、異なる部分を重点的に説明する。第２の実施の形態において、上述の第１の実施の形態と異なる点は、半導体モジュールにおけるＨＶＩＣ３０ａの実装位置である。
本実施の形態における半導体モジュールでは、図７（ａ）に示すように、電極基板２２上にワイヤーＷで電気的に接続されたパワーデバイス２１ａ，２１ｂとダイオード２０ｂとが、半田などの導電性の接合材（図７（ａ）では図示は省略する）によって実装され、電極基板２２と電気的に接続（実装）される。このパワーデバイス２１ａの上には、図７（ｂ）に示すように、ＨＶＩＣ３０ａが半田などの導電性の接合材２４を介して実装される。これによって、パワーデバイス２１ａとＨＶＩＣ３０ａとは電気的に接続されている。そして、ＨＶＩＣ３０ａの上には、図７（ｂ）に示すように、半田などの導電性の接合材２４によってスペーサー２５が電気的に接続される。さらに、スペーサー２５は、半田などの導電性の接合材２６によって電極基板２７に電気的に接続される。
そして、図７（ａ）（ｂ）に示すように、パワーデバイス２１ａ，２１ｂは、ワイヤーＷによって信号端子２８とも電気的に接続される。そして、これらのパワーデバイス２１ａ，２１ｂ、ＨＶＩＣ３０ａ、電極基板２２，２７などは、モールド樹脂２９にて一体的にモールド封止されてパッケージ化される。
このように、ＨＶＩＣ３０ａを電極基板２２に直接実装するのではなくて、パワーデバイス２１ａを介して実装することによって、ＨＶＩＣ３０ａを構成するシリコンと電極基板２２の材料である銅との熱膨張係数の差による影響を抑制できるので、ＨＶＩＣ３０ａに応力が発生したり、接合材２４にクラックが生じたりすることを抑制することができる。
また、ＨＶＩＣ３０ａをパワーデバイス２１ａに実装する場合、図８に示すように、スペーサー２５は、ＨＶＩＣ３０ａ上ではなく、パワーデバイス２１ａ上に接合材２４を介して実装してもよい。
（第３の実施の形態）
次に、本発明の第３の実施の形態について説明する。図９は、本発明の第３の実施の形態おける半導体モジュールの概略構成を示す図面であり、（ａ）は透視図であり、（ｂ）は（ａ）のＥＥ断面図である。図１０は、本発明の第３の実施の形態の変形例における半導体モジュールの概略構成を示す透視図である。図１１は、本発明の第３の実施の形態のその他の変形例における半導体モジュールの概略構成を示す透視図である。
第３の実施の形態における負荷駆動装置は、上述の実施の形態によるものと共通するところが多いので、以下、共通部分についての詳しい説明は省略し、異なる部分を重点的に説明する。第３の実施の形態において、上述の実施の形態と異なる点は、電極基板である。
本実施の形態における半導体モジュールでは、図９（ｂ）に示すように、電極基板２２上にワイヤーＷで電気的に接続されたパワーデバイス２１ａ，２１ｂとＨＶＩＣ３０ａとが、半田などの導電性の接合材２３によって実装され、電極基板２２と電気的に接続（実装）される。また、パワーデバイス２１ａ，２１ｂは、電極基板２２との実装面とは反対面に半田などの導電性の接合材２４によってスペーサー２５が電気的に接続される。さらに、スペーサー２５は、半田などの導電性の接合材２６によってＨＶＩＣ３０ａに対応する位置に開口を有する放熱板２７１（例えば、銅などからなる）と接続される。すなわち、本実施の形態における半導体モジュールでは、図９（ａ）（ｂ）に示すように、ＨＶＩＣ３０ａに対応する位置には放熱板２７１を設けずに、パワーデバイス２１ａ，２１ｂに対応する位置にだけ放熱板２７１を設ける。この放熱板２７１は、放熱性を有する電極基板（第２の電極基板）であり、上述の実施の形態における電極基板２７を分割したものである。
また、パワーデバイス２１ａ，２１ｂとＨＶＩＣ３０ａとは、図９（ａ）（ｂ）に示すように、それぞれワイヤーＷによって信号端子２８とも電気的に接続される。そして、これらのパワーデバイス２１ａ，２１ｂ、ＨＶＩＣ３０ａ、電極基板２２、放熱板２７１などは、モールド樹脂２９にて一体的にモールド封止されてパッケージ化される。
このように、ＨＶＩＣ３０ａに対応する位置に開口を有する放熱板２７１をパワーデバイス２１ａ，２１ｂに対応する位置に設けることによって、パワーデバイス２１ａ，２１ｂが発生した熱を放熱することができる。さらに、放熱板２７１がＨＶＩＣ３０ａに対応する位置に開口を有することによって、ＨＶＩＣ３０ａを構成するシリコンと放熱板２７１の材料である銅との熱膨張係数の差による影響を抑制できるので、ＨＶＩＣ３０ａを薄膜化したりなどすることなく、ＨＶＩＣ３０ａに応力が発生したり、接合材２３にクラックが生じたりすることを抑制することができる。
また、ＨＶＩＣ３０ａに対応する位置に開口を有する放熱板２７１を設けることによって、半導体モジュール１０は、図１０に示すように、フォトカプラ４０をＨＶＩＣ３０ａなどに設け、このフォトカプラ４０による信号の伝達が可能となる。なお、信号伝達を行うためには、フォトカプラ４０以外にも電磁素子、静電素子などであってもよい。
また、放熱板２７１としては、図１１に示すように、ＨＶＩＣ３０ａに対応する部位だけに開口を設けるようにしても、本発明の目的を達成できるものである。
なお、放熱板２７１を上記実施の形態に示すように、放熱性を有する電極基板としても本発明の目的を達成できるものである。
（第４の実施の形態）
次に、本発明の第４の実施の形態について説明する。図１２は、本発明の第４の実施の形態おける半導体モジュールの概略構成を示す図面であり、（ａ）は透視図であり、（ｂ）は（ａ）のＦＦ断面図である。図１３は、本発明の第４の実施の形態の変形例における半導体モジュールの概略構成を示す断面図である。
第４の実施の形態における負荷駆動装置は、上述の実施の形態によるものと共通するところが多いので、以下、共通部分についての詳しい説明は省略し、異なる部分を重点的に説明する。第４の実施の形態において、上述の実施の形態と異なる点は、電極基板の形状である。
図１２（ｂ）に示すように、本実施の形態における半導体モジュールにおいては、電極基板２２は、２２ａ１（パワーデバイス用電極基板）、２２ａ２（ＩＣ用電極基板）、２２ａ３（パワーデバイス用電極基板）に分割されている。また、パワーデバイス２１ａ，２１ｂに対応する位置にだけ分割された放熱板２７１（第２の電極）を有するものである。
そして、パワーデバイス２１ａは、半田などの導電性の接合材２３によって電極基板２２ａ１上に電気的に実装されると共に、電極基板２２ａ１との実装面とは反対面に半田などの導電性の接合材２４，２６及びスペーサー２５を介して放熱板２７１に電気的に接続される。ＨＶＩＣ３０ａは、半田などの導電性の接合材２３によって電極基板２２ａ２上に電気的に実装される。パワーデバイス２１ｂは、半田などの導電性の接合材２３によって電極基板２２ａ３上に電気的に実装されると共に、電極基板２２ａ３との実装面とは反対面に半田などの導電性の接合材２４，２６及びスペーサー２５を介して放熱板２７１に電気的に接続される。また、パワーデバイス２１ａ，２１ｂとＨＶＩＣ３０ａは、ワイヤーＷで電気的に接続される。そして、これらのパワーデバイス２１ａ，２１ｂ、ＨＶＩＣ３０ａ、電極基板２２ａ１，２２ａ２，２２ａ３、放熱板２７１などは、モールド樹脂２９にて一体的にモールド封止されてパッケージ化される。つまり、パワーデバイス２１ａ，２１ｂとＨＶＩＣ３０ａとは、モールド樹脂２９によって分離して設けられるものである。
なお、図１２（ｂ）に示すように、電極基板２２ａ１，２２ａ２，２２ａ３の少なくとも一部（電極基板２２ａ１，２２ａ２，２２ａ３のパワーデバイス２１ａ，２１ｂ、ＨＶＩＣ３０ａが実装される面の反対面）、放熱板２７１の少なくとも一部（放熱板２７１のパワーデバイス２１ａ，２１ｂが電気的に接続される面の反対面）がモールド樹脂２９から外部に露出するようにすると放熱性を向上させることができて好ましい。
このようにすることによっても、パワーデバイス２１ａ，２１ｂとＨＶＩＣ３０ａとを接続している配線（ワイヤーＷ）が短くなり、パワーデバイス２１ａ，２１ｂを高速で制御することができる。
また、このようにすることによって、パワーデバイス２１ａ，２１ｂが実装される電極基板２２ａ１，２２ａ３の電位とＨＶＩＣ３０ａが実装される電極基板２２ａ４の電位とを異ならせることができるので好ましい。つまり、ＨＶＩＣ３０ａが実装される電極基板２２ａ２の基板電位をフローティング、または、独立して制御することによって、ＳＯＩ基板を用いた場合のＨＶＩＣ３０ａにおける埋め込み酸化膜への印加電界を低減することができる。つまり、ＨＶＩＣ３０ａにおける埋め込み酸化膜の絶縁破壊などを抑制することができる。
また、図示は省略するがパワーデバイス２１ａ，２１ｂ、ＨＶＩＣ３０ａが封止されるパッケージ内には、ダイオード（ＦＷＤ）を内蔵するようにしてもよい。そして、ダイオードとパワーデバイス２１ａ，２１ｂ、ＨＶＩＣ３０ａとをワイヤーＷで電気的に接続する。このように、ダイオードをパワーデバイス２１ａ，２１ｂ、ＨＶＩＣ３０ａと同一のパッケージに内蔵することによって、実装面積を小さくすることができる。さらに、ダイオードをパッケージに内蔵する場合、図１３に示すように、ダイオード２０ｂをＨＶＩＣ３０ａ上に半田などの導電性の接合材２０ｂ１を介して実装すると、より一層パッケージを小型化することができる。
また、本実施の形態においては、電極基板２２ａ１，２２ａ３に実装された状態のパワーデバイス２１ａ，２１ｂと電極基板２２ａ２に実装された状態のＨＶＩＣ３０ａなど、もしくは、電極基板２２ａ１，２２ａ３に実装された状態のパワーデバイス２１ａ，２１ｂと電極基板２２ａ２に実装された状態のＨＶＩＣ３０ａとダイオード（ＦＷＤ）２０ｂなどをモールド樹脂にて一体的に封止してパッケージ化する例を用いて説明したが、本発明は、これに限定されるものではない。負荷を駆動する少なくとも一つのパワーデバイスと、パワーデバイスと配線で接続されておりパワーデバイスを駆動する駆動用ＩＣとが、それぞれ別体の電極基板（パワーデバイス用電極基板とＩＣ用電極基板）に実装された状態で樹脂にて一体的に封止されてパッケージ化されていれば本発明の目的は達成できるものである。
（第５の実施の形態）
次に、本発明の第５の実施の形態について説明する。図１４は、本発明の第５の実施の形態における半導体モジュールの概略構成を示す図面であり、（ａ）は透視図であり、（ｂ）は（ａ）のＧＧ断面図であり、（ｃ）は（ａ）のＨＨ断面図である。
第５の実施の形態における負荷駆動装置は、上述の実施の形態によるものと共通するところが多いので、以下、共通部分についての詳しい説明は省略し、異なる部分を重点的に説明する。第５の実施の形態において、上述の実施の形態と異なる点は、電極基板の位置と放熱部材を設けた点である。
上述の第１乃至第３の実施の形態においては、電極基板２２，２７の少なくとも一部がモールド樹脂から外部に露出する例を用いて説明した。また、第４の実施の形態においては、電極基板２２ａ１，２２ａ２，２２ａ３、放熱板２７１の少なくとも一部がモールド樹脂から外部に露出する例を用いて説明した。
これに対して、第５の実施の形態においては、図１４（ａ）〜（ｃ）に示すように、電極基板２２ａ１，２２ａ３の少なくとも一部（電極基板２２ａ１，２２ａ３のパワーデバイス２１ａ，２１ｂが実装される面の反対面）、放熱板２７１の少なくとも一部（放熱板２７１のパワーデバイス２１ａ，２１ｂが電気的に接続される面の反対面）がモールド樹脂２９から外部に露出するようにする。つまり、ＨＶＩＣ３０ａが実装される電極基板２２ａ４（チップアイランド）は、モールド樹脂２９の内部に配置され、電位的にフローティング状態とする。そして、電極基板２２ａ１，２２ａ３におけるモールド樹脂２９から外部に露出した部分に接触するように導電性の放熱部材９０を設ける。したがって、電極基板２２ａ１，２２ａ３は、互いに同電位となる。なお、本実施の形態においても、パワーデバイス２１ａ，２１ｂとＨＶＩＣ３０ａとは、モールド樹脂２９によって分離して設けられるものである。
このようにすることによって、パワーデバイス２１ａ，２１ｂが実装される電極基板２２ａ１，２２ａ３の電位とＨＶＩＣ３０ａが実装される電極基板２２ａ４の電位とを異ならせて独立して制御できると共に、放熱性を向上させることができる。
（第６の実施の形態）
次に、本発明の第６の実施の形態について説明する。図１５は、本発明の第６の実施の形態における半導体モジュールの概略構成を示す断面図である。
第６の実施の形態における負荷駆動装置は、上述の実施の形態によるものと共通するところが多いので、以下、共通部分についての詳しい説明は省略し、異なる部分を重点的に説明する。第６の実施の形態において、上述の実施の形態と異なる点は、電極基板の形状である。
第６の実施の形態においては、ハイサイド側（浮遊基準ゲート駆動回路３１にて駆動されるＩＧＢＴ２０ａ）のグランド端子とローサイド側（ＧＮＤ基準ゲート駆動回路３２にて駆動されるＩＧＢＴ２０ａ）のドレイン端子とを共通化するため、パワーデバイス２１ａ，２１ｂが共に半田などの導電性の接合材２３によって実装される電極基板２２ａ５を設ける。そして、この電極基板２２ａ５とは別体にＨＶＩＣ３０ａが実装される電極基板２２ａ２を設ける。また、パワーデバイス２１ａ、パワーデバイス２１ｂ毎に半田などの導電性の接合材２４，２６及びスペーサー２５を介して電気的に接続される放熱板２７１を設ける。なお、本実施の形態においても、パワーデバイス２１ａ，２１ｂとＨＶＩＣ３０ａとは、モールド樹脂２９によって分離して設けられるものである。
つまり、電極基板２２ａ５は、パワーデバイス２１ａのグランド端子とパワーデバイス２１ｂのドレイン端子を兼ねるものであり、パワーデバイス２１ａに電気的に接続される放熱板２７１（紙面左側）はパワーデバイス２１ａのドレイン端子をなし、パワーデバイス２１ｂに電気的に接続される放熱板２７１（紙面右側）はパワーデバイス２１ｂのグランド端子をなすものである。
このようにすることによっても、パワーデバイス２１ａ，２１ｂが実装される電極基板２２ａ５の電位とＨＶＩＣ３０ａが実装される電極基板２２ａ２の電位とを異ならせることができる。
なお、上述の第１乃至第６の実施の形態における負荷駆動装置は、単独で実施することも可能であるが、適宜組み合わせて実施することも可能である。
また、上記実施の形態においては、パワーデバイスにＩＧＢＴを用いて説明したが本発明はこれに限定されるものではなく、パワーＭＯＳ、サイリスタ、バイポーラトランジスタなどであってもよい。
本発明の第１の実施の形態におけるインバータシステムの概略構成を示す回路図である。 本発明の第１の実施の形態における半導体モジュールの概略構成を示す図面であり、（ａ）は透視図であり、（ｂ）は（ａ）のＡＡ断面図であり、（ｃ）は（ａ）のＢＢ断面図である。 本発明の第１の実施の形態の変形例における半導体モジュールの概略構成を示す透視図である。 本発明の第１の実施の形態におけるパワーデバイス（ＩＧＢＴ）の概略構成を示す断面図である。 本発明の第１の実施の形態におけるＨＶＩＣの概略構成を示す図面であり、（ａ）は平面図であり、（ｂ）は透視図であり、（ｃ）は（ｂ）のＣＣ断面図である。 本発明の第１の実施の形態の変形例におけるＨＶＩＣの概略構成を示す透視図である。 本発明の第２の実施の形態おける半導体モジュールの概略構成を示す図面であり、（ａ）は透視図であり、（ｂ）は（ａ）のＤＤ断面図である。 本発明の第２の実施の形態の変形例における半導体モジュールの概略構成を示す断面図である。 本発明の第３の実施の形態おける半導体モジュールの概略構成を示す図面であり、（ａ）は透視図であり、（ｂ）は（ａ）のＥＥ断面図である。 本発明の第３の実施の形態の変形例における半導体モジュールの概略構成を示す透視図である。 本発明の第３の実施の形態のその他の変形例における半導体モジュールの概略構成を示す透視図である。 本発明の第４の実施の形態おける半導体モジュールの概略構成を示す図面であり、（ａ）は透視図であり、（ｂ）は（ａ）のＦＦ断面図である。 本発明の第４の実施の形態の変形例における半導体モジュールの概略構成を示す断面図である。 本発明の第５の実施の形態における半導体モジュールの概略構成を示す図面であり、（ａ）は透視図であり、（ｂ）は（ａ）のＧＧ断面図であり、（ｃ）は（ａ）のＨＨ断面図である。 本発明の第６の実施の形態における半導体モジュールの概略構成を示す断面図である。
符号の説明
１０ 半導体モジュール、２０ パワーデバイス部、２０ａ ＩＧＢＴ、２０ｂ ダイオード、２１ａ，２１ｂ パワーデバイス、２２ 電極基板、２２ａ 放熱部、２２ｂ 端子部、２３ 接合材、２４ 接合材、２５ スペーサー、２６ 接合材、２７ 電極基板、２７ａ 放熱部、２７ｂ 端子部、２８ 信号端子、２９ モールド材、３０ 駆動ＩＣ部、３０ａ ＨＶＩＣ、３１ 浮遊基準ゲート駆動回路、３２ ＧＮＤ基準ゲート駆動回路、４０ フォトカプラ、５０ 制御回路、６０ コンデンサ、７０ 主バッテリー、８０ モータ、Ｗ ワイヤー、Ｓ センサー

Claims (18)

  1. 負荷を駆動する少なくとも一つの出力パワーデバイスと、
    前記出力パワーデバイスと配線で接続されており、当該出力パワーデバイスを駆動する駆動用ＩＣと、
    を備える負荷駆動装置であって、
    前記出力パワーデバイス及び前記駆動用ＩＣは、同一の電極基板に実装され、
    前記駆動用ＩＣは、接合材を介して前記電極基板と接合される支持層と、当該支持層上に層間絶縁膜を介して形成されるシリコンからなるデバイス形成領域を含むデバイス層とを備えたＳＯＩ構造をなすものであり、前記支持層における前記デバイス形成領域に対応する部位は、前記電極基板の熱膨張係数と略同等の熱膨張係数を有する材料からなることを特徴とする負荷駆動装置。
  2. 前記電極基板には、前記出力パワーデバイスに接続される整流素子も実装されることを特徴とする請求項１に記載の負荷駆動装置。
  3. 前記駆動用ＩＣは、前記出力パワーデバイスの異常を検出する検出手段と、当該検出手段による検出結果に基づいて当該出力パワーデバイスを保護する保護手段とを備えることを特徴とする請求項１又は請求項２に記載の負荷駆動装置。
  4. 前記電極基板は、放熱性を有することを特徴とする請求項１乃至請求項３のいずれかに記載の負荷駆動装置。
  5. 前記出力パワーデバイス及び前記駆動用ＩＣにおける前記電極基板との実装面とは反対面側に、放熱性を有する放熱板を備えることを特徴とする請求項１乃至請求項４のいずれかに記載の負荷駆動装置。
  6. 前記駆動用ＩＣは、前記放熱板と対向する側に当該放熱板の熱膨張係数と略同等の熱膨張係数を有する材料からなる配線を備えることを特徴とする請求項５に記載の負荷駆動装置。
  7. 前記駆動用ＩＣは、前記出力パワーデバイスを介して前記電極基板に実装されることを特徴とする請求項１乃至請求項６のいずれかに記載の負荷駆動装置。
  8. 前記放熱板は、前記駆動用ＩＣに対応する位置に開口を備えることを特徴とする請求項５乃至請求項７のいずれかに記載の負荷駆動装置。
  9. 負荷を駆動する少なくとも一つの出力パワーデバイスと、
    前記出力パワーデバイスと配線で接続されており、当該出力パワーデバイスを駆動する駆動用ＩＣと、
    を備える負荷駆動装置であって、
    前記出力パワーデバイス及び前記駆動用ＩＣは、同一の電極基板に実装され、
    前記出力パワーデバイス及び前記駆動用ＩＣにおける前記電極基板との実装面とは反対面側に、放熱性を有する放熱板を備え、
    前記放熱板は、前記駆動用ＩＣに対応する位置に開口を備えることを特徴とする負荷駆動装置。
  10. 前記放熱板は、少なくとも前記パワーデバイスと電気的に接続され、前記パワーデバイスの第２の電極基板を兼ねることを特徴とする請求項５乃至請求項９のいずれかに記載の負荷駆動装置。
  11. 負荷を駆動する少なくとも一つの出力パワーデバイスと、
    前記出力パワーデバイスと配線で接続されており、当該出力パワーデバイスを駆動する駆動用ＩＣと、
    を備える負荷駆動装置であって、
    前記出力パワーデバイスはパワーデバイス用電極基板に実装され、前記駆動用ＩＣは前記パワーデバイス用電極基板とは別体のＩＣ用電極基板に実装され、前記出力パワーデバイス及び前記駆動用ＩＣは、それぞれ前記パワーデバイス用電極基板及び前記ＩＣ用電極基板に実装された状態で樹脂にて一体的に封止されてパッケージ化され、
    前記駆動用ＩＣは、接合材を介して前記ＩＣ用電極基板と接合される支持層と、当該支持層上に層間絶縁膜を介して形成されるシリコンからなるデバイス形成領域を含むデバイス層とを備えたＳＯＩ構造をなすものであり、前記支持層における前記デバイス形成領域に対応する部位は、前記ＩＣ用電極基板の熱膨張係数と略同等の熱膨張係数を有する材料からなることを特徴とする負荷駆動装置。
  12. 前記出力パワーデバイスに接続される整流素子も前記出力パワーデバイス及び前記駆動用ＩＣと共に一つにパッケージ化されることを特徴とする請求項１１に記載の負荷駆動装置。
  13. 前記整流素子は、前記駆動用ＩＣ上に搭載されることを特徴とする請求項１２に記載の負荷駆動装置。
  14. 前記駆動用ＩＣは、前記出力パワーデバイスの異常を検出する検出手段と、当該検出手段による検出結果に基づいて当該出力パワーデバイスを保護する保護手段とを備えることを特徴とする請求項１１乃至請求項１３のいずれかに記載の負荷駆動装置。
  15. 前記パワーデバイス用電極基板及び前記ＩＣ用電極基板は、放熱性を有することを特徴とする請求項１１乃至請求項１４のいずれかに記載の負荷駆動装置。
  16. 前記出力パワーデバイスにおける前記パワーデバイス用電極基板との実装面とは反対面側に、放熱性を有する放熱板を備えることを特徴とする請求項１１乃至請求項１５のいずれかに記載の負荷駆動装置。
  17. 前記放熱板は、前記パワーデバイスと電気的に接続され、前記パワーデバイスの第２の電極を兼ねることを特徴とする請求項１６に記載の負荷駆動装置。
  18. 前記パワーデバイス用電極基板は少なくとも一部が前記樹脂から外部に露出するように配置し、前記ＩＣ用電極基板は前記樹脂の内部に配置し、前記パワーデバイス用電極基板における前記樹脂から外部に露出した部分に接触するように導電性の放熱部材を設けることを特徴とする請求項１１乃至請求項１７のいずれかに記載の負荷駆動装置。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4506848B2 (ja) * 2008-02-08 2010-07-21 株式会社デンソー 半導体モジュール
JP2009283656A (ja) * 2008-05-22 2009-12-03 Denso Corp 半導体装置およびその製造方法
JP5286150B2 (ja) * 2009-04-23 2013-09-11 株式会社日本自動車部品総合研究所 電力変換用半導体装置
JP4696291B2 (ja) * 2009-06-04 2011-06-08 三菱自動車工業株式会社 二次電池異常検出装置
KR101055081B1 (ko) * 2010-01-15 2011-08-08 엘지이노텍 주식회사 발광 소자, 발광 소자 제조방법 및 백라이트 유닛
JP2012094592A (ja) * 2010-10-25 2012-05-17 Elpida Memory Inc 半導体装置及びその製造方法
US8614503B2 (en) * 2011-05-19 2013-12-24 International Rectifier Corporation Common drain exposed conductive clip for high power semiconductor packages
US9190397B2 (en) 2012-02-14 2015-11-17 Mitsubishi Electric Corporation Semiconductor device
ITMI20120711A1 (it) 2012-04-27 2013-10-28 St Microelectronics Srl Dispositivo di potenza
ITMI20120713A1 (it) 2012-04-27 2013-10-28 St Microelectronics Srl Sistema elettronico a montaggio attraverso fori passanti con elementi di dissipazione serrati tra loro contro corpo isolante
ITMI20120712A1 (it) 2012-04-27 2013-10-28 St Microelectronics Srl Dispositivo elettronico a montaggio passante con doppio dissipatore di calore
AT514085B1 (de) 2013-06-11 2014-10-15 Austria Tech & System Tech Leistungsmodul
JP6263014B2 (ja) * 2013-12-12 2018-01-17 株式会社日立製作所 半導体装置、並びにそれを用いたオルタネータ及び電力変換装置
DE102014115909B4 (de) * 2014-10-31 2017-06-01 Infineon Technologies Ag Press-Pack-Zelle und Verfahren zum Betrieb einer Press-Pack-Zelle
US9680385B2 (en) * 2014-11-04 2017-06-13 Ge Aviation Systems Llc Power converter
JP6565542B2 (ja) * 2015-09-25 2019-08-28 トヨタ自動車株式会社 半導体装置
US20170325327A1 (en) * 2016-04-07 2017-11-09 Massachusetts Institute Of Technology Printed circuit board for high power components
IT201600077188A1 (it) * 2016-07-22 2018-01-22 St Microelectronics Srl Procedimento per compensare effetti di stress di substrato in dispositivi a semiconduttore e corrispondente dispositivo
JP2018041871A (ja) * 2016-09-08 2018-03-15 本田技研工業株式会社 半導体装置及びその製造方法
JP2018101664A (ja) * 2016-12-19 2018-06-28 トヨタ自動車株式会社 半導体装置の製造方法
JP6822254B2 (ja) * 2017-03-22 2021-01-27 株式会社デンソー 半導体装置
JP2019125721A (ja) * 2018-01-17 2019-07-25 トヨタ自動車株式会社 半導体装置
JP7120083B2 (ja) * 2019-03-06 2022-08-17 株式会社デンソー 半導体装置
DE112020005270B4 (de) * 2019-09-27 2024-10-10 Rohm Co., Ltd. Halbleitervorrichtung
US11227160B2 (en) * 2019-11-15 2022-01-18 International Business Machines Corporation Detecting scene transitions in video footage

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2566207B2 (ja) * 1986-09-23 1996-12-25 シーメンス、アクチエンゲゼルシヤフト 半導体デバイス
DE4326207A1 (de) * 1992-10-06 1994-04-07 Hewlett Packard Co Mechanisch schwimmendes Mehr-Chip-Substrat
KR100307465B1 (ko) * 1992-10-20 2001-12-15 야기 추구오 파워모듈
US5396403A (en) * 1993-07-06 1995-03-07 Hewlett-Packard Company Heat sink assembly with thermally-conductive plate for a plurality of integrated circuits on a substrate
JP3575908B2 (ja) * 1996-03-28 2004-10-13 株式会社東芝 半導体装置
JPH11186850A (ja) * 1997-12-19 1999-07-09 Sii Quartz Techno:Kk 圧電発振器
JP3756691B2 (ja) * 1999-03-18 2006-03-15 株式会社日立製作所 内燃機関用の樹脂封止形電子装置
US6703707B1 (en) * 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
JP4037589B2 (ja) 2000-03-07 2008-01-23 三菱電機株式会社 樹脂封止形電力用半導体装置
JP4146607B2 (ja) * 2000-07-28 2008-09-10 三菱電機株式会社 パワーモジュール
GB0018643D0 (en) * 2000-07-31 2000-09-13 Koninkl Philips Electronics Nv Semiconductor devices
JP3886736B2 (ja) * 2001-05-09 2007-02-28 株式会社日立製作所 内燃機関用点火装置及びそれに用いる電子部品を内装したパッケージ
JP4540884B2 (ja) * 2001-06-19 2010-09-08 三菱電機株式会社 半導体装置
US7145254B2 (en) * 2001-07-26 2006-12-05 Denso Corporation Transfer-molded power device and method for manufacturing transfer-molded power device
JP2003068959A (ja) 2001-08-22 2003-03-07 Denso Corp 半導体装置
JP3676719B2 (ja) * 2001-10-09 2005-07-27 株式会社日立製作所 水冷インバータ
JP4210908B2 (ja) * 2003-02-19 2009-01-21 株式会社デンソー 半導体モジュール
JP3879688B2 (ja) * 2003-03-26 2007-02-14 株式会社デンソー 半導体装置
JP3795033B2 (ja) 2003-06-12 2006-07-12 森田電工株式会社 テーブル用ヒーター装置及びそれを備えたテーブル
JP3989417B2 (ja) 2003-07-28 2007-10-10 シャープ株式会社 電源用デバイス
JP4030930B2 (ja) 2003-08-01 2008-01-09 株式会社日立製作所 半導体パワーモジュール
JP4291094B2 (ja) * 2003-09-19 2009-07-08 ローム株式会社 半導体装置
JP3978424B2 (ja) * 2003-12-10 2007-09-19 トヨタ自動車株式会社 半導体モジュール、半導体装置および負荷駆動装置
JP2006054245A (ja) * 2004-08-10 2006-02-23 Mitsubishi Electric Corp 半導体装置
JP4566678B2 (ja) * 2004-10-04 2010-10-20 日立オートモティブシステムズ株式会社 パワーモジュール
JP4561307B2 (ja) * 2004-10-20 2010-10-13 ソニー株式会社 配線基板の製造方法および半導体装置の製造方法
JP4687066B2 (ja) 2004-10-25 2011-05-25 株式会社デンソー パワーｉｃ
JP4674522B2 (ja) 2004-11-11 2011-04-20 株式会社デンソー 半導体装置
JP4325571B2 (ja) * 2005-02-28 2009-09-02 株式会社日立製作所 電子装置の製造方法
US7663212B2 (en) * 2006-03-21 2010-02-16 Infineon Technologies Ag Electronic component having exposed surfaces

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