[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2018067575A - 半導体装置および配線基板の設計方法 - Google Patents

半導体装置および配線基板の設計方法 Download PDF

Info

Publication number
JP2018067575A
JP2018067575A JP2016203694A JP2016203694A JP2018067575A JP 2018067575 A JP2018067575 A JP 2018067575A JP 2016203694 A JP2016203694 A JP 2016203694A JP 2016203694 A JP2016203694 A JP 2016203694A JP 2018067575 A JP2018067575 A JP 2018067575A
Authority
JP
Japan
Prior art keywords
wiring
region
semiconductor chip
area
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016203694A
Other languages
English (en)
Other versions
JP6806520B2 (ja
Inventor
英昭 町田
Hideaki Machida
英昭 町田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2016203694A priority Critical patent/JP6806520B2/ja
Priority to US15/782,365 priority patent/US10347573B2/en
Priority to CN201710963118.8A priority patent/CN107958875B/zh
Publication of JP2018067575A publication Critical patent/JP2018067575A/ja
Application granted granted Critical
Publication of JP6806520B2 publication Critical patent/JP6806520B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Architecture (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

【課題】半導体チップの搭載領域と、半田バンプ等の外部接続端子の配置領域とがオーバーラップしないフリー領域を有する配線基板を備えた半導体装置において、配線に断線が生じるリスクを低減する。【解決手段】半導体装置１は、半導体チップ１０Ａと、半導体チップが搭載される側の第１の面Ｓ１および第１の面とは反対側の第２の面Ｓ２を備えると共に、半導体チップ１が搭載される第１の領域Ａ１および第１の領域から離間した第２の領域Ａ２を備える基体２１と、基体の第２の面上に設けられた導電部材２４と、導電部材を覆うように基体の第２の面に設けられ、且つ、導電部材の第２の領域に配置された部分を部分的に露出させる開口部を備えたソルダーレジスト２３と、開口部を介してソルダーレジストに接続されたハンダバンプ３０と、を備える。ソルダーレジストは、第１の領域の外縁に対応する部分において基体と接している。【選択図】図２Ａ

Description

本発明は、半導体装置および配線基板の設計方法に関する。
半導体チップと、半導体チップを搭載した配線基板とを含んで構成される半導体装置において、配線基板に設けられた配線の断線防止に関する技術として、以下の技術が知られている。
例えば、特許文献１には、半導体チップと実装基板との間に設けられる補強樹脂層の端部に相当する部分において、実装基板に設けられる配線を実装基板の表面から遠方の位置に設けることが記載されている。
特許文献２には、一方の主面に配線構造体の一部を構成する配線が設けられている絶縁性基体と、絶縁性基体の一方の主面にソルダーレジスト層を介在させて搭載された半導体チップと、を備えた半導体装置が記載されている。この半導体装置において、半導体チップの外縁下方に該外縁に沿ってその領域内に存在する配線部分の断線を防止する断線防止領域が設定されており、断線防止領域内に存在する配線構造体の配線部分が絶縁性基体の他方の主面側に迂回しており、ソルダーレジスト層から離間するように設けられている。
特許文献３には、基板と、基板の一面に搭載された電子部品と、基板に形成され、平面視で電子部品の外縁の内側から外側に横切るように形成された配線と、を含む電子装置が記載されている。この電子装置において、配線は、電子部品の外縁を横切る配線経路が、電子装置の外縁上の第１の箇所から当該外縁に沿って電子装置の外縁上の第２の箇所まで延在する部分を含み、第１の箇所と第２の箇所との距離が配線の配線幅よりも広くなるように構成されることが記載されている。
特開２００２−１６４３８５ 特開２００６−１４０５１２ 特開２０１１−１９２６７８
半導体チップと、半導体チップを搭載した配線基板とを含んで構成される半導体装置の一般的な構成が、上記の特許文献１および特許文献２に示されている。すなわち、この種の半導体装置においては、配線基板の一方の面に半導体チップが搭載され、配線基板の他方の面に半田バンプ等の外部接続端子が設けられ、且つ半田バンプの配置領域が半導体チップの搭載領域と部分的にオーバーラップしている。このように、半田バンプの配置領域と半導体チップの搭載領域とが部分的にオーバーラップすることにより、配線基板は、全域に亘って半導体チップおよび半田バンプの少なくとも一方によって支持されることになる。これにより、配線基板に熱ストレスが加わった場合でも、半導体装置を構成する各部材の熱膨張係数差に起因して生じる配線基板の撓み（反り）が抑制され、従って、配線基板の撓みに起因する配線の断線は生じにくいものと考えられる。
一方、近年においては、半導体装置の多機能化が進み、配線基板の表面に複数の半導体チップを搭載した半導体装置が実用化されている。配線基板の表面に複数の半導体チップを搭載した半導体装置のうち、実装面積の縮小が要求される製品においては複数の半導体チップが配線基板上に積層され、薄型化が要求される製品においては複数の半導体チップが配線基板上に並置される。複数の半導体チップが配線基板上に並置される構成においては、配線基板の面積が比較的大きくなることから、半導体チップの搭載領域と半田バンプの配置領域とがオーバーラップしない構成がとられる場合がある。この場合、配線基板において半導体チップおよび半田バンプのいずれにも支持されないフリー領域が発生する。
本発明者による鋭意研究によって、半導体チップおよび半田バンプのいずれにも支持されないフリー領域を有する配線基板を備える半導体装置において、以下の事実が明らかとなった。すなわち、半導体チップおよび半田バンプのいずれにも支持されないフリー領域を有する配線基板を備える半導体装置に熱ストレスが加わると、フリー領域を起点として配線基板に撓みが生じること、配線基板の撓みに起因して配線基板に発生する応力が、半導体チップの外縁（エッジ）の直下領域に集中すること、半導体チップの外縁の直下領域内でも配線基板の半導体チップが搭載されている側の第１の面とは反対側の第２の面（すなわち半田バンプが設けられている側の面）において応力が特に大きくなり、配線基板の第２の面上に設けられた配線の、半導体チップの外縁の直下領域に対応する部分において断線を生じるリスクが高くなることが明らかとなった。
配線基板の表面に複数の半導体チップを搭載した半導体装置によれば、ある半導体チップから引き出された配線を他の半導体チップの下方を通す配線レイアウトが適用される場合が多い。この場合、当該配線が、応力が集中する半導体チップの外縁の直下領域を通過することとなるため、当該配線の断線を防止する対策が必要である。
本発明は、上記した点に鑑みてなされたものであり、半導体チップの搭載領域と半田バンプ等の外部接続端子の配置領域とがオーバーラップしないフリー領域を有する配線基板を備えた半導体装置において、配線に断線が生じるリスクを低減することを目的とする。
本発明の第１の観点による半導体装置は、半導体チップと、前記半導体チップが搭載される側の第１の面および前記第１の面とは反対側の第２の面を備えると共に、前記半導体チップが搭載される第１の領域および前記第１の領域から離間した第２の領域を備える基体と、前記基体の前記第２の面上に設けられた導電部材と、前記導電部材を覆うように前記基体の前記第２の面に設けられ且つ前記導電部材の前記第２の領域に配置された部分を部分的に露出させる開口部を備えた保護部材と、前記開口部を介して前記導電部材に接続された外部接続端子と、を備える。前記保護部材は、前記第１の領域の外縁に対応する部分において前記基体と接している。
本発明の第２の観点による半導体装置は、第１の半導体チップと、第１の面および前記第１の面とは反対側の第２の面を有し、前記第１の面の側に前記第１の半導体チップが搭載され且つ前記第２の面上を配線層の１つとして含む複数の配線層の各々に配線を有する配線基板と、前記配線基板の前記第１の半導体チップが搭載された第１の領域から離間した第２の領域内において、前記第２の面上に配置された配線に接続された外部接続端子と、を含む。前記配線基板は、前記第１の半導体チップの外縁に対応する領域を通過する第１の配線を含み、前記第１の配線の、前記第１の半導体チップの外縁に対応する領域内に延在する部分が、前記複数の配線層のうちの前記第２の面上以外の配線層に設けられている。
本発明に係る配線基板の設計方法は、第１の面および前記第１の面とは反対側の第２の面を有し、前記第１の面の側に半導体チップが搭載され、前記第２の面の側に外部接続端子が設けられ、且つ前記第２の面上を配線層の１つとして含む複数の配線層の各々に配線を有する配線基板の設計方法であって、前記半導体チップが搭載されるチップ搭載領域を定める第１のステップと、前記外部接続端子の配置領域を、前記チップ搭載領域から離間した領域内に定める第２のステップと、前記チップ搭載領域の外縁に対応する領域を特定領域として定める第３のステップと、前記複数の配線層の各々に配線を配置する第４のステップと、を含む。前記第４のステップにおいて、前記特定領域を通過する配線の、前記特定領域に延在する部分を、前記複数の配線層のうちの前記第２の面上以外の配線層に配置する。
本発明によれば、半導体チップの搭載領域と半田バンプ等の外部接続端子の配置領域とがオーバーラップしないフリー領域を有する配線基板を備えた半導体装置において、配線に断線が生じるリスクを低減することが可能となる。
本発明の実施形態に係る半導体装置の構成を示す平面透視図である。 図１における２−２線に沿った断面図である。 本発明の実施形態に係る半導体装置の構成を示す断面図である。 実装基板に実装された状態の本発明の実施形態に係る半導体装置の断面図である。 本発明の実施形態に係る半導体装置において、配線基板に撓みが生じた状態を示す図である。 比較例に係る半導体装置の構成を示す平面透視図である。 図４における５−５線に沿った断面図である。 本発明の実施形態に係る配線基板の設計手順を示す設計フロー図である。
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。
図１は、本発明の実施形態に係る半導体装置１の構成を示す平面透視図、図２Ａは、図１における２−２線に沿った断面図である。
半導体装置１は、配線基板２０と、配線基板２０の第１の面Ｓ１の側に搭載された第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃを含んで構成されている。配線基板２０は、第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃと、半導体装置１が実装される実装基板（図示せず）との間の電気的接続を中継するインターポーザとして機能する。半導体装置１は、図２Ａに示すように、配線基板２０の第１の面Ｓ１の側に設けられた封止樹脂を更に含んでいてもよい。この場合、第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂ、第３の半導体チップ１０Ｃおよびこれらの半導体チップの各々と配線基板２０とを接続するワイヤー１２、４１、４２は、封止樹脂５０内に埋設される。
配線基板２０は、一例として、ガラスエポキシ樹脂等の絶縁体で構成されるコア材２１ｂの両面にプリプレグ２１ａおよび２１ｃを積層して構成される基体２１と、基体２１の表面および内部に設けられた配線層Ｌ１〜Ｌ４を備えている。配線基板２０において、プリプレグ２１ａの上面が第１の配線層Ｌ１とされ、コア材２１ｂの上面および下面がそれぞれ第２の配線層Ｌ２および第３の配線層Ｌ３とされ、プリプレグ２１ｃの下面が第４の配線層Ｌ４とされており、各配線層には、例えば、銅箔等の導電部材で構成される配線が設けられている。配線層間における配線同士の接続は、ビア２５によって行われる。
配線基板２０は、基体２１の上面である第１の面Ｓ１を覆うソルダーレジスト２２を備えている。第１の配線層Ｌ１に配置された配線は、ソルダーレジスト２２によって覆われている。すなわち、ソルダーレジスト２２は、外層配線である第１の配線層Ｌ１に配置された配線を保護する保護部材として機能する。第１の配線層Ｌ１において配線が形成されていない部分は、基体２１とソルダーレジスト２２とが接触している。
また、配線基板２０は、基体２１の下面である第２の面Ｓ２を覆うソルダーレジスト２３を備えている。第４の配線層Ｌ４に配置された配線は、ソルダーレジスト２３によって覆われている。すなわち、ソルダーレジスト２３は、外層配線である第４の配線層Ｌ４に配置された配線を保護する保護部材として機能する。第４の配線層Ｌ４において配線が形成されていない部分は、基体２１とソルダーレジスト２３とが接触している。
第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃは、それぞれ、配線基板２０の第１の面Ｓ１の側に設けられている。第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃは、ソルダーレジスト２２の表面に設けられたダイアタッチ材１１によって配線基板２０に接合されている。ダイアタッチ材１１として、例えば、銀ペースト、異方導電性接着フィルム、ダイアタッチフィルムなどを用いることができる。
本実施形態において、第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃは、それぞれ、主面の外形が正方形であり、第１の半導体チップ１０Ａの大きさは、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃの大きさよりも大きい。第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃは、互いに同じ機能を有する同種の半導体チップであり、互いに同じ大きさである。
第１の半導体チップ１０Ａは、配線基板２０の中央に配置されている。配線基板２０において、第１の半導体チップ１０Ａの搭載領域を第１の領域Ａ１とする。すなわち、配線基板２０の第１の領域Ａ１は、第１の半導体チップ１０Ａによって支持される領域である。第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃは、配線基板２０の第１の領域Ａ１の外側に設けられており、第１の半導体チップ１０Ａを間に挟むように、第１の半導体チップ１０Ａの左右に配置されている。
図２Ａに示すように、第１の半導体チップ１０Ａは、ワイヤー１２によって配線基板２０の第１の配線層Ｌ１に配置された配線に電気的に接続されている。ソルダーレジスト２２は、第１の配線層Ｌ１に配置された配線の、ワイヤー１２が接続される部分を露出させる開口部を有している。
また、図１に示すように、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃは、それぞれ、ワイヤー４１および４２によって配線基板２０の第１の配線層Ｌ１に配置された配線に電気的に接続されている。ソルダーレジスト２２は、第１の配線層Ｌ１に配置された配線の、ワイヤー４１および４２が接続される部分を露出させる開口部を有している。
配線基板２０の第２の面Ｓ２の側には、外部接続端子として機能する複数の半田バンプ３０が設けられている。半田バンプ３０は、配線基板２０の第４の配線層Ｌ４に配置された配線の一部であるランド部２６に接続されている。ソルダーレジスト２３は、第４の配線層Ｌ４に配置されたランド部２６を露出させる開口部を有している。複数の半田バンプ３０は、配線基板２０の外周領域に設けられている。すなわち複数の半田バンプ３０は、第１の半導体チップ１０Ａの外周を囲むように設けられている。配線基板２０において、複数の半田バンプ３０が配置される領域を第２の領域Ａ２とする。すなわち配線基板２０の第２の領域Ａ２は、複数の半田バンプ３０によって支持される領域である。半導体装置１は、最終製品に組み込まれた状態において、図２Ｃに示すように、実装基板６０上に実装される。実装基板６０は、複数の半田バンプ３０の各々に対応する複数の電極６１を有している。複数の電極６１に半田バンプ３０の各々が接合されることにより、半導体装置１は、実装基板６０上に固定される。すなわち、配線基板２０の第２の領域Ａ２は、実装基板６０に接合された複数の半田バンプ３０によって支持される領域である。
配線基板２０において、半田バンプ３０の配置領域である第２の領域Ａ２は、第１の半導体チップ１０Ａの搭載領域である第１の領域Ａ１とオーバーラップしていない。すなわち、第２の領域Ａ２は、間隙を隔てて第１の領域Ａ１から離間している。配線基板２０は、第１の領域Ａ１と第２の領域Ａ２との間に、第１の半導体チップ１０Ａおよび半田バンプ３０のいずれによっても支持されないフリー領域を有する。このフリー領域を第３の領域Ａ３とする。
フリー領域を有する配線基板２０を備えた半導体装置１に熱ストレスが加わると、図３に示すように、フリー領域である第３の領域Ａ３を起点として配線基板２０に撓み（反り）が生じる。熱ストレスの印加によって配線基板２０に撓みが生じるのは、配線基板２０の熱膨張係数が、第１の半導体チップ１０Ａおよびダイアタッチ材１１の熱膨張係数よりも大きいためである。
配線基板２０の撓みに起因して配線基板２０に発生する応力は、第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃの外縁（エッジ）の直下領域に集中する。以下、この領域を応力集中領域Ｂ１とする。応力集中領域Ｂ１は、各半導体チップの外縁の投影線を中心として当該半導体チップの外側および内側の所定範囲に及ぶ領域のうち、半田バンプ３０の配置領域である第２の領域Ａ２以外の領域である。応力集中領域Ｂ１内において応力が特に大きくなるのは、複数の配線層のうち、チップ搭載面である第１の面Ｓ１から最も離間した第２の面Ｓ２上である第４の配線層Ｌ４である。これは、配線基板２０の第１の面Ｓ１側は、半導体チップが搭載され、半導体チップによる支持力が及ぶことから撓みによる応力が比較的小さくなり、一方、第２の面Ｓ２側は、半導体チップによる支持力が及びにくく、撓みによる応力が比較的大きくなるためである。従って、第４の配線層Ｌ４に配置された配線が、応力集中領域Ｂ１を通過する場合、当該配線は、応力集中領域Ｂ１内に延在する部分において断線を生じるリスクが高くなる。
本実施形態に係る配線基板２０においては、第４の配線層Ｌ４の応力集中領域Ｂ１内に延在する領域が配線配置禁止領域Ｃ１とされている。すなわち、配線基板２０に設けられた配線のうち、応力集中領域Ｂ１を通過する配線は、当該配線の応力集中領域Ｂ１内に延在する部分が、第４の配線層Ｌ４以外の配線層（第１の配線層Ｌ１、第２の配線層Ｌ２および第３の配線層Ｌ３のいずれか）に配置されている。換言すれば、第４の配線層Ｌ４の応力集中領域Ｂ１内に延在する部分は、配線が配置されておらず、当該部分において配線基板２０の基体２１は、ソルダーレジスト２３と接触している。このように、応力集中領域Ｂ１を通過する配線の、応力集中領域Ｂ１内に延在する部分を、第４の配線層Ｌ４以外の配線層に配置することにより、熱ストレスが加わった場合に、当該配線が断線を生じるリスクを低減することができる。
図１および図２Ａ〜図２Ｃには、応力集中領域Ｂ１を通過する配線の一例として、第２の半導体チップ１０Ｂと第３の半導体チップ１０Ｃとの双方に接続された接続配線２４が示されている。接続配線２４は、一端が、第４の配線層Ｌ４および第１の配線層Ｌ１に分岐しており、接続配線２４の第４の配線層Ｌ４に配置された部分が、ランド部２６を介して半田バンプ３０に接続され、接続配線２４の第１の配線層Ｌ１に配置された部分が、ワイヤー４１を介して第２の半導体チップ１０Ｂに接続されている。接続配線２４は、他端が、第１の配線層Ｌ１に配置され、ワイヤー４２を介して第３の半導体チップ１０Ｃに接続されている。接続配線２４は、一端から第１の半導体チップ１０Ａの下方を通って他端に至るようにレイアウトされている。すなわち、接続配線２４は、応力集中領域Ｂ１である第１の半導体チップ１０Ａの外縁の直下領域を通過する。接続配線２４は、応力集中領域Ｂ１内に延在する部分が、第４の配線層Ｌ４以外の配線層に退避するように設けられている。図２に示す例では、接続配線２４の応力集中領域Ｂ１内に延在する部分が、第３の配線層Ｌ３および第２の配線層Ｌ２に配置されている。
ここで、図４は、比較例に係る半導体装置１Ｘの構成を示す平面透視図、図５は、図４における５−５線に沿った断面図である。比較例に係る半導体装置１Ｘは、接続配線２４Ｘの配置が、本発明の実施形態に係る半導体装置１における接続配線２４の配置と異なる。接続配線２４Ｘは、接続配線２４と同様、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃの双方に接続された配線であり、応力集中領域Ｂ１を通過する配線である。
比較例に係る接続配線２４Ｘは、応力集中領域Ｂ１内に延在する部分が、第４の配線層Ｌ４に配置されている。上記のように、応力集中領域Ｂ１内において応力が特に大きくなるのは、複数の配線層のうち、第４の配線層Ｌ４であるため、接続配線２４Ｘの応力集中領域Ｂ１内に延在する部分を第４の配線層Ｌ４に配置すると、当該部分において断線を生じるリスクが高くなる。一方、本発明の実施形態に係る半導体装置１によれば、接続配線２４は、応力集中領域Ｂ１内に延在する部分が、第４の配線層Ｌ４以外の配線層に退避するように設けられているので、熱ストレスが加わった場合に、接続配線２４が断線を生じるリスクを低減することができる。
以下において、配線基板２０の設計方法について説明する。図６は、配線基板２０の設計手順の一例を示す設計フロー図である。
ステップＰ１において、第１の半導体チップ１０Ａ、第２の半導体チップ１０Ｂおよび第３の半導体チップ１０Ｃがそれぞれ搭載される第１のチップ搭載領域、第２のチップ搭載領域、第３のチップ搭載領域を定める。第２のチップ搭載および第３のチップ搭載領域は、第１のチップ搭載領域である第１の領域Ａ１の外側に配置される。
ステップＰ２において、半田バンプ３０の配置領域を、第１のチップ搭載領域から離間した領域内に定める。すなわち、半田バンプ３０の配置領域は、第１の領域Ａ１から離間した領域である第２の領域Ａ２内に定められる。
ステップＰ３において、第１のチップ搭載領域、第２のチップ搭載領域、第３のチップ搭載領域の各々の外縁の投影線を中心として当該半導体チップの外側および内側の所定範囲に及ぶ領域のうち、半田バンプ３０の配置領域である第２の領域Ａ２以外の領域を応力集中領域Ｂ１として定める。
ステップＰ４において、第１の配線層Ｌ１〜第４の配線層Ｌ４に配線を配置する。ステップＰ３において定められた応力集中領域Ｂ１を通過する配線については、当該配線の応力集中領域Ｂ１内に延在する部分を、第４の配線層Ｌ４以外の配線層に配置する。
以上の説明から明らかなように、本発明の実施形態に係る半導体装置１および配線基板の設計方法によれば、半導体チップの搭載領域と半田バンプ等の外部接続端子の配置領域とがオーバーラップしないフリー領域を有する配線基板を備えた半導体装置において、配線に断線が生じるリスクを低減することが可能である。
なお、本実施形態では、配線基板２０が４層の配線層を有する場合を例示しているが配線層の層数は適宜変更することが可能である。
また、本実施形態では、配線基板２０上に複数の半導体チップを搭載する場合を例示したが、配線基板上に１つの半導体チップを搭載する構成に本発明を適用することも可能である。
また、本実施形態では、第４の配線層Ｌ４に対してのみ配線配置禁止領域Ｃ１を設定する場合を例示したが、第３の配線層Ｌ３及び第２の配線層Ｌ２においても応力集中領域Ｂ１において断線を生じるリスクが高い場合には、第４の配線層Ｌ４のみならず、第３の配線層Ｌ３および第２の配線層Ｌ２においても、応力集中領域Ｂ１内に延在する領域を、配線配置禁止領域Ｃ１として設定してもよい。
１ 半導体装置
１０Ａ 第１の半導体チップ
１０Ｂ 第２の半導体チップ
１０Ｃ 第３の半導体チップ
２０ 配線基板
２１ 基体
２４ 接続配線
３０ 半田バンプ
Ａ１ 第１の領域
Ａ２ 第２の領域
Ａ３ 第３の領域
Ｂ１ 応力集中領域
Ｃ１ 配線配置禁止領域
Ｌ１ 第１の配線層
Ｌ２ 第２の配線層
Ｌ３ 第３の配線層
Ｌ４ 第４の配線層

Claims (10)

  1. 半導体チップと、
    前記半導体チップが搭載される側の第１の面および前記第１の面とは反対側の第２の面を備えると共に、前記半導体チップが搭載される第１の領域および前記第１の領域から離間した第２の領域を備える基体と、
    前記基体の前記第２の面上に設けられた導電部材と、
    前記導電部材を覆うように前記基体の前記第２の面に設けられ且つ前記導電部材の前記第２の領域に配置された部分を部分的に露出させる開口部を備えた保護部材と、
    前記開口部を介して前記導電部材に接続された外部接続端子と、
    を備え、
    前記保護部材は、前記第１の領域の外縁に対応する部分において前記基体と接している
    半導体装置。
  2. 前記基体の前記第１の面の側の前記第１の領域とは異なる領域に前記半導体チップとは別の半導体チップが搭載されている
    請求項１に記載の半導体装置。
  3. 前記保護部材は、前記第２の領域に対応する領域にのみ前記開口部を有する
    請求項１または請求項２に記載の半導体装置。
  4. 前記導電部材は、
    前記第２の領域に対応する前記第２の面上に形成されると共に前記外部接続端子に接続された第１の導電部材と、
    前記第１の領域に対応する前記第２の面上に形成されると共に前記第１の導電部材に電気的に接続された第２の導電部材と、
    を備える
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 第１の半導体チップと、
    第１の面および前記第１の面とは反対側の第２の面を有し、前記第１の面の側に前記第１の半導体チップが搭載され且つ前記第２の面上を配線層の１つとして含む複数の配線層の各々に配線を有する配線基板と、
    前記配線基板の前記第１の半導体チップが搭載された第１の領域から離間した第２の領域内において、前記第２の面上に配置された配線に接続された外部接続端子と、
    を含み、
    前記配線基板は、前記第１の半導体チップの外縁に対応する領域を通過する第１の配線を含み、前記第１の配線の、前記第１の半導体チップの外縁に対応する領域内に延在する部分が、前記複数の配線層のうちの前記第２の面上以外の配線層に設けられている
    半導体装置。
  6. 前記配線基板の前記第１の領域の外側において前記第１の面の側に搭載された第２の半導体チップを更に含み、
    前記第１の配線は、前記第２の半導体チップに接続されている
    請求項５に記載の半導体装置。
  7. 前記配線基板の前記第１の領域の外側において、前記第１の面の側に搭載され且つ前記第２の半導体チップとの間に前記第１の半導体チップを挟むように設けられた第３の半導体チップを更に含み、
    前記第１の配線は、前記第３の半導体チップに接続されている
    請求項６に記載の半導体装置。
  8. 前記第２の領域は、前記第１の領域との間に間隙を隔てて前記第１の領域を囲む領域であり、前記第２の領域内に複数の外部接続端子が、前記第１の半導体チップの外周を囲むように設けられている
    請求項５から請求項７のいずれか１項に記載の半導体装置。
  9. 第１の面および前記第１の面とは反対側の第２の面を有し、前記第１の面の側に半導体チップが搭載され、前記第２の面の側に外部接続端子が設けられ、且つ前記第２の面上を配線層の１つとして含む複数の配線層の各々に配線を有する配線基板の設計方法であって、
    前記半導体チップが搭載されるチップ搭載領域を定める第１のステップと、
    前記外部接続端子の配置領域を、前記チップ搭載領域から離間した領域内に定める第２のステップと、
    前記チップ搭載領域の外縁に対応する領域を特定領域として定める第３のステップと、
    前記複数の配線層の各々に配線を配置する第４のステップと、
    を含み、
    前記第４のステップにおいて、前記特定領域を通過する配線の、前記特定領域に延在する部分を、前記複数の配線層のうちの前記第２の面上以外の配線層に配置する
    設計方法。
  10. 前記第１のステップにおいて、複数の半導体チップの各々が搭載される複数のチップ搭載領域を設定し、
    前記第２のステップにおいて、前記複数のチップ搭載領域の各々の外縁に対応する領域のうち、前記外部接続端子の配置領域以外の領域を前記特定領域として定める
    請求項９に記載の設計方法。
JP2016203694A 2016-10-17 2016-10-17 半導体装置および配線基板の設計方法 Active JP6806520B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016203694A JP6806520B2 (ja) 2016-10-17 2016-10-17 半導体装置および配線基板の設計方法
US15/782,365 US10347573B2 (en) 2016-10-17 2017-10-12 Semiconductor device and wiring board design method
CN201710963118.8A CN107958875B (zh) 2016-10-17 2017-10-17 半导体装置以及布线基板的设计方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016203694A JP6806520B2 (ja) 2016-10-17 2016-10-17 半導体装置および配線基板の設計方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020201934A Division JP7020629B2 (ja) 2020-12-04 2020-12-04 半導体装置

Publications (2)

Publication Number Publication Date
JP2018067575A true JP2018067575A (ja) 2018-04-26
JP6806520B2 JP6806520B2 (ja) 2021-01-06

Family

ID=61904698

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016203694A Active JP6806520B2 (ja) 2016-10-17 2016-10-17 半導体装置および配線基板の設計方法

Country Status (3)

Country Link
US (1) US10347573B2 (ja)
JP (1) JP6806520B2 (ja)
CN (1) CN107958875B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7058772B2 (ja) * 2019-01-28 2022-04-22 三菱電機株式会社 基板アセンブリ及び空気調和装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5294750A (en) * 1990-09-18 1994-03-15 Ngk Insulators, Ltd. Ceramic packages and ceramic wiring board
US5763947A (en) * 1996-01-31 1998-06-09 International Business Machines Corporation Integrated circuit chip package having configurable contacts and a removable connector
US6255599B1 (en) * 1997-08-18 2001-07-03 Ibm Relocating the neutral plane in a PBGA substrate to eliminate chip crack and interfacial delamination
JP3497464B2 (ja) 2000-11-24 2004-02-16 沖電気工業株式会社 半導体装置を実装する実装基板および実装構造
JP3841079B2 (ja) * 2002-11-12 2006-11-01 日本電気株式会社 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法
US20040099958A1 (en) * 2002-11-21 2004-05-27 Schildgen William R. Crack resistant interconnect module
JP4355313B2 (ja) 2005-12-14 2009-10-28 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP2007184414A (ja) * 2006-01-06 2007-07-19 Matsushita Electric Ind Co Ltd 半導体素子実装用基板、半導体装置及び電子機器
US8119924B2 (en) * 2006-03-31 2012-02-21 Nec Corporation Wiring board, packaging board and electronic device
JP2010050150A (ja) * 2008-08-19 2010-03-04 Panasonic Corp 半導体装置及び半導体モジュール
JP2011192678A (ja) 2010-03-11 2011-09-29 Renesas Electronics Corp 電子装置および基板
JP5993248B2 (ja) * 2012-08-27 2016-09-14 新光電気工業株式会社 電子部品内蔵基板及びその製造方法
JP5762376B2 (ja) * 2012-09-21 2015-08-12 日本特殊陶業株式会社 配線基板及びその製造方法
JP6197619B2 (ja) * 2013-12-09 2017-09-20 富士通株式会社 電子装置及び電子装置の製造方法
US20160111380A1 (en) * 2014-10-21 2016-04-21 Georgia Tech Research Corporation New structure of microelectronic packages with edge protection by coating
US20160174365A1 (en) * 2014-12-15 2016-06-16 Bridge Semiconductor Corporation Wiring board with dual wiring structures integrated together and method of making the same

Also Published As

Publication number Publication date
CN107958875A (zh) 2018-04-24
US10347573B2 (en) 2019-07-09
US20180108603A1 (en) 2018-04-19
JP6806520B2 (ja) 2021-01-06
CN107958875B (zh) 2023-12-05

Similar Documents

Publication Publication Date Title
JP5942951B2 (ja) 電子装置
JP5185885B2 (ja) 配線基板および半導体装置
JP5522077B2 (ja) 半導体装置
JP2016213308A (ja) プリント回路板及びプリント配線板
JP4844216B2 (ja) 多層回路配線基板及び半導体装置
JP6160308B2 (ja) 積層基板
JP2010278133A (ja) 回路基板
KR101139084B1 (ko) 다층 프린트 기판 및 그 제조 방법
JP6102770B2 (ja) 高周波モジュール
JP6806520B2 (ja) 半導体装置および配線基板の設計方法
US10085353B2 (en) Solder bridging prevention structures for circuit boards and semiconductor packages
TWI501370B (zh) 半導體封裝件及其製法
JP6323622B2 (ja) 部品実装基板
JP7020629B2 (ja) 半導体装置
JP2014167987A (ja) 半導体装置
JP2008098251A (ja) 配線基板
WO2017150060A1 (ja) 実装構造及びモジュール
JP2007005452A (ja) 半導体装置
JP2019040903A (ja) 回路基板及び半導体モジュール
JP6089557B2 (ja) 電子部品モジュール
JP6256575B2 (ja) 高周波モジュール
KR101320973B1 (ko) 집적회로 소자 패키지 및 이의 제조 방법
KR20180021955A (ko) 수직 적층된 칩들을 포함하는 팬 아웃 패키지 및 제조 방법
KR20160004106A (ko) 패키지 구조체 및 그 제조 방법
JP5601430B2 (ja) 電子装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190910

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200811

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201009

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201104

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201204

R150 Certificate of patent or registration of utility model

Ref document number: 6806520

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150