JP5906631B2 - 表示装置、表示方法および電子機器 - Google Patents

Description

本開示は、パルス幅変調で階調表示を行う表示装置、およびそのような表示装置に用いられる表示方法、ならびにそのような表示装置を備えた電子機器に関する。

近年、表示装置は、様々な電子機器に搭載されている。表示装置は、画質や消費電力などの観点から、液晶表示装置、プラズマ表示装置、有機ＥＬ表示装置などの様々な種類のものが開発されており、それらの特性に応じて、据置型のテレビジョン装置の他、携帯電話、携帯型情報端末など、様々な電子機器に適用されている。

表示装置の駆動方法としては、アナログ駆動方式と、デジタル駆動方式とがある。アナログ駆動方式は、例えば、アナログの画素電圧を各画素に供給するものであり、液晶表示装置や有機ＥＬ表示装置などに、しばしば用いられている。デジタル駆動方式は、例えば、パルス幅変調（ＰＷＭ；Pulse Width Modulation）されたデジタル信号を各画素に供給するものである。例えば、特許文献１には、表示データ（コード）の各ビットの重みに応じた時間間隔（サブフィールド期間）で、各ビットに対応した駆動電圧を各画素に供給することにより、画素の電気光学素子をオンオフ制御して表示を行う、デジタル駆動方式の表示装置が開示されている。

特開２００６−３４３６０９号公報

ところで、表示装置は、一般に画質が高いことが望まれる。デジタル駆動方式の表示装置では、各画素は、印加されたデジタル信号の波形の時間平均値に応じた輝度で表示を行うが、デジタル信号のコード値の変化に対して、画素の輝度がなめらかに変化しない場合がある。この場合には、階調表示を正常に行うことができないため、画質が低下してしまうおそれがある。

本開示はかかる問題点に鑑みてなされたもので、その目的は、画質を高めることができる表示装置および電子機器を提供することにある。

本開示の表示装置は、表示部と、駆動部と、補正部とを備えている。表示部は、表示画素を含むものである。駆動部は、複数ビットからなる階調コードの各ビットの重みに応じた駆動間隔で、各ビットの値に基づいて表示画素を駆動するものである。補正部は、階調コードの最上位ビットまたは最上位ビットから複数個分のビットの各々に対応する駆動間隔をそれぞれ複数に分割し、階調コードを、分割により生じた駆動間隔の数だけ多いビット数の階調コードに変換し、その変換後の階調コードを、その一部を省いた階調コードに変換することによって階調コードを補正し、その分割された駆動間隔のうちの少なくとも１つを、表示画素の輝度が滑らかに変化するように補正するものである。

本開示の表示方法は、複数ビットからなる階調コードの各ビットの重みに応じた駆動間隔で表示画素を駆動することによって表示を行い、階調コードの最上位ビットまたは最上位ビットから複数個分のビットの各々に対応する駆動間隔をそれぞれ複数に分割し、階調コードを、分割により生じた駆動間隔の数だけ多いビット数の階調コードに変換し、その変換後の階調コードを、その一部を省いた階調コードに変換することによって階調コードを補正し、その分割された駆動間隔のうちの少なくとも１つを、表示画素の輝度が滑らかに変化するように補正するものである。

本開示の電子機器は、上記表示装置を備えたものであり、例えば、テレビジョン装置、デジタルカメラ、パーソナルコンピュータ、ビデオカメラあるいは携帯電話等の携帯端末装置、プロジェクタなどが該当する。

本開示の表示装置、表示方法および電子機器では、表示画素は、階調コードの各ビットの重みに応じた駆動間隔で、各ビットの値に基づいて駆動される。その際、階調コードの最上位ビットまたは最上位ビットから複数個分のビットの各々に対応する駆動間隔がそれぞれ複数に分割され、その分割された駆動間隔のうちの少なくとも１つが、表示画素の輝度が滑らかに変化するように補正される。

本開示の表示装置、表示方法および電子機器によれば、階調コードの最上位ビットまたは最上位ビットから複数個分のビットの各々に対応する駆動間隔をそれぞれ複数に分割し、その分割された駆動間隔のうちの少なくとも１つを補正したので、画質を高めることができる。

本開示の実施の形態に係る表示装置の一構成例を表すブロック図である。 図１に示した変換回路の一構成例を表すブロック図である。 図１に示した表示装置の一動作例を表す模式図である。 図１に示した表示装置に係る階調コードを表す模式図である。 図１に示した画素の階調特性を表す説明図である。 図５に示した階調特性の一部を表す説明図である。 図６に示した階調特性の一部に係る階調コードを表す模式図である。 図１に示したビットプレーン幅調整部に係るビットプレーン幅の調整を表す説明図である。 階調特性の一部の例を表す説明図である。 図１に示した階調変換部に係る変換テーブルを表す説明図である。 図１に示した階調変換部に係る階調変換を表す説明図である。 図５に示した階調特性の他の一部を表す説明図である。 図１２に示した階調特性の他の一部に係る階調コードを表す模式図である。 図１に示した階調変換部に係る変換テーブルを表す他の説明図である。 図１に示した階調変換部に係る階調変換を表す他の説明図である。 変形例に係る階調コードを表す模式図である。 他の変形例に係る表示装置の一構成例を表すブロック図である。 他の変形例に係る表示装置の一構成例を表すブロック図である。 図１８に示した表示装置の一動作例を表す模式図である。 他の変形例に係る画素の階調特性を表す説明図である。 実施の形態に係る表示装置を適用したテレビジョン装置の外観構成を表す斜視図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．適用例

＜１．実施の形態＞
［構成例］
（全体構成例）
図１は、第１の実施の形態に係る表示装置の一構成例を表すものである。表示装置１は、パルス幅変調で階調表示を行う、デジタル駆動方式の表示装置である。なお、本開示の実施の形態に係る表示方法は、本実施の形態により具現化されるので、併せて説明する。この表示装置１は、表示パネル１０と、周辺回路２０とを備えている。

表示パネル１０は、複数の画素１１がマトリックス状に配置されたものである。画素１１は、表示パネル１０上の表示画面を構成する最小単位の点に対応するものである。画素１１は、表示パネル１０がカラー表示パネルである場合には、例えば赤、緑または青などの単色の光を発する副画素に相当し、表示パネル１０がモノクロ表示パネルである場合には、画素１１は、単色光（例えば白色光）を発する画素に相当する。

画素１１は、図示しないが、この例では、電気光学素子を含むメモリ内蔵の画素である。電気光学素子の種類としては、例えば、液晶セルや、有機ＥＬ（Electro Luminescence）セルなどが挙げられる。メモリの種類としては、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などが挙げられる。

表示パネル１０は、行方向に延伸する複数の走査線ＷＳＬと、列方向に延伸する複数のデータ線ＤＴＬとを有している。これらの走査線ＷＳＬおよびデータ線ＤＴＬの一端は、周辺回路２０に接続されている。上記した各画素１１は、走査線ＷＳＬとデータ線ＤＴＬとが互いに交差する箇所に配置されている。

この構成により、画素１１には、後述するように、１フレーム期間（１Ｆ）に対応する期間において複数回、データ線ＤＴＬを介して階調コードの各ビットの値が書き込まれる。この各ビットの値は、発光状態もしくは消光状態に対応するものである。そして、画素１１は、次に書き込まれるまでの時間、その状態（発光状態または消光状態）を維持する。これにより、画素１１は、発光状態になっている期間（発光期間）、または消光状態になっている期間（消光期間）の１フレーム期間における割合が変化することにより、階調表示を行う。すなわち、画素１１は、パルス幅変調により階調表示を行うようになっている。

周辺回路２０は、供給された映像信号Ｓdispおよび同期信号Ｓsyncに基づいて、表示パネル１０を駆動する回路である。映像信号Ｓdispは、この例では、１２ビットの階調データｃ１（ＬＳＢ）〜ｃ１２（ＭＳＢ）からなる４０９６階調の階調コードＣを含むものである。また、同期信号Ｓsyncは、例えば、垂直同期信号、水平同期信号、ドットクロック信号などである。

周辺回路２０は、階調補正回路２１と、コントローラ２４と、変換回路３０と、垂直駆動回路２６と、水平駆動回路２７とを有している。

階調補正回路２１は、表示パネル１０における階調表示を補正するものである。階調補正回路２１は、ビットプレーン幅調整部２２と、階調変換部２３とを有している。

ビットプレーン幅調整部２２は、後述するように、画素１１が、階調データの各ビットに対応した状態を維持する期間（ビットプレーンＢＰ）の時間幅を調整するものである。その際、ビットプレーン幅調整部２２は、この例では、階調データの最上位ビット（ＭＳＢ）に対応するビットプレーンＢＰを２つに分割し、各ビットプレーンＢＰの時間幅を調整するようになっている。また、ビットプレーン幅調整部２２は、後述するように、このビットプレーンＢＰの分割に伴い、１２ビットの階調データｃ１〜ｃ１２からなる４０９６階調の階調コードＣを、１３ビットの階調データｂ１〜ｂ１３からなる、同じ４０９６階調の階調コードＢにフォーマット変換する機能も有している。

階調変換部２３は、後述するように、階調コードＢのうちの一部の階調データを省くように、階調変換を行うものである。この階調変換部２３は、例えば、変換テーブルＴを用いて、この階調変換を行うようになっている。

階調補正回路２１では、ビットプレーン幅調整部２２および階調変換部２３が、映像信号Ｓdispおよび同期信号Ｓsyncに基づいて上述した処理を行う。そして、階調補正回路２１は、その処理結果に基づいて、映像信号Ｓdisp2および同期信号Ｓsync2を生成するようになっている。ここで、映像信号Ｓdisp2は、階調変換部２３によって階調変換された階調コードＢを含むものであり、同期信号Ｓsync2は、ビットプレーン幅調整部２２によって調整されたビットプレーンＢＰの時間幅等に関する情報を含むものである。

コントローラ２４は、階調補正回路２１から供給される同期信号Ｓsync2に基づいて、変換回路３０、水平駆動回路２７、および垂直駆動回路２６に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。具体的には、コントローラ２４は、変換回路３０に対して制御信号ＣＴＬＡを供給し、水平駆動回路２７に対して制御信号ＣＴＬＢを供給し、垂直駆動回路２６に対して制御信号ＣＴＬＣを供給する。制御信号ＣＴＬＡ，ＣＴＬＢ，ＣＴＬＣとしては、例えば、クロック信号、ラッチ信号、フレーム開始信号などが挙げられる。

変換回路３０は、同期信号Ｓsync2に同期した映像信号Ｓdisp2を、表示パネル１０の駆動に適した映像信号Ｓigに変換する回路である。

図２は、変換回路３０の一構成例を表すものである。変換回路３０は、フレームメモリ３１と、書込回路３２と、読出回路３３と、デコーダ３４とを有している。フレームメモリ３１は、表示パネル１０の解像度よりも多い記憶容量を有する映像表示用メモリであり、例えば、行アドレスと、列アドレスと、行アドレスおよび列アドレスと関連付けられた各画素１１の階調コードＢの各階調データとを記憶することができるようになっている。書込回路３２は、同期信号Ｓsync2に基づいて、フレームメモリ３１に対する階調データの書込アドレスＷadを生成するとともに、この書込アドレスＷadを、同期信号Ｓsync2に同期してフレームメモリ３１に出力するようになっている。書込アドレスＷadは、例えば、行アドレスおよび列アドレスを含むものである。読出回路３３は、制御信号ＣＴＬＡに基づいて、読出アドレスＲadを生成し、フレームメモリ３１に出力するようになっている。デコーダ３４は、フレームメモリ３１から出力された階調データを信号データＳigとして出力するようになっている。

垂直駆動回路２６は、制御信号ＣＴＬＣから特定されるアドレスデータに基づいて、各画素１１を行単位で選択するための走査パルスを含む走査線信号ＷＳを生成し、走査線ＷＳＬに出力する機能を有している。水平駆動回路２７は、制御信号ＣＴＬＢおよび信号データＳigに基づいて、各画素１１の階調データを含むデータ線信号ＤＴを生成し、データ線ＤＴＬに出力する。

この構成により、周辺回路２０では、後述するように、垂直駆動回路２６が、１フレーム期間（１Ｆ）において同じ画素１１を複数回ずつ選択し、水平駆動回路２７が、選択された画素１１に対して階調データの各ビットの値を書き込む。これにより、周辺回路２０は、各画素１１における１フレーム期間（１Ｆ）中の発光期間または消光期間の割合を段階的に制御するようになっている。

ここで、垂直駆動回路２６および水平駆動回路２７は、本開示における「駆動部」の一具体例に対応する。階調補正回路２１は、本開示における「補正部」の一具体例に対応する。ビットプレーンＢＰは、本開示における「駆動間隔」の一具体例に対応する。

［動作および作用］
続いて、本実施の形態の表示装置１の動作および作用について説明する。

（全体動作概要）
まず、図１を参照して、立体表示装置１の全体動作概要を説明する。階調補正回路２１は、映像信号Ｓdispおよび同期信号Ｓsyncに基づいて、表示パネル１０における階調表示を補正し、映像信号Ｓdisp2および同期信号Ｓsync2を生成する。具体的には、階調補正回路２１では、ビットプレーン幅調整部２２が、階調データの最上位ビットに対応するビットプレーンＢＰを２つに分割し、各ビットプレーンＢＰの時間幅を調整するとともに、１２ビットの階調コードＣを１３ビットの階調コードＢにフォーマット変換する。そして、階調変換部２３が、階調コードＢのうちの一部の階調データを省くように、階調変換を行う。コントローラ２４は、同期信号Ｓsync2に基づいて、変換回路３０、水平駆動回路２７、および垂直駆動回路２６の動作タイミングを制御する制御信号ＣＴＬＡ，ＣＴＬＢ，ＣＴＬＣをそれぞれ生成する。変換回路３０は、同期信号Ｓsync2に同期した映像信号Ｓdisp2を映像信号Ｓigに変換する。垂直駆動回路２６は、制御信号ＣＴＬＣに基づいて、走査線信号ＷＳを生成する。水平駆動回路２７は、制御信号ＣＴＬＢおよび信号データＳigに基づいて、データ線信号ＤＴを生成する。表示パネル１０の各画素１１は、データ線信号ＤＴおよび走査線信号ＷＳに基づいて、パルス幅変調により階調表示を行う。

（詳細動作）
次に、表示装置１の詳細動作を説明する。

図３は、表示装置１における表示動作の一例を模式的に表したものである。この例は、説明の便宜上、走査線ＷＳＬが８本の場合を示している。図３において、（Ａ），（Ｃ），（Ｅ），（Ｇ），（Ｉ），（Ｋ），（Ｍ），（Ｏ）は、それぞれ８本分の走査線信号ＷＳ（１）〜ＷＳ（８）を示し、（Ｂ），（Ｄ），（Ｆ），（Ｈ），（Ｊ），（Ｌ），（Ｎ），（Ｐ）は、それぞれ８行分の画素１１（１）〜（８）における表示を示している。

表示装置１では、垂直駆動回路２６が、１フレーム期間（１Ｆ）において、複数の走査パルスを走査線信号ＷＳ（例えば走査線信号ＷＳ（１）、図３（Ａ））として出力し、水平駆動回路２７が、それらの走査パルスのタイミングで階調コードＢの各ビットｂ１〜ｂ１３を出力することにより、画素１１は、階調コードＢ（階調データｂ１〜ｂ１３）に応じた表示を行う（例えば表示データＤ（１）、図３（Ｂ））。具体的には、画素１１は、例えばビットの値が“１”である場合には発光し、ビットの値が“０”である場合には消光する。すなわち、画素１１は、１フレーム期間における発光期間および消光期間の割合が変化することにより、階調表示を行う。なお、表示装置１では、垂直駆動回路２６は、互いに異なる行に同時に走査パルスを印加しないようになっており、これにより、各行の画素１１は、互いに独立して表示を行うことができる。

図３に示したように、表示装置１では、階調コードＢの各ビットｂ１〜ｂ１３の表示を行う期間（ビットプレーンＢＰ）の時間幅は、各ビットに応じたものとなっている。すなわち、階調データｂ１〜ｂ１１に係るビットプレーンＢＰ１〜ＢＰ１１の時間幅は、そのビットの重みに応じて、１（ＢＰ１）：２（ＢＰ２）：４（ＢＰ３）：８（ＢＰ４）：〜：５１２（ＢＰ１０）：１０２４（ＢＰ１１）の比率に設定されている。また、ビットプレーンＢＰ１２，１３の時間幅は、ビットブレーンＢＰ１１の時間幅と同程度に設定されている。

このように、ビットプレーンＢＰ１〜ＢＰ１３の各期間の時間幅を重み付けすることにより、階調コードＢの各ビットｂ１〜ｂ１３に基づいて画素１１を直接駆動することができる。

この階調コードＢは、ビットプレーン幅調整部２２において１２ビットの階調コードＣからフォーマット変換されたものである。次に、ビットプレーン幅調整部２２における、階調コードのフォーマット変換処理について説明する。

図４は、階調コードを表すものであり、（Ａ）は１２ビットの階調コードＣを示し、（Ｂ）は１３ビットの階調コードＢを示す。図４（Ａ），（Ｂ）のそれぞれにおいて、左側の図は、階調コードＣ，Ｂのコード例を示したものであり、右側の図は、そのコード例を、各ビットの重みに応じた幅とともに模式的に示したものである。すなわち、図４の右側の図は、図３に示したビットプレーンＢＰの配置およびその階調データに対応するものである。この図４の右側の図では、白部分は“１”を示し、ハッチ部分は“０”を示す。

外部から供給された映像信号Ｓdispに含まれている階調コードＣは、図４（Ａ）に示したように、通常の１２ビット（４０９６階調）の階調コードである。すなわち、各ビットの重みは、常に一つ下位のビットの２倍である。これにより、階調データｃ１〜ｃ１２に係るビットプレーンＢＰ１〜ＢＰ１２の幅は、そのビットの重みに応じて、１（ＢＰ１）：２（ＢＰ２）：４（ＢＰ３）：８（ＢＰ４）：〜：１０２４（ＢＰ１１）：２０４８（ＢＰ１２）の比率になっている。

ビットプレーン幅調整部２２は、このような１２ビットの階調データからなる４０９６階調の階調コードＣを、図４（Ｂ）に示した１３ビットの階調データからなる、同じ４０９６階調の階調コードＢにフォーマット変換する。ビットプレーン幅調整部２２は、このフォーマット変換において、まず、階調コードＣ（図４（Ａ））の最上位ビットｃ１２に対応するビットプレーンＢＰ１２を２つ（ビットプレーンＢＰ１２，ＢＰ１３）に分割する。そして、ビットプレーン幅調整部２２は、この分割に伴い、階調コードＣのうちの上位２ビット分の階調データｃ１１，ｃ１２に基づいて、階調コードＢのうちの上位３ビット分の階調データｂ１１，ｂ１２，ｂ１３を生成する。具体的には、ビットプレーン幅調整部２２は、図４（Ａ）示したように、ビットｃ１１，ｃ１２における“１”の領域を、ビットｃ１１，ｃ１２（ビットｂ１３〜ｂ１１）の領域内において下位側（左側）に寄せるように処理を行う。すなわち、例えば、階調コードが“２０４８”の場合において、階調コードＣの上位２ビット（ｃ１２，ｃ１１）の“１０”（図４（Ａ））は、階調コードｂの上位３ビット（ｂ１３，ｂ１２，ｂ１１）の“０１１”に変換される（図４（Ｂ））。これにより、ビットプレーン幅調整部２２は、図４に示したように、各コードにおいて、“１”である時間幅を維持したまま、その位置を下位側に移動させるように処理する。このようにすることで、後述するビットプレーン幅の調整を行いやすくすることができる。

（階調表示の補正）
次に、画素１１における階調表示の補正について説明する。まず、補正前の各画素１１の階調表示の特性について説明する。

図５は、補正前の画素１１の階調表示の特性を表すものである。階調コードＢと輝度Ｉとの関係は、一般に、階調コードＢが増加するにつれて、輝度Ｉが滑らかに単調増加することが望まれる。しかしながら、この例では、図５に示したように、階調コードＢが増加するにつれて、輝度Ｉは上昇していくものの、一部において輝度Ｉが大きく上昇し（部分Ｗ１）、あるいは輝度Ｉが低下し（部分Ｗ２）、なめらかな特性になっていない。このような特性を有する表示装置を用いて画像を表示した場合には、階調表示を正常に行うことができないため、画質が低下するおそれがある。

図６は、図５における部分Ｗ１を拡大したものである。この例では、階調コードＢが２０４７から２０４８に変化する際に、輝度Ｉが大幅に上昇している。

図７は、階調コードＢが２０４７および２０４８である場合の階調データｂ１〜ｂ１３を、ビットプレーンＢＰとともに表すものである。階調コードＢが２０４７である場合には、階調データｂ１〜ｂ１１の値が“１”であり、階調データｂ１２，ｂ１３の値が“０”である。一方、階調コードＢが２０４８である場合には、階調データｂ１１，ｂ１２の値が“１”であり、階調データｂ１〜ｂ１０，ｂ１３の値が“０”である。このように、階調コードＢがひとつ増えることにより、上位側（この例ではｂ１２）に“１”が生じる場合には不連続性が生じるおそれがある。すなわち、上位のビットほど対応するビットプレーンの幅は広いため、輝度Ｉへの影響が大きくなるためである。具体的には、例えば画素１１が液晶セルにより構成される場合、液晶分子は電圧の印加に対してすぐに応答できず、ゆっくりと応答してその向きを変化させる。よって、階調コードＢが２０４７の場合と２０４８の場合とで、電圧を印加するタイミングが異なるため、例えば液晶分子が倒れるタイミングが異なり、輝度に上述したような不連続性が生じるおそれがある

このように、階調コードＢが増加する際に、輝度Ｉが大幅に上昇する場合には、ビットプレーン幅調整部２２が、以下に説明するように、ビットプレーン幅を調整することにより、その急峻な上昇量を抑えるように動作する。

図８は、ビットプレーン幅調整部２２におけるビットプレーン幅の調整を模式的に表すものであり、（Ａ）は調整前の各ビットプレーンＢＰを示し、（Ｂ）は調整後の各ビットプレーンＢＰを示す。

図６，７に示したように、この例では、階調データｂ１２に“１”が生じる際に、輝度Ｉが大幅に上昇している。このような場合には、図８に示したように、階調データｂ１２に対応するビットプレーンＢＰ１２の幅を狭めることにより、その急峻な上昇量を抑えることができる。その際、ビットプレーン幅調整部２２は、ビットプレーンＢＰ１〜ＢＰ１３の幅の和を維持するように、各バックブレーンＢＰ１〜ＢＰ１３の幅を調整する。すなわち、図３に示したように、ビットプレーンＢＰ１〜ＢＰ１３の和は、通常、外部から供給される映像信号Ｓdispおよび同期信号Ｓsyncにより定まる１フレーム期間（１Ｆ）に対応するものであり、表示装置１において任意に変更することはできないからである。

表示装置１では、１２ビットの階調コードＣを１３ビットの階調コードＢにフォーマット変換し、そのフォーマット変換後の階調コードＢに対してビットプレーン幅の調整を行っている。すなわち、表示装置１では、上位のビットｂ１１〜ｂ１３に係る、ほぼ同じ時間幅を有するビットプレーンＢＰ１１〜ＢＰ１３に対してビットプレーン幅の調整を行っている。これにより、１２ビットの階調コードＣに対してビットプレーン幅の調整を行う場合に比べて、最上位ビットｂ１３の重みが半分に低減されるとともに、調整対象となるビットプレーンＢＰ数が増えるため、より自由度の高い調整が可能になる。具体的には、図４に示したように、ビットプレーンＢＰ１１〜ＢＰ１３のそれぞれの幅は、階調コードＢにおける１０２４のコード幅に対応するものである。すなわち、表示装置１は、１０２４ごとに生じる不連続性を補正することができるようになる。

このようにして、表示装置１では、ビットプレーンＢＰ１２の幅を狭めることにより、例えば、図６に示した輝度Ｉの急峻な上昇量を抑えることができる。

ところで、一般に調整には分解能があり、上述した急峻な上昇が過度に調整されてしまう場合もありうる。そのような場合における補正を、次に説明する。

図９は、過度にビットプレーン幅が調整された場合の、階調コードＢと輝度Ｉとの関係を表すものである。図６では、階調コードＢが増加する際に、輝度Ｉが大幅に上昇したが、図９では、階調コードＢが増加する際に、輝度Ｉが逆に減少している。すなわち、図９に示した特性は、単調増加性を失っている。このような特性は、例えば、ビットプレーン幅調整の分解能が十分に高くない場合において、ビットプレーンＢＰ１２の幅を、所望の幅よりも狭くしたことにより生じる。

このように、階調コードＢが増加する際に、輝度Ｉが減少する場合には、階調変換部２３が、階調コードＢの一部を省くように階調変換することにより、その減少量を抑えることができる。具体的には、図９に示した例では、階調コードＢが２０４８〜２０７６の範囲にある場合の輝度Ｉは、階調コードＢが２０４７である場合の輝度Ｉよりも低くなっている。よって、階調コードＢが２０４８〜２０７６の範囲を省くことにより、以下に示すように、単調増加性を得ることができる。

図１０は、階調変換部２３の変換テーブルＴの一例を表すものであり、図１１は、この
変換テーブルＴを用いた階調変換処理の一例を表すものである。

階調変換部２３は、例えば図１０に示したような変換テーブルＴを用いて階調コードＢの階調変換を行う。この例では、階調変換部２３は、階調コードＢとして２０４７が入力された場合には、そのまま２０４７を出力し、階調コードＢとして２０４８が入力された場合には、２０７７を出力する。すなわち、階調変換部２３は、２０４８〜２０７６の範囲を省くことにより、階調コードＢをスキップする。これにより、図１１に示したように、階調変換部２３は、破線で示した特性を実線で示した特性に階調変換することができ、階調コードＢの増加に応じて、輝度Ｉは単調増加するようになる。

このように、表示装置１では、ビットブレーン幅の調整（ビットプレーン幅調整部２２）、および階調変換（階調変換部２３）により、図５に示した部分Ｗ１の不連続性を改善することができる。

次に、図５に示した部分Ｗ２の特性の補正について説明する。

図１２は、図５における部分Ｗ２を拡大したものである。この例では、階調コードＢが１０２３から１０２４に変化する際に、輝度Ｉが減少している。すなわち、図１２に示した特性は、単調増加性を失っている。

図１３は、階調コードＢが１０２３および１０２４である場合の階調データｂ１〜ｂ１３、ビットプレーンＢＰ１とともに表すものである。階調コードＢが１０２３である場合には、階調データｂ１〜ｂ１０の値が“１”であり、階調データｂ１１〜ｂ１３の値が“０”である。一方、階調コードＢが１０２４である場合には、階調データｂ１１の値が“１”であり、階調データｂ１〜ｂ１０，ｂ１２，ｂ１３の値が“０”である。この場合でも、階調コードＢがひとつ増える際、上位側（この例ではｂ１１）に“１”が生じることにより、輝度Ｉに不連続性が生じる。

この場合には、図１０，１１に示した方法と同様に、階調変換部２３における階調変換処理により、この不連続性を改善することができる。すなわち、図１４に示したように、階調変換部２３は、１０２４〜１０５０の範囲を省くことにより、階調コードＢをスキップする。これにより、階調変換部２３は、図１５に示したように、破線で示した特性を実線で示した特性に階調変換することができ、階調コードＢの増加に応じて、輝度Ｉは単調増加するようになる。

このように、表示装置１では、階調変換（階調変換部２３）により、図５に示した部分Ｗ２の不連続性を改善することができる。

［効果］
以上のように本実施の形態では、ビットプレーン幅を調整したので、階調コードの変化に対して、画素の輝度が局所的に大幅に変化する場合に、その上昇量を低減することができ、輝度をなめらかに変化させることができる。

また、本実施の形態では、ビットプレーン幅を分割したので、より自由度の高い調整を行うことができる。

また、本実施の形態では、階調コードの一部を省くように階調変換するようにしたので、階調コードの変化に対して、画素の輝度が単調に変化しない場合に、単調性を改善することができ、輝度をなめらかに変化させることができる。

［変形例１−１］
上記実施の形態では、階調コードＢの最上位ビットに対応するビットプレーンＢＰのみを分割したが、これに限定されるものではなく、これに代えて、例えば、さらにその下位のビットに対応するビットプレーンＢＰをも分割してもよい。以下に、その一例を説明する。

図１６は、本変形例に係る階調コードＢを表すものである。本変形例に係る階調コードＢは、２３ビットの階調データからなる４０９６階調のコードである。この階調コードＢは、階調コードＣ（図４（Ａ））の上位３ビットｃ１０〜ｃ１２に対応するビットプレーンＢＰ１０〜ＢＰ１２を分割したものである。すなわち、階調コードＣ（図４（Ａ））のビットｃ１２に対応するビットプレーンを８つに分割し、階調コードＣのビットｃ１１に対応するビットプレーンを４つに分割し、階調コードＣのビットｃ１０に対応するビットプレーンを２つに分割している。この場合には、階調コードＢのうちの上位１５ビット分の階調データｂ９〜ｂ２３は、階調コードＣのうちの上位４ビット分の階調データｃ９〜ｃ１２に基づいて、図４（Ａ），（Ｂ）と同様に生成される。

図１６に示したように、ビットプレーンＢＰ９〜ＢＰ２３のそれぞれの幅は、階調コードＢにおける２５６のコード幅に対応するものである。すなわち、図１６の例では、２５６ごとの不連続性を補正することができるようになる。

［変形例１−２］
上記実施の形態では、ビットプレーン幅調整部２２は、輝度Ｉが急峻に上昇する場合（部分Ｗ１）において、図８に示したように、ビットプレーン幅を狭めるように調整したが、これに限定されるものではない。例えば、輝度Ｉが減少する場合（部分Ｗ２）には、ビットプレーン幅調整部２２は、ビットプレーン幅を広げるように調整してもよい。具体的には、ビットプレーン幅調整部２２は、図１２に示した場合において、ビットプレーンＢＰ１１の幅を広げることにより、例えば、輝度Ｉが単調増加するように補正することができる。

［変形例１−３］
上記実施の形態では、階調補正回路２１は、ビットプレーン幅調整部２２および階調変換部２３の両方を有するようにしたが、これに限定されるものではなく、これに代えて、例えば、図１７に示したように、ビットプレーン幅調整部２２のみを有するようにしてもよいし、図１８に示したように、階調変換部２３のみを有するようにしてもよい。なお、階調変換部２３のみを有する場合には、階調コードＣから階調コードＢにフォーマット変換を行わず、階調コードＣのまま階調変換部２３により階調変換が行われるため、本変形例に係る表示装置では、図１９に示したように、１２ビットの階調データｃ１〜ｃ１２からなる階調コードＣに基づいて表示動作が行われる。

本変形例に係る表示装置は、例えば、画素１１の階調特性の不連続性の大部分が、図５に示した部分Ｗ１，Ｗ２のうちのいずれか一方である場合に適用することができる。すなわち、例えば、画素１１の階調特性が、図２０に示したような特性である場合には、例えば、階調変換部２３のみを備えた図１８の構成を適用することができる。

＜２．適用例＞
次に、上記実施の形態および変形例で説明した表示装置の適用例について説明する。

図２１は、上記実施の形態等の表示装置が適用されるテレビジョン装置の外観を表すものである。このテレビジョン装置は、例えば、フロントパネル５１１およびフィルターガラス５１２を含む映像表示画面部５１０を有しており、この映像表示画面部５１０は、上記実施の形態等に係る表示装置により構成されている。

上記実施の形態等の表示装置は、このようなテレビジョン装置の他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、携帯型ゲーム機、ビデオカメラ、あるいはプロジェクタなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記実施の形態等の表示装置は、映像を表示するあらゆる分野の電子機器に適用することが可能である。

以上、実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。

例えば、上記実施の形態等では、階調補正回路２１は、周辺回路２０の入力側に配置したが、これに限定されるものではなく、これに代えて、例えば、水平駆動回路２７の一部に構成してもよい。この場合には、例えば、ビットプレーン幅調整部２２により調整されたビットプレーンＢＰの時間幅等に関する情報を、例えば、垂直駆動回路２６や変換回路３０などに対して供給する必要がある。

また、例えば、上記実施の形態等では、図３に示したように、各画素１１に対して、階調コードＢの各ビットの値を、下位ビットｂ１から順に書き込んだが、これに限定されるものではなく、これに代えて、例えば上位ビットｂ１２から書き込んでもよい。また、このように階調コードＢの各ビットを下位もしくは上位から順に書き込むことに限定されず、例えば、図１６に示した場合において、ｂ２３、ｂ２１、…、ｂ１１、ｂ９、ｂ１、ｂ２、…、ｂ７、ｂ８、ｂ１０、ｂ１２、…ｂ２０、ｂ２２の順に書き込んでもよい。

また、例えば、上記実施の形態等では、ビットプレーンＢＰの時間幅を、そのビットの重みに応じて、１：２：４：８：…の比率にしたが、これに限定されるものではなく、画質に影響がない範囲で、比率を若干変化させてもよい。

なお、本技術は以下のような構成とすることができる。

（１）表示画素を含む表示部と、
複数ビットからなる階調コードの各ビットの重みに応じた駆動間隔で、各ビットの値に基づいて前記表示画素を駆動する駆動部と、
前記表示画素の輝度が滑らかに変化するように、前記駆動間隔および前記階調コードのうちの少なくとも一方を補正する補正部と
を備えた
表示装置。

（２）前記補正部は、複数の前記駆動間隔のうちの少なくとも１つを補正する
前記（１）に記載の表示装置。

（３）前記補正部は、前記階調コードの最上位ビットまたは最上位ビットから複数個分のビットの各々に対応する駆動間隔をそれぞれ複数に分割し、その分割された駆動間隔のうちの少なくとも１つを補正する
前記（２）に記載の表示装置。

（４）前記補正部は、前記階調コードを、分割により生じた駆動間隔の数だけ多いビット数の階調コードに変換することによって前記階調コードを補正する
前記（３）に記載の表示装置。

（５）前記補正部は、前記最上位ビットまたは前記最上位ビットから複数個分のビットと、その１つ下位のビットの値に基づいて、変換後の階調コードのうちの分割した駆動間隔に対応する複数のビットと、その１つ下位のビットの値を生成する
前記（４）に記載の表示装置。

（６）前記補正部は、変換後の階調コードを、その一部を省いた階調コードに変換することによって前記階調コードを補正する
前記（４）または（５）に記載の表示装置。

（７）前記補正部は、前記駆動間隔の和が一定になるように補正する
前記（２）から（６）のいずれかに記載の表示装置。

（８）前記補正部は、前記階調コードを、その一部を省いた階調コードに変換することによって前記階調コードを補正する
前記（２）から（７）のいずれかに記載の表示装置。

（９）前記補正部は、前記階調コードの最上位ビットまたは最上位ビットから複数個分のビットの各々に対応する駆動間隔をそれぞれ複数に分割し、前記階調コードを、分割により生じた駆動間隔の数だけ多いビット数の階調コードに変換することによって前記階調コードを補正する
前記（１）に記載の表示装置。

（１０）前記補正部は、前記階調コードを、その一部を省いた階調コードに変換することによって前記階調コードを補正する
前記（１）に記載の表示装置。

（１１）複数ビットからなる階調コードの各ビットの重みに応じた駆動間隔で表示画素を駆動することによって表示を行い、
前記表示画素の輝度が滑らかに変化するように、前記駆動間隔および前記階調コードのうちの少なくとも一方を補正する
表示方法。

（１２）表示装置と、
前記表示装置を利用した動作制御を行う制御部と
を備え、
前記表示装置は、
表示画素を含む表示部と、
複数ビットからなる階調コードの各ビットの重みに応じた駆動間隔で、各ビットの値に基づいて前記表示画素を駆動する駆動部と、
前記表示画素の輝度が滑らかに変化するように、前記駆動間隔および前記階調コードのうちの少なくとも一方を補正する補正部と
を有する
電子機器。

１，１Ｂ，１Ｃ…表示装置、１０…表示パネル、１１…画素、２０…周辺回路、２１…階調補正回路、２２…ビットプレーン幅調整部、２３…階調変換部、２４…コントローラ、２６…垂直駆動回路、２７…水平駆動回路、３０…変換回路、３１…フレームメモリ、３２…書込回路、３３…読出回路、３４…デコーダ、Ｂ，Ｃ…階調コード、ｂ１〜ｂ１３，ｃ１〜ｃ１２…階調データ（ビット）、ＢＰ１〜ＢＰ１３…ビットプレーン、ＣＴＬＡ，ＣＴＬＢ，ＣＴＬＣ…制御信号、ＤＴ…データ線信号、ＤＴＬ…データ線信号、Ｒad…読出アドレス、Ｓdisp，Ｓdisp2，Ｓig…映像信号、Ｓsync，Ｓsync2…同期信号、Ｔ…変換テーブル、Ｗad…書込アドレス、ＷＳ…走査線信号、ＷＳＬ…走査線信号。

Claims (7)

1. 表示画素を含む表示部と、
   複数ビットからなる階調コードの各ビットの重みに応じた駆動間隔で、各ビットの値に基づいて前記表示画素を駆動する駆動部と、
   前記階調コードの最上位ビットまたは最上位ビットから複数個分のビットの各々に対応する駆動間隔をそれぞれ複数に分割し、前記階調コードを、分割により生じた駆動間隔の数だけ多いビット数の階調コードに変換し、その変換後の階調コードを、その一部を省いた階調コードに変換することによって前記階調コードを補正し、その分割された駆動間隔のうちの少なくとも１つを、前記表示画素の輝度が滑らかに変化するように補正する補正部とを備えた表示装置。
2. 前記補正部は、前記分割された駆動間隔のうちの少なくとも１つを狭めることにより補正する
   請求項１に記載の表示装置。
3. 前記補正部は、前記分割された駆動間隔のうちの少なくとも１つを広げることにより補正する
   請求項１に記載の表示装置。
4. 前記補正部は、前記最上位ビットまたは前記最上位ビットから複数個分のビットと、その１つ下位のビットの値に基づいて、変換後の階調コードのうちの分割した駆動間隔に対応する複数のビットと、その１つ下位のビットの値を生成する
   請求項１から請求項３のいずれか一項に記載の表示装置。
5. 前記補正部は、前記駆動間隔の和が一定になるように補正する
   請求項１から請求項４のいずれか一項に記載の表示装置。
6. 複数ビットからなる階調コードの各ビットの重みに応じた駆動間隔で表示画素を駆動することによって表示を行い、
   前記階調コードの最上位ビットまたは最上位ビットから複数個分のビットの各々に対応する駆動間隔をそれぞれ複数に分割し、前記階調コードを、分割により生じた駆動間隔の数だけ多いビット数の階調コードに変換し、その変換後の階調コードを、その一部を省いた階調コードに変換することによって前記階調コードを補正し、その分割された駆動間隔のうちの少なくとも１つを、前記表示画素の輝度が滑らかに変化するように補正する
   表示方法。
7. 表示装置と、
   前記表示装置を利用した動作制御を行う制御部と
   を備え、
   前記表示装置は、
   表示画素を含む表示部と、
   複数ビットからなる階調コードの各ビットの重みに応じた駆動間隔で、各ビットの値に基づいて前記表示画素を駆動する駆動部と、
   前記階調コードの最上位ビットまたは最上位ビットから複数個分のビットの各々に対応する駆動間隔をそれぞれ複数に分割し、前記階調コードを、分割により生じた駆動間隔の数だけ多いビット数の階調コードに変換し、その変換後の階調コードを、その一部を省いた階調コードに変換することによって前記階調コードを補正し、その分割された駆動間隔のうちの少なくとも１つを、前記表示画素の輝度が滑らかに変化するように補正する補正部と
   を有する
   電子機器。

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