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KR100620648B1 - 작은 크기의 감마 보정 메모리를 구비한 비디오 프로세서 - Google Patents

작은 크기의 감마 보정 메모리를 구비한 비디오 프로세서 Download PDF

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KR100620648B1
KR100620648B1 KR1020040021155A KR20040021155A KR100620648B1 KR 100620648 B1 KR100620648 B1 KR 100620648B1 KR 1020040021155 A KR1020040021155 A KR 1020040021155A KR 20040021155 A KR20040021155 A KR 20040021155A KR 100620648 B1 KR100620648 B1 KR 100620648B1
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와타나베타카시
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엔이씨 엘씨디 테크놀로지스, 엘티디.
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Abstract

본 발명의 비디오 프로세서는 M비트 그레이스케일 레벨을 보유하는 M비트 입력 비디오 신호를 N(N은 M이하)비트 출력 비디오 신호로 변환하기 위한 비트 레이트 컨버터를 포함한다. 복수의 N비트 입력 그레이스케일 레벨은 출력 그레이스케일 레벨의 수에 대해 감마 보정 메모리에서 사상(mapping)된다. 출력 그레이스케일 레벨은 디스플레이 장치의 그레이스케일 레벨이 분산되는 비선형 곡선에 대응하는 비선형 곡선상에 분산된다. 상기 메모리는 상기 비트 레이트 컨버터의 상기 N비트 출력 비디오 신호가 N비트 입력 그레이스케일 레벨 중의 하나에 대응하는 경우에, 출력 그레이스케일 레벨 중의 하나를 디스플레이 장치로 전달한다. 한 실시예에 있어서, 상기 비트 레이트 컨버터는 M비트 비디오 신호의 하위 유효 비트를 절단하고, 상기 절단된 하위 유효 비트를 다른 비트 "1"에 의해 표시하고, 절단된 하위 유효 비트에 기초하여 차기의 변동하는 프레임상에 비트 "1"을 분배한다.
비디오 프로세서

Description

작은 크기의 감마 보정 메모리를 구비한 비디오 프로세서{VIDEO PROCESSOR WITH A GAMMA CORRECTION MEMORY OF REDUCED SIZE}
도 1은 본 발명에 따른 컬러 비디오 프로세서의 블럭도.
도 2는 도 1의 비트 레이트 컨버터의 한 실시예의 블럭도.
도 3은 비트 레이트 컨버터의 다른 실시예의 블럭도.
도 4는 본 발명의 컬러 비디오 프로세서의 변형예의 블럭도.
기술분야
본 발명은 비디오 프로세서에 관한 것으로서, 보다 상세하게는, 그레이스케일 레벨이 비선형 곡선상에 분산되는 디스플레이 장치용 비디오 프로세서에 관한 것이다. 본 발명은 모바일 단자와 같은 소형 스크린에 적용하는데 특히 유용하다.
종래기술
일본국 특허공개공보 1997-50262호에는 디더링 기술(dithering technique)을 사용하는 비디오 프로세서가 개시되어 있다. 상기 종래기술에 의한 비디오 프로세서에 따르면, 입력 비디오 신호의 그레이스케일은 비디오 디스플레이의 감마(그레이스케일) 특성(탐색 테이블(look-up table)으로서 공지되어 있다)에 따라 감마 보정된다. 감마 보정된 비디오 신호는 비디오 신호를 표시하는 비트수를 압축하는 디더링 회로에 입력되어 비디오 디스플레이에 사용되는 비트수와 정합(matching)된다. 입력 비디오 신호가 10비트로 표시된다면, 감마 보정 테이블은 10비트의 입력 그레이스케일 코드 및 대응하는 10비트의 출력 그레이스케일 코드를 각각 격납하는 1,024개의 어드레스 주소 또는 메모리 셀로 실현되어야 한다. 컬러 생성이 요구된다면, 3색 성분이 한 셋트를 이루는 비디오 서브-프로세서가 필요해진다. 따라서, 많은 메모리 및 전력 소비가 감마 보정에서는 필요하게 된다.
따라서, 본 발명의 목적은 메모리가 보다 더 적고, 감마 보정에 대한 전력 소비가 적으며 입력 비디오 신호의 그레이스케일 레벨을 확보하는 비디오 프로세서를 제공함에 있다.
본 발명의 비디오 프로세서는 M비트 그레이스케일 레벨을 보유하는 M비트 입력 비디오 신호를 N(N은 M이하)비트 출력 비디오 신호로 변환하기 위한 비트 레이트 컨버터(bit rate converter; 비트 전송속도 변환기)를 포함한다. 복수의 N비트 입력 그레이스케일 레벨은 출력 그레이스케일 레벨의 수에 대해 감마 보정 메모리에서 사상된다. 출력 그레이스케일 레벨은 디스플레이 장치의 그레이스케일 레벨이 분산되는 비선형 곡선에 대응하는 비선형 곡선상에 분산된다. 상기 메모리는 상기 비트 레이트 컨버터의 상기 N비트 출력 비디오 신호가 N비트 입력 그레이스케일 레벨 중의 하나에 대응하는 경우에, 출력 그레이스케일 레벨 중의 하나를 디스플레이 장치로 전달한다.
상기에 있어서, 상기 비트 레이트 컨버터는 M비트 비디오 신호의 하위 유효 비트를 절단하고, 상기 절단된 하위 유효 비트를 다른 비트 "1"에 의해 표시하고, 절단된 하위 유효 비트에 기초하여 차기의 변동하는 프레임상에 비트 "1"을 분배한다. 또한, 상기 비트 레이트 컨버터는 N비트가 남겨지도록 M비트 비디오 신호의 하위 유효 비트를 절단하고, 상기 절단된 하위 유효 비트에 따라 N비트를 디더링(dithering)하도록 한다.
도 1에는 본 발명의 실시예에 따른 컬러 비디오 프로세서가 도시된다. 컬러 비디오 프로세서는 한 셋트의 적색 성분 서브 프로세서(1R), 녹색 성분 서브 프로세서(1G), 및 청색 성분 서브 프로세서(1B)를 포함한다. 모든 서브-프로세서는 동일 구성이기 때문에 적색 성분 서브-프로세서만이 설명된다. 상기 실시예에 있어서, 입력 비디오 신호는 컬러 액정 디스플레이(2)의 비디오 입력을 표시하는 비트수 보다 더 큰 비트수에 의해 표시된다.
각각의 서브-프로세서는 10비트의 입력 비디오 신호의 그레이스케일 레벨을 보유하는 10비트의 입력 서브-픽셀 데이터를 8비트의 출력 서브-픽셀 데이터로 변환하기 위한 비트 레이트 컨버터(11)를 포함한다. 비트 레이트 변환에 관한 실시예는 프레임 레이트 제어 원리를 사용하여 실현된다. 후술하는 바와 같이, 본 실시예는 10비트의 입력 데이터의 하위 2비트를 절단하고, 3개의 비트 "1", 2개의 비트 "1", 한 개의 비트 "1", 및 한 개의 비트 "0" 각각에 의해 상기 10비트의 입력 데이터의 하위 2비트의 "11", "10", "01", 및 "00"을 표시하고, 4개의 연속적인 프레임상에 상기 값들을 배분함에 의해 달성된다. 배분된 2진수 값 각각은 적어도 목적 프레임의 절단된 8비트의 데이터 프레임의 유효 비트와 합산된다. 8비트 비디오 출력 신호는 10비트의 입력 비디오 신호의 원래의 그레이스케일과 동일한 계조(grayshade)를 보유한다.
비트 레이트 컨버터(11)의 출력은 감마(γ) 보정을 하는 감마 보정 테이블(12)에 공급된다. 감마 보정 테이블에 있어서, 복수의 8비트 입력 코드는 복수의 대응하는 8비트의 출력 코드로 사상된다. 일반적으로 액정 표시 장치의 그레이스케일 레벨은 비선형 곡선상에 분산된다. 감마 보정 테이블(12)에 있어서, 선형 입력 코드는 컬러 액정 디스플레이(2)의 비선형 곡선에 대해 대응하는 비선형 곡선상에 분산되는 그레이스케일 레벨을 표시하는 출력 코드로 변환된다. 모든 서브-프로세서의 감마 보정 테이블(12)에 의한 비선형적인 보상 이후에, 8비트의 서브 픽셀의 적색, 녹색, 및 청색 성분의 비디오 출력 신호는 8비트의 컬러 픽셀 데이터를 형성하도록 컬러 액정 표시 장치(2)에서 조합되어 표시된다.
감마 보정 테이블(12)의 입력은 8비트이기 때문에, 감마 보정 테이블(12)의 입력이 10비트이면 요구되는 1024개의 어드레스 주소 대신에 감마 보정 테이블(12)은 256개의 어드레스 주소(메모리 셀)로 실현된다. 각각의 컬러 성분 서브-프로세서에 있어서, 메모리 사이즈는 종래 기술에 비해 1/4로 줄어든다. 컬러 비디오 프로세서 전체로서는 이것은 매우 상당한 감소를 의미한다.
도 2에 도시된 바와 같이, 각각의 컬러 성분 서브-프로세서의 비트 레이트 컨버터(11)는 컬러 성분 비디오 신호의 서브 픽셀 데이터 각각의 10비트를 병렬적으로 수신하기 위한 입력 레지스터(20)를 포함한다. 입력 서브 픽셀 데이터의 8비트는 8비트 가산기(28)에서 "00000001"과 합산된다. 가산기(28)의 8비트 출력은 입력 레지스터(20)의 10비트 입력 데이터가 또한 공급되는 멀티플렉서(21)에 공급된다. 멀티플렉서(21)는 컨트롤러(31)로부터 제1의 제어 신호에 응답하여 입력 레지스터(20)로부터 원래의 하위 2비트를 더해 가산기(28)의 8비트 합계를 선택한다. 제1의 제어 신호가 없으면, 멀티플렉서(21)는 입력 레지스터(20)로부터 원래의 10비트 데이터를 선택한다. 멀티플렉서(21)에 의해 선택된 10비트 데이터는 프레임 메모리(22)에 격납된다. 프레임 주기의 말기에, 프레임 메모리(22)는 10비트 데이터를 생성한다.
유사한 방식으로, 프레임 메모리(22)의 10비트 데이터 중의 8비트는 8비트 가산기(29)에서 "00000001"과 합산되고, 상기 8비트 가산기(29)는 프레임 메모리(22)의 10비트 데이터가 또한 공급되는 멀티 플렉서(23)에 그 출력을 공급한다. 멀티 플렉서(23)는 컨트롤러(31)로부터 제2의 제어 신호에 응답하여 프레임 메모리(22)로부터 원래의 하위 2비트를 더해 8비트 가산기(29)의 8비트 합계를 선택한다. 제2의 제어 신호가 없으면, 멀티 플렉서(23)는 프레임 메모리(22)로부터 10비트 데이터를 선택한다. 멀티 플렉서(23)에 의해 선택된 10비트 데이터는 프레임 메모리(24)에 격납된다.
최종적으로, 프레임 메모리(24)의 10비트 데이터 중의 8비트는 8비트 가산기(30)에서 "00000001"과 합산되고, 상기 8비트 가산기(30)는 프레임 메모리(24)의 10비트 데이터가 또한 공급되는 멀티플렉서(25)에 그 출력을 공급한다. 멀티플렉서(25)는 컨트롤러(31)로부터 제3의 제어 신호에 응답하여 프레임 메 모리(24)로부터 원래의 하위 2비트를 더해 8비트 가산기(30)의 8비트 합계를 선택한다. 제3의 제어 신호가 없으면, 멀티플렉서(25)는 프레임 메모리(24)로부터 10비트 데이터를 선택한다. 멀티플렉서(25)에 의해 선택된 10비트 데이터는 프레임 메모리(26)에 격납된다.
10비트 출력 레지스터(27)는 프레임 메모리(26)로부터 10비트 픽셀 데이터와 함께 로딩(loading)되고 그 상위 8비트는 감마 보정 테이블(12)에, 그 하위 2비트는 컨트롤러(31)에 전달한다. 컨트롤러(31)는 제1, 제2, 및 제3의 제어 신호를 레지스터(27)의 하위 2비트가 "11"인 때와 동시에 생성한다. 하위 2비트가 "10"인 경우에, 컨트롤러(31)는 제2 및 제3의 신호를 동시에 생성한다. 하위 2비트가 "01"인 경우에, 컨트롤러(31)는 제3의 신호를 생성한다.
따라서, 제1 프레임의 10비트 서브 픽셀 데이터는 프레임 메모리(26)에 격납되고, 제2 및 제3의 프레임은 프레임 메모리(24, 22)에 연달아 각각 격납되고, 제4의 프레임의 10비트 서브 픽셀 데이터는 입력 레지스터(20)에 격납된다.
제1의 프레임은 프레임 메모리(26)에 격납된다고 가정한다. 레지스터(27)에서의 10비트 데이터 중의 하위 2비트가 "01"이라면, 비트 "1"이 단 하나의 차기 프레임(예컨대, 제2의 프레임)과 함께 합산된다. 출력 레지스터의 하위 2비트가 "10"이라면, 비트 "1"은 2개의 연속적인 프레임(예컨대, 제2 및 제3의 프레임)과 함께 합산된다. 출력 레지스터의 하위 2비트가 "11"이라면, 비트 "1"은 3개의 연속적인 프레임(예컨대, 제2, 제3, 및 제4의 프레임)과 함께 합산된다. 제1의 프레임의 하위 2비트가 "00"이라면, 비트 레이트 컨버터에서 가산이 이루어지지 않는다.
따라서, 원래의 10비트 데이터 중의 하위 2비트는 대응하는 비트 "1"에 의해 표시되고, 비트 "1"의 각각의 표시는 차기 프레임의 하나에 분산된다.
설명된 방법에 있어서, 4개의 연속적인 프레임 주기 중에 하위 2비트를 표시하는 비트 "1"을 분산함에 의해, 하위 비트가 각각 "00", "01", "10", "11"인 경우에 0.0, 0.25, 0.5, 및 0.75의 그레이스케일 레벨이 생성된다. 뷰어(viewer)의 눈은 픽셀의 휘도(또는 어둡기)를 평균해 내어 각각의 픽셀이 그레이로서 보여진다.
그레이스케일 레벨을 감소시키기 않는 비트 레이트 변환은 디더링에 의해서 또한 실현될 수 있다. 도 3에 도시된 바와 같이, 디더링 타입의 비트 레이트 컨버터(11)는 10비트 서브 픽셀 데이터를 수신하기 위한 입력 레지스터(40)를 포함한다. 8비트 가산기(41)는 "00000001"과 함께 입력 레지스터(40)의 상위 유효 8비트를 추가 제공하고, 그 합을 입력 레지스터(40)의 상위 유효 8비트가 또한 공급되는 멀티플렉서(42)에 공급한다. 입력 레지스터의 하위 2비트는 디더 마스크(dither mask) 임계값과 비교를 위해 비교기(44)에 공급된다. 비교기(44)의 출력은 그 입력 데이터를 선택하기 위한 제어 신호로서 멀티플렉서에 의해 사용된다. 하위 2비트가 임계값 보다 더 크면, 멀티플렉서(42)는 8비트 가산기(41)의 출력을 선택한다. 그렇지 않으면, 멀티플렉서는 레지스터(40)의 8비트 출력을 선택한다. 멀티플렉서(42)에 의해 선택된 8비트 서브 픽셀 데이터는 감마 보정 테이블(12)에 적용하기 위해 출력 레지스터(43)에 전송된다.
8비트 가산기(41)에 의한 비트 "1"의 추가는 10비트 비디오 신호 중의 하위 2비트에 응답하여 실질적으로 임의로 나타나는 도트 패턴(dot pattern)을 생성한다. 그레이스케일은 그 후 뷰어의 눈에 의해 감지될 수 있다.
도 4는 입력 컬러 비디오 신호가 컬러 액정 디스플레이(2)의 비디오 입력과 동일한 비트수에 의해 표시된다는 점에서 도 1의 실시예와는 다른 본 발명의 변형예의 다이어그램이다. 특히, 비트 레이트 컨버터(1A)는 8비트 컬러 성분 서브 픽셀 데이터를 수신하고 이것을 전술한 방법으로 6비트 출력 데이터로 변환한다. 6비트 출력 데이터는 복수의 6비트 코드가 복수의 보간된 8비트 코드에 사상되는 감마 보정 테이블(12A)에 공급된다. 이전의 실시예와 유사하게, 감마 보정 테이블(12A)은 메모리 주소의 수가 감소되게 실시된다.
본 발명에 따르면, 메모리가 보다 더 적고, 감마 보정에 대한 전력 소비가 적으며 입력 비디오 신호의 그레이스케일 레벨을 확보하는 비디오 프로세서를 제공하는 것이 가능하다.

Claims (8)

  1. M비트 그레이스케일 레벨을 보유하는 M비트 입력 비디오 신호를 N(N은 M이하)비트 출력 비디오 신호로 변환하기 위한 비트 레이트 컨버터(11; 11A)와,
    복수의 N비트 입력 그레이스케일 레벨이, 디스플레이 장치의 그레이스케일 레벨이 분산되는 비선형 곡선에 대응하는 비선형 곡선상에 분산되는 복수의 K비트 출력 그레이스케일 레벨에 대해 사상되는 감마 보정 메모리(12; 12A)를 포함하고,
    상기 메모리는 상기 비트 레이트 컨버터의 상기 N비트 출력 비디오 신호가 N비트 입력 그레이스케일 레벨 중의 하나에 대응하는 경우에, K비트 출력 그레이스케일 레벨 중의 하나를 상기 디스플레이 장치로 전달하는 것을 특징으로 하는 비디오 프로세서.
  2. 제1항에 있어서,
    상기 K는 N과 동일한 것을 특징으로 하는 비디오 프로세서.
  3. 제1항에 있어서,
    상기 K비트 출력 그레이스케일 레벨은 N비트 입력 그레이스케일 레벨의 보간된 그레이스케일 레벨인 것을 특징으로 하는 비디오 프로세서.
  4. 제1항에 있어서,
    상기 K는 M과 동일한 것을 특징으로 하는 비디오 프로세서.
  5. 제1항에 있어서,
    상기 비트 레이트 컨버터는 M비트 비디오 신호의 하위 유효 비트를 절단하고, 상기 절단된 하위 유효 비트를 다른 비트 "1"에 의해 표시하고, 절단된 하위 유효 비트에 기초하여 차기의 변동하는 프레임상에 비트 "1"을 분배하는 수단(20~31)을 포함하는 것을 특징으로 하는 비디오 프로세서.
  6. 제1항에 있어서,
    상기 비트 레이트 컨버터는 ,
    M비트 입력 비디오 신호의 상위 N비트의 적어도 유효 비트의 위치에 비트 "1"을 합산하는 제1의 가산기(28)와,
    제1의 제어 신호에 응답하여 상기 상위 N비트 또는 상기 제1의 가산기의 출력을 선택하는 제1의 멀티플렉서(21)와,
    상기 제1의 멀티플렉서의 출력을 격납하는 제1의 프레임 메모리(22)와,
    상기 제1의 프레임 메모리의 출력에 비트 "1"을 합산하는 제2의 가산기(29)와,
    제2의 제어 신호에 응답하여 상기 제1의 프레임 메모리의 출력 또는 상기 제2의 가산기의 출력을 선택하는 것을 특징으로 하는 제2의 멀티플렉서(23)와,
    상기 제2의 멀티플렉서의 출력을 격납하는 제2의 프레임 메모리(24)와,
    상기 제2의 프레임 메모리의 출력에 비트 "1"을 합산하는 제3의 가산기(30)와,
    제3의 제어 신호에 응답하여 상기 제2의 프레임 메모리의 출력 또는 상기 제3의 가산기의 출력을 선택하는 제3의 멀티플렉서(25)와,
    상기 제3의 멀티플렉서의 출력을 격납하는 제3의 프레임 메모리(26)와,
    절단된 하위 유효 비트에 의거하여 상기 제1의 제어 신호를 홀로, 상기 제1 및 제2의 제어 신호를 동시에, 또는 제1, 제2, 및 제3의 제어 신호를 동시에 생성하는 제어 수단(31)을 포함하는 것을 특징으로 하는 비디오 프로세서.
  7. 제1항에 있어서,
    상기 비트 레이트 컨버터는,
    N비트가 입력 비디오 신호에 남겨지도록 M비트 비디오 신호의 하위 유효 비트를 절단하고, 상기 절단된 하위 유효 비트에 따라 N비트를 디더링(dithering)하기 위한 수단(40~44)을 포함하는 것을 특징으로 하는 비디오 프로세서.
  8. 제1항에 있어서,
    상기 비트 레이트 컨버터는,
    M비트 입력 비디오 신호의 상위 N비트에 비트 "1"을 합산하는 가산기(41)와,
    제어 신호에 응답하여 M비트 입력 비디오 신호의 상기 상위 N비트 또는 상기 가산기의 출력을 선택하는 멀티플렉서(42)와,
    상기 M비트 비디오 신호의 하위 유효 비트와 임계값을 비교함으로써 상기 제어 신호을 생성하는 비교기(44)를 포함하는 것을 특징으로 하는 비디오 프로세서.
KR1020040021155A 2003-03-31 2004-03-29 작은 크기의 감마 보정 메모리를 구비한 비디오 프로세서 Expired - Fee Related KR100620648B1 (ko)

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