JP5970055B2 - Automobile - Google Patents
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- 125000004122 cyclic group Chemical group 0.000 claims description 35
- 238000001514 detection method Methods 0.000 claims description 32
- 238000007689 inspection Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
Description
本発明は、画像の表示制御技術に関し、例えば自動車のダッシュボードにおけるインストルメントパネル(「インパネ」とも称される)の表示制御に適用して有効な技術に関する。 The present invention relates to an image display control technique, for example, a technique effective when applied to display control of an instrument panel (also referred to as “instrument panel”) in an automobile dashboard.
有線や無線によりデータを送信する場合、伝送エラーを検出するための技術として、巡回冗長検査(Cyclic Redundancy Check;CRC)が知られている。CRCは、任意長のデータストリームを取り込んで、例えば32ビット整数などの固定サイズの値を出力する関数の一種であり、連続する誤りを検出するための誤り検出符号の一種とされる。 When transmitting data by wire or wireless, Cyclic Redundancy Check (CRC) is known as a technique for detecting a transmission error. CRC is a type of function that takes in a data stream of an arbitrary length and outputs a value of a fixed size such as a 32-bit integer, and is a type of error detection code for detecting consecutive errors.
特許文献1には、被試験体から出力される信号の良又は不良を判定するための技術が記載されている。それによれば、判定装置は、表示信号入力インターフェイスと、LVDS−Parallel変換部と、ParallelーLVDS変換部とを備える。さらに、判定装置は、CRC演算回路部、カウンタ回路部、期待値格納部及び判定回路部がFPGAにより作成されている。画像信号に演算を行い、判定回路部が、CRC演算回路部の演算結果と期待値格納部に格納されている期待値とを比較し、画像信号の良又は不良を判定する。
特許文献2には、フレームメモリに格納されるデータに対して簡単にエラーチェックを行うための技術が記載されている。それによれば、画面表示制御装置は、画面表示部に表示すべき一画面分の画像のデータが格納されるフレームメモリと、画面表示部に前記一画面分の画像を表示するためにフレームメモリから一画面分の画像のデータを周期的に読み出すコントローラと、コントローラによって読み出される一画面分の画像のデータに対してエラーがないかどうかをチェックするエラー検出処理を行うエラー検出部とを備える。
自動車のダッシュボードにはインストルメントパネルが設けられる。インストルメントパネルとは、スピードメーターやウォーニングランプ等が取り付けられている計器板のことを指す。近年は、グラフィックスで描画するタイプのインストルメントパネルが少しずつであるが増えている。グラフィックスで描画するタイプのインストルメントパネルにおいて、自動車用車載機器の機能安全国際規格ISO26262に対応するために、データ表示が正常か否かを確認する機能が必要と考えられる。それについて本願発明者が検討したところ、以下のような課題が見いだされた。 An instrument panel is provided on the dashboard of an automobile. An instrument panel refers to an instrument panel to which a speedometer, a warning lamp, and the like are attached. In recent years, the number of instrument panels for drawing with graphics is increasing little by little. It is considered that a function for confirming whether or not the data display is normal is necessary in an instrument panel of a type drawn by graphics in order to comply with the international functional safety standard ISO26262 of in-vehicle equipment for automobiles. The inventor of the present application studied the following problems.
例えば特許文献1,2に記載されているようなCRCにより誤り検出を行うことが考えられる。しかしインストルメントパネル全体についてCRCにより誤り検出を行うことは、真値となるデータ量が膨大となり現実的ではない。CRCによりデータを比較する範囲や位置は予め決められており、任意に変更することはできない。さらにインストルメントパネルの表示データは、幾つかのプレーンを合成することで生成されているが、CRCを用いて比較する場合、最終的な表示データに対する期待値を事前に計算しておくのが困難である。
For example, it is conceivable to perform error detection by CRC as described in
本発明の目的は、グラフィックスで描画するタイプのインストルメントパネルにおいて、データ表示が正常か否かを的確に確認するための技術を提供することにある。 An object of the present invention is to provide a technique for accurately confirming whether or not data display is normal in an instrument panel of a type that draws with graphics.
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 The following is a brief description of an outline of typical inventions disclosed in the present application.
すなわち、画像データを表示装置に表示制御するための表示出力制御部と、上記表示出力制御部の動作を制御可能なCPUとを含んで表示制御装置を構成する。上記表示出力制御部は、上記表示装置に表示される画像データの任意の領域についての巡回冗長検査を実行する比較制御部を含む。上記比較制御部は、上記表示装置に表示される画像の任意の領域を巡回冗長検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う領域制御部と、上記領域制御部によって選択された領域についての巡回冗長検査のための演算処理を行う演算処理部と、上記演算処理部での演算処理の結果と、その期待値とを比較することでエラー検出を行う比較回路とを含む。 That is, the display control device is configured to include a display output control unit for controlling display of image data on the display device and a CPU capable of controlling the operation of the display output control unit. The display output control unit includes a comparison control unit that performs a cyclic redundancy check on an arbitrary region of image data displayed on the display device. The comparison control unit includes a region control unit that performs region selection of image data based on comparison region information for designating an arbitrary region of an image displayed on the display device as a cyclic redundancy check target region, and the region control. The arithmetic processing unit that performs arithmetic processing for cyclic redundancy check on the area selected by the unit, and the comparison circuit that performs error detection by comparing the result of the arithmetic processing in the arithmetic processing unit and its expected value Including.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
すなわち、グラフィックスで描画するタイプのインストルメントパネルにおいて、データ表示が正常か否かを的確に確認するための技術を提供することができる。 That is, it is possible to provide a technique for accurately confirming whether or not the data display is normal in an instrument panel of a type that draws with graphics.
1.実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
1. First, an outline of a typical embodiment of the invention disclosed in the present application will be described. Reference numerals in the drawings referred to in parentheses in the outline description of the representative embodiments merely exemplify what are included in the concept of the components to which the reference numerals are attached.
〔1〕本発明の代表的な実施の形態に係る表示制御装置(1)は、画像データを表示装置に表示制御するための表示出力制御部(100)と、上記表示出力制御部の動作を制御可能なCPU(10)とを含む。 [1] A display control device (1) according to a typical embodiment of the present invention includes a display output control unit (100) for controlling display of image data on a display device, and operations of the display output control unit. And a controllable CPU (10).
上記表示出力制御部(100)は、上記表示装置に表示される画像データの任意の領域についての巡回冗長検査を実行する比較制御部(106)を含む。上記比較制御部は、上記表示装置に表示される画像の任意の領域を巡回冗長検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う領域制御部(125)と、上記領域制御部によって選択された領域についての巡回冗長検査のための演算処理を行う演算処理部(122)と、上記演算処理部での演算処理の結果と、その期待値とを比較することでエラー検出を行う比較回路(123)とを含む。 The display output control unit (100) includes a comparison control unit (106) that performs a cyclic redundancy check on an arbitrary area of image data displayed on the display device. The comparison control unit includes a region control unit (125) that performs region selection of image data based on comparison region information for designating an arbitrary region of an image displayed on the display device as a cyclic redundancy check target region; By comparing the arithmetic processing unit (122) that performs arithmetic processing for cyclic redundancy check on the region selected by the region control unit with the result of the arithmetic processing in the arithmetic processing unit and its expected value And a comparison circuit (123) that performs error detection.
上記の構成によれば、上記表示装置に表示される画像の任意の領域を巡回冗長検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択が行われることにより、選択された領域についての巡回冗長検査のための演算処理が行われる。このように巡回冗長検査対象領域についてのみ、巡回冗長検査によるエラー検出を行うようにしているので、巡回冗長検査のための演算処理結果の期待値は、巡回冗長検査対象領域(比較領域)の状態の分だけ用意すれば良い。このため、上記期待値のデータ量が膨大となるのを回避することができるので、巡回冗長検査を容易に実現できる。これにより、グラフィックスで描画するタイプのインストルメントパネルにおいて、データ表示が正常か否かを的確に確認することができるようになる。 According to the above configuration, an area of image data is selected based on comparison area information for designating an arbitrary area of an image displayed on the display device as a cyclic redundancy check target area. Arithmetic processing for cyclic redundancy check for the area is performed. Since error detection by cyclic redundancy check is performed only for the cyclic redundancy check target area in this way, the expected value of the arithmetic processing result for the cyclic redundancy check is the state of the cyclic redundancy check target area (comparison area). All you need is to prepare. For this reason, since it is possible to avoid an enormous amount of data of the expected value, the cyclic redundancy check can be easily realized. As a result, it is possible to accurately confirm whether or not the data display is normal in an instrument panel of a type that draws with graphics.
〔2〕上記〔1〕において、上記表示出力制御部は、それぞれ異なる画像データを取り込むための複数のプレーン制御部(108−1,108−2…,108−n)と、上記プレーン制御部によって取り込まれた画像データを重ね合わせることで、表示用画像データを形成する重ね合わせ制御部(105)とを更に含んで構成することができる。また上記比較制御部は、上記プレーン制御部の出力画像情報又は上記重ね合わせ制御部の出力画像情報を選択的に上記演算処理部に供給可能なセレクタ(121)を更に含んで構成することができる。これにより、上記プレーン制御部の出力画像情報又は上記重ね合わせ制御部の出力画像情報を選択的に上記演算処理部に供給することができる。 [2] In the above [1], the display output control unit includes a plurality of plane control units (108-1, 108-2,..., 108-n) for capturing different image data, and the plane control unit. By superimposing the captured image data, the image forming apparatus can further include an overlay control unit (105) that forms display image data. The comparison control unit may further include a selector (121) that can selectively supply the output image information of the plane control unit or the output image information of the overlay control unit to the arithmetic processing unit. . Thereby, the output image information of the plane control unit or the output image information of the overlay control unit can be selectively supplied to the arithmetic processing unit.
〔3〕上記〔2〕において、上記比較制御部は複数設けられ、上記複数の比較制御部は、それぞれ上記表示装置に表示される画像データの任意の領域についての巡回冗長検査を並列的に実行するように構成することができる。これにより、複数領域についての巡回冗長検査を速やかに行うことができる。 [3] In the above [2], a plurality of the comparison control units are provided, and each of the plurality of comparison control units executes a cyclic redundancy check on an arbitrary region of the image data displayed on the display device in parallel. Can be configured to. As a result, the cyclic redundancy check for a plurality of areas can be quickly performed.
〔4〕上記〔2〕において、上記比較制御部は、上記比較回路での比較結果に基づいて、上記表示装置にエラーメッセージの表示を行うとともに、上記表示装置の近傍に配置された警告灯(31)を点灯させるように構成することができる。例えば何らかのエラーにより表示装置にエラーメッセージが示されなかった場合でも、警告灯が点灯することによって、ユーザは、現在の表示装置における表示が正しくないことを知ることができる。 [4] In the above [2], the comparison control unit displays an error message on the display device based on a comparison result in the comparison circuit, and also displays a warning lamp ( 31) can be lit. For example, even when an error message is not shown on the display device due to some error, the user can know that the display on the current display device is incorrect by turning on the warning lamp.
〔5〕上記〔2〕において、上記セレクタの制御情報を保持する選択情報レジスタ(127)と、上記選択情報レジスタ内の制御情報の更新情報を保持する選択更新情報レジスタ(137)と、上記比較領域情報を保持する比較領域情報レジスタ(128)と、上記比較領域情報レジスタ内の比較領域情報の更新情報を保持する比較領域更新情報レジスタ(138)とを設けることができる。さらに上記〔4〕において、上記演算処理部での演算処理結果の期待値を保持する期待値情報レジスタ(129)と、上記期待値情報レジスタ内の期待値の更新情報を保持する期待値更新情報レジスタ(139)とを設けることができる。上記表示装置の垂直同期信号に同期して、上記選択情報レジスタの保持情報が上記選択更新情報レジスタの保持情報によって更新され、上記表示装置の垂直同期信号に同期して、上記比較領域情報レジスタの保持情報が上記比較領域更新情報レジスタの保持情報によって更新される。上記表示装置の垂直同期信号に同期して、上記期待値情報レジスタの保持情報が期待値更新情報レジスタの保持情報によって更新される。 [5] In the above [2], the selection information register (127) that holds the control information of the selector, the selection update information register (137) that holds the update information of the control information in the selection information register, and the comparison A comparison area information register (128) that holds area information and a comparison area update information register (138) that holds update information of comparison area information in the comparison area information register can be provided. Further, in [4], an expected value information register (129) that holds an expected value of the result of the arithmetic processing in the arithmetic processing unit, and an expected value update information that holds update information of the expected value in the expected value information register A register (139) can be provided. The holding information in the selection information register is updated by the holding information in the selection update information register in synchronization with the vertical synchronization signal of the display device, and in the comparison area information register in synchronization with the vertical synchronization signal of the display device. The holding information is updated with the holding information in the comparison area update information register. The information held in the expected value information register is updated with the information held in the expected value update information register in synchronization with the vertical synchronizing signal of the display device.
〔6〕上記〔2〕において、上記比較制御部には、上記比較回路での比較結果に基づいて上記CPUに対して割込み要求を行うための割込み制御信号を形成する割込み制御回路(124)を設けることができる。上記割込み制御回路には、上記比較回路での比較結果に基づいてエラーとなったフレーム数を計数するためのカウンタ(181)と、上記カウンタでの計数値と所定の閾値とを比較するための比較器(182)とを設けることができる。上記比較器での比較結果に基づいて、上記割込み制御信号がアサートされる。 [6] In the above [2], the comparison control unit includes an interrupt control circuit (124) for generating an interrupt control signal for making an interrupt request to the CPU based on the comparison result in the comparison circuit. Can be provided. The interrupt control circuit includes a counter (181) for counting the number of frames in error based on the comparison result in the comparison circuit, and a counter for comparing the count value in the counter with a predetermined threshold value. A comparator (182) can be provided. The interrupt control signal is asserted based on the comparison result in the comparator.
〔7〕上記〔2〕において、上記比較制御部には、上記比較回路での比較結果に基づいて上記CPUに対して割込み要求を行うための割込み制御信号を形成する割込み制御回路(124)を設けることができる。上記割込み制御回路は、上記比較回路での比較結果に基づいてエラーとなったフレーム数を計数するための複数のカウンタ(181a,181b、181c)と、上記複数のカウンタを選択するためのカウンタ選択制御部(186)と、上記カウンタ選択制御部によって選択された上記カウンタでの計数値と所定の閾値とを比較するための比較器(182)とを含んで容易に構成できる。上記比較器での比較結果に基づいて、上記割込み制御信号がアサートされる。 [7] In the above [2], the comparison control unit is provided with an interrupt control circuit (124) for generating an interrupt control signal for making an interrupt request to the CPU based on the comparison result in the comparison circuit. Can be provided. The interrupt control circuit includes a plurality of counters (181a, 181b, 181c) for counting the number of frames in error based on the comparison result in the comparison circuit, and a counter selection for selecting the plurality of counters. A control unit (186) and a comparator (182) for comparing the count value of the counter selected by the counter selection control unit with a predetermined threshold value can be easily configured. The interrupt control signal is asserted based on the comparison result in the comparator.
〔8〕上記〔2〕において、上記表示制御装置は、上記表示出力制御部から出力された画像データを外部出力するための第1バッファ(111)と、上記第1バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第2バッファ(112)とを設けることができる。上記表示出力制御部は、上記第1バッファの出力と上記第2バッファの出力とを選択的に上記比較制御部に伝達するためのセレクタ(113)を含んで容易に構成することができる。 [8] In the above [2], the display control device is externally output via the first buffer (111) for externally outputting the image data output from the display output control unit and the first buffer. A second buffer (112) for taking the image data again into the display control device can be provided. The display output control unit can be easily configured to include a selector (113) for selectively transmitting the output of the first buffer and the output of the second buffer to the comparison control unit.
〔9〕本発明の代表的な実施の形態に係る別の表示制御装置(1)は、画像データを表示装置に表示制御するための表示出力制御部(100)と、上記表示出力制御部の動作を制御可能なCPU(10)と、上記表示出力制御部から出力された画像データを外部出力するための第1バッファ(111)と、上記第1バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第2バッファ(112)とを含む。上記表示出力制御部は、上記表示装置に表示される画像の任意の領域についてのエラー検出を行うループバック比較制御部(118)と、上記第1バッファの出力と上記第2バッファの出力とを選択的に上記ループバック比較制御部に伝達するためのセレクタ(117)とを含む。上記ループバック比較制御部は、上記表示装置に表示される画像の任意の領域を検査対象領域として指定するための領域更新情報に基づいて画像データの領域選択を行う領域制御部(155)と、上記領域制御部によって選択された領域について、上記第1バッファに入力される画像データと上記セレクタを介して伝達された画像データとをビット単位で比較することでエラー検出を行うビット比較処理部(151)とを含む。この場合、巡回冗長検査の演算処理は不要とされる。 [9] Another display control device (1) according to a typical embodiment of the present invention includes a display output control unit (100) for controlling display of image data on a display device, and the display output control unit. A CPU (10) capable of controlling the operation, a first buffer (111) for externally outputting image data output from the display output control unit, and image data output externally via the first buffer And a second buffer (112) for taking in the display control device again. The display output control unit includes a loopback comparison control unit (118) that performs error detection on an arbitrary region of an image displayed on the display device, and outputs the first buffer and the second buffer. And a selector (117) for selectively transmitting to the loopback comparison control unit. The loopback comparison control unit includes a region control unit (155) that performs region selection of image data based on region update information for designating an arbitrary region of an image displayed on the display device as a region to be inspected. For a region selected by the region control unit, a bit comparison processing unit that performs error detection by comparing the image data input to the first buffer and the image data transmitted through the selector in bit units ( 151). In this case, the calculation process of the cyclic redundancy check is unnecessary.
〔10〕上記〔9〕において、上記ビット比較処理部は、上記第1バッファに入力される画像データを遅延するための遅延回路(161,162)を設けることができる。そして、上記遅延回路の出力データと上記セレクタを介して伝達された画像データとが一致する場合には、エラーと判断されない。 [10] In the above [9], the bit comparison processing unit may be provided with delay circuits (161, 162) for delaying the image data input to the first buffer. If the output data of the delay circuit matches the image data transmitted through the selector, it is not determined as an error.
〔11〕本発明の代表的な実施の形態に係る別の表示制御装置(1)は、画像データを表示装置に表示制御するための表示出力制御部(100)と、上記表示出力制御部の動作を制御可能なCPU(10)と、上記表示出力制御部から出力された画像データを外部出力するための第1バッファ(111)と、上記第1バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第2バッファ(112)とを含む。上記表示出力制御部は、上記表示装置に表示される画像の任意の領域についての巡回冗長検査を実行する比較制御部(116)と、上記表示装置に表示される画像データの任意の領域についてのエラー検出を行うループバック比較制御部(118)と、上記第1バッファの出力と上記第2バッファの出力とを選択的に上記ループバック比較制御部に伝達するためのセレクタ(117)とを含む。上記比較制御部は、上記表示装置に表示される画像データの任意の領域を巡回冗長検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う第1領域制御部(125)と、上記第1領域制御部によって選択された領域についての巡回冗長検査のための演算処理を行う演算処理部(122)と、上記演算処理部での演算処理の結果と、その期待値とを比較することでエラー検出を行う比較回路(123)とを含む。上記ループバック比較制御部は、上記表示装置に表示される画像の任意の領域を検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う第2領域制御部(155)と、上記第2領域制御部によって選択された領域について、上記第1バッファの入力画像データと上記セレクタを介して伝達された画像データとをビット単位で比較することでエラー検出を行うビット比較処理部(151)とを含む。 [11] Another display control device (1) according to a typical embodiment of the present invention includes a display output control unit (100) for controlling display of image data on a display device, and the display output control unit. A CPU (10) capable of controlling the operation, a first buffer (111) for externally outputting image data output from the display output control unit, and image data output externally via the first buffer And a second buffer (112) for taking in the display control device again. The display output control unit includes a comparison control unit (116) that performs a cyclic redundancy check on an arbitrary region of the image displayed on the display device, and an arbitrary region of the image data displayed on the display device. A loopback comparison control unit (118) for performing error detection; and a selector (117) for selectively transmitting the output of the first buffer and the output of the second buffer to the loopback comparison control unit. . The comparison control unit selects a region of image data based on comparison region information for designating an arbitrary region of image data displayed on the display device as a cyclic redundancy check target region (125). ), An arithmetic processing unit (122) for performing arithmetic processing for cyclic redundancy check on the region selected by the first region control unit, a result of the arithmetic processing in the arithmetic processing unit, and an expected value thereof And a comparison circuit (123) for detecting an error by comparing the two. The loop-back comparison control unit selects a region of image data based on comparison region information for designating an arbitrary region of the image displayed on the display device as a region to be inspected (155). And bit comparison processing for detecting an error by comparing the input image data of the first buffer and the image data transmitted through the selector in units of bits for the region selected by the second region control unit Part (151).
2.実施の形態の詳細
実施の形態について更に詳述する。
2. Details of Embodiments Embodiments will be further described in detail.
《実施の形態1》
図2には、本発明にかかる表示制御装置の構成例が示される。
FIG. 2 shows a configuration example of the display control apparatus according to the present invention.
図2に示される表示制御装置1は、自動車のダッシュボードにおけるインストルメントパネルの表示制御を行うもので、特に制限されないが、CPU(中央処理装置)10、メモリI/F制御部12、グラフィック生成部14、割込み制御部15、ROMI/F制御部16、表示出力制御部100と、を含み、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。CPU10、メモリI/F制御部12、グラフィック生成部14、割込み制御部15、ROMI/F制御部16、表示出力制御部100は、CPUバス11を介して互いに信号のやり取りが可能に結合されている。CPU10は、所定のプログラムを実行することにより、この表示制御装置1全体の動作制御を行う。メモリI/F制御部12は、この表示制御装置1の外部に配置されたRAM(Random Access Memory)13のインタフェース制御を行う。RAM13は、各種情報の一時的な格納領域や、CPU10での演算処理における作業領域として利用される。グラフィック生成部14は、この表示制御装置1の外部に配置された表示装置30に表示されるグラフィックを生成する。特に制限されないが、表示装置30は、ダッシュボードに設けられた液晶ディスプレイとされる。割込み制御部15は、CPU10に対する割込み要求を所定の優先順位に従って調停する機能を有する。ROMI/F制御部16は、この表示制御装置1の外部に配置されたROM17のインタフェース制御を行う。ROM17には、CPU10で実行されるプログラムや各種データが格納されている。表示出力制御部100は、この表示制御装置1の外部に配置された表示装置30への画像データの出力制御を行う。
The
表示出力制御部100は、バスI/F制御部101、重ね合わせ制御部105、比較制御部106、画質調整部107、プレーン1制御部108−1、プレーン2制御部108−2、プレーンn制御部108−n(nは正の整数を意味する)を含む。バスI/F制御部101、重ね合わせ制御部105、比較制御部106、プレーン1制御部108−1、プレーン2制御部108−2、プレーンn制御部108−nは、表示出力制御内部バス102を介して互いに信号のやり取り可能に結合される。バスI/F制御部101は、CPUバス11と表示出力制御内部バス102との間のインタフェース制御を行う。プレーン1制御部108−1、プレーン2制御部108−2、プレーンn制御部108−nは、それぞれROM17又はRAM13内の画像データを重ね合わせ制御部105に転送する機能を有する。特に制限されないが、プレーン1制御部108−1、プレーン2制御部108−2、プレーンn制御部108−nには、DMA(Direct Memory Access)コントローラを適用することができる。重ね合わせ制御部105は、プレーン1制御部108−1、プレーン2制御部108−2、プレーンn制御部108−nによって転送された画像データを重ね合わせる機能を有する。画質調整107は、重ね合わせ制御部105から出力された画像の画質の調整を行う。画質調整107で画質が調整された画像データは、表示のために表示装置30に伝達される。比較制御部106は、プレーン2制御部108−2、プレーンn制御部108−nの出力や、重ね合わせ制御部105の出力を取り込んで、画像データの任意の領域についての巡回冗長検査を実行する。この巡回冗長検査によりエラーが検出された場合には、CPU10に対して割り込み要求を行うための割込み制御信号103がアサートされる。
The display
図1には、上記比較制御部106の構成例が示される。
FIG. 1 shows a configuration example of the
比較制御部106は、セレクタ121、CRC演算処理部122、比較回路123、割込み制御回路124、領域制御部125、動作情報レジスタ126、重ね合わせ後画像及びプレーン選択情報レジスタ127、比較領域情報レジスタ128、CRC期待値情報レジスタ129、割込み制御情報レジスタ130を含む。
The
セレクタ121は、重ね合わせ制御部105からの重ね合わせ後画像情報、プレーン1制御部108−1からのプレーン1画像情報、プレーン2制御部108−2からのプレーン2画像情報、プレーンn制御部108−nからのプレーンn画像情報を選択的に後段のCRC演算処理部122に伝達する。このセレクタ121は、重ね合わせ後画像及びプレーン選択情報レジスタ127に保持された情報に従って動作制御される。CRC演算処理部122は、セレクタ121を介して伝達された画像データについてのCRC演算処理を行う。CRC演算処理部122でのCRC演算処理は、領域制御部125によって選択された領域について行われる。領域制御部125は、比較領域情報に基づいて画像情報の領域制御を行う。この画像情報の領域制御では、比較領域に該当する画像情報がCRC演算処理部122に入力されるタイミングで、CRC演算処理部122に対するデータイネーブル信号が領域制御部125によってアサートされる。例えば、領域制御部125は、表示フレームの走査線数をカウントする第1カウンタと、水平ドットクロックをカウントする第2カウンタとを含み、上記第1カウンタのカウント値と上記第2カウンタのカウント値とに基づいて、セレクタ121の出力が比較領域に入っているか否かを判別し、セレクタ121の出力が比較領域に入っている場合にデータイネーブル信号をアサートする。CRC演算処理部122は、データイネーブル信号がアサートされたタイミングで、入力画像データのCRCを計算する。このような演算処理により、比較領域についてのCRCが得られる。また領域制御部125では、重ね合わせ制御部105から伝達された垂直同期信号135の立ち下がりタイミングが検出される。この垂直同期信号135の立ち下がりタイミングは、領域制御部125から比較回路123及び割込み制御回路124に伝達される。動作情報レジスタ126には、比較制御部106を動作させるかどうかを示す値が格納され、動作を示す値が格納された場合には、領域制御部125へ出力されるイネーブル信号がアサートされる。このイネーブル信号がアサートされることで、領域制御部125の動作が開始される。比較領域情報は比較領域情報レジスタ128に保持されている。比較領域情報レジスタ128に保持された比較領域情報には、比較領域を特定するための情報、例えば比較領域の開始位置X(131)、比較領域の開始位置Y(132)、比較領域のサイズX(133)、比較領域のサイズY(134)が含まれる。比較回路123は、CRC演算処理部122での演算処理結果と、その期待値(「CRC期待値」ともいう)とを比較することでエラー検出を行う。CRC演算処理部122での演算処理結果の期待値は、CRC期待値情報レジスタ129に保持されている。CRC演算結果は、後段の比較回路123へ伝達される。比較回路123は、垂直同期信号135の立ち下がりタイミングに同期して、CRC演算処理部122での演算処理結果とその期待値とを比較することでエラー検出を行う。CRC演算処理部122での演算処理結果の期待値は、CRC期待値情報レジスタ129に保持されている。CRC演算処理部122での演算処理結果とその期待値とが一致しない場合には、比較回路123から割込み制御回路124に対してエラー信号がアサートされる。割込み制御回路124は、上記比較回路123によってエラー信号がアサートされた場合、割込み制御情報によってCPU10への割込み要求が許容されていることを条件に、割込み制御信号をアサートする。動作情報レジスタ126、重ね合わせ後画像及びプレーン選択情報レジスタ127、比較領域情報レジスタ128、CRC期待値情報レジスタ129、割込み制御情報レジスタ130は、レジスタリードライト制御情報を介して、CPU10により情報の読み出しや書き込みが行われる。
The
図5には、上記表示制御装置1の主要動作の流れが示される。
FIG. 5 shows a flow of main operations of the
比較領域における画像はプレーンの組み合わせ等によって異なる。そのため、比較領域に該当する画像についてのCRC期待値が予め計算され、それが、ROM17内にテーブル化等により、比較する画像に関連付けられて格納されている。表示装置30に表示すべき画像はCPU10によって把握される。表示すべき画像データがROM17から読出されて画像出力制御部100に伝達される場合に、当該比較領域に対応する画像についてのCRC期待値がROM17内の上記テーブルから読出され、それがCRC期待値情報レジスタ129に書き込まれるものとする。
The image in the comparison area differs depending on the combination of planes. Therefore, the expected CRC value for the image corresponding to the comparison area is calculated in advance, and stored in the
また、重ね合わせ制御部105の出力画像、すなわち表示装置30に表示される画像全体をCRC演算処理の対象とすると、プレーン1,2,3,4の全ての変更の組み合わせについてCRC期待値を予め用意しなければならないから、CRC期待値のデータ量が膨大なものとなる。結果として、そのようなデータを格納するためのROM17の記憶容量を不所望に圧迫することになり、現実的ではない。そこでプレーン1,2,3,4をCRC対象領域として選択するのが望ましい。このような選択情報(CRC対象領域選択情報)も、ROM17に予め格納されるものとする。
When the output image of the
CPU10もしくはグラフィック生成部14により、表示データがRAM13内に作成される(S101)。そしてCPU10によって、プレーン1制御部108−1、プレーン2制御部108−2、プレーンn制御部108−n及び重ね合わせ制御部105に対して各種情報が設定されることで、表示装置30への画像表示が開始される(S102)。表示装置30への画像表示は、例えば図3に示されるように行われる。この画像表示例では、プレーン1はスピードメーターの文字盤、プレーン2はスピードメーターの指針、プレーン3は方向指示器モニタと自動変速機の状態、プレーン3は走行メーターとされ、それらが重ね合わせ処理部105で重ね合わされたものとされる。
Display data is created in the
CPU10は、上記ROM17内のCRC対象領域選択情報を参照して、比較画像がプレーンか否かの判別を行う(S103)。この判別において比較画像がプレーンである(YES)と判断した場合、CPU10は、比較制御部106における重ね合わせ後画像及びプレーン選択情報レジスタ127に、該当するプレーン番号を設定する(S105)。また、比較画像がプレーンではない(NO)と判断した場合、CPU10は、比較制御部106における重ね合わせ後画像及びプレーン選択情報レジスタ127に、重ね合わせ後画像を選択するための情報を設定する(S104)。さらにCPU10は、ROM17内の設定情報に従って比較制御部106内の設定を行う(S106)。例えば比較領域情報レジスタ128に比較領域情報が設定され、当該比較領域に対応するCRC期待値が上記ROM17内のテーブル参照によって得られ、それがCRC期待値情報レジスタ129に設定される。また、割込み制御情報レジスタ130に割込み制御情報が設定される。その後、CPU10は、動作情報レジスタ126に動作情報(領域制御部125のイネーブル信号)を設定する(S107)。この動作情報の設定により比較制御部106での比較制御が開始される。すなわち、重ね合わせ後画像及びプレーン選択情報に基づいてセレクタ121によって選択された情報がCRC演算処理部122に伝達され、比較領域情報に基づいて選択された比較領域についてのCRC演算処理が行われる。比較回路123において、上記CRC演算処理結果と、CRC期待値情報レジスタ129内の期待値との比較が行われる。この比較回路123での比較において、上記CRC演算処理とその期待値とが一致しない場合には、CPU10に対するCRC不一致割込み要求のため、割込み制御回路124によって割り込み制御信号がアサートされる。
The
CPU10では、割込みが発生したか否かの判別が行われる(S108)。割込み制御回路124によって割り込み制御信号がアサートされることでCRC不一致割込み要求がなされ、対応する割込み処理がCPU10で実行される。この割込み処理により、割込み制御情報レジスタ130への情報設定が行われて割込みが解除され(S110)、表示が正しくないことを示すエラーメッセージの表示データが作成され、当該表示データが、重ね合わせ制御部105を介して表示装置30に表示される(S111)。この表示により、表示装置30の表示内容が正しくないことをドライバに知らせることができる。一定時間経過後、CPU10によって復帰が試みられ(S112)、復帰された場合には、上記ステップS101の処理に戻される。復帰されない場合は、上記ステップS111での表示状態が継続される。
The
また、上記ステップS108の判別において、表示装置30の垂直同期信号による割込みが発生した場合には、CPU10によって、例えば車速や走行距離などの変更に伴い、表示装置30での表示画像を更新する必要があるか否かの判別が行われる(S109)。この判別において、表示装置30の表示画像を更新する必要があると判断された場合には、上記ステップS101の処理に戻されることで、表示装置30での表示内容の更新のための処理(S101)、及び比較制御部106の設定内容の更新が行われる。
In the determination of step S108, if an interrupt due to the vertical synchronization signal of the
ここで、表示制御装置1内での誤動作をチェックする観点では、表示制御装置1の出力段のデータを用いて巡回冗長検査を行うのが望ましい。そこで、例えば図4(A)のような重ね合わせ後画像の一部に対して比較領域を設定することが考えられる。しかしながら、オプションによりプレーン1の背景がユーザによって変更可能とされる場合には、図4(A)のような重ね合わせ後画像に対する比較領域設定では、プレーン1の背景の変更に対応してCRC期待値の数も増えてしまう。CRC期待値の数を減らすには、図4(A)のような重ね合わせ後画像に対して比較領域を設定するのではなく、例えば図4(B)に示されるようにプレーンに対して比較領域を設定するのが望ましい。図4(B)に示される例では、プレーン3に対して比較領域の設定が行われており、そこにはプレーン1が含まれていないため、オプションによりプレーン1の背景がユーザによって変更可能とされる場合においても、CRC期待値の数には影響しない。
Here, from the viewpoint of checking a malfunction in the
このように本例では、CRC演算対象とされる比較領域の設定情報や、その比較領域に対応するCRC期待値情報がROM13に予め格納されており、このROM13内の比較領域情報に従って比較領域情報レジスタ128に設定された比較領域についてCRC演算処理が行われ、その演算結果がCRC期待値と比較されるようになっているので、ROM13内のCRC期待値のデータ量は、CRC演算対象とされる比較領域の状態の分だけ用意すれば良い。これにより、ROM13内のCRC期待値のデータ量は、表示装置30の表示画像全体をCRC演算対象とする場合に比べて大幅に少なくなるので、表示制御装置1における巡回冗長検査を容易に実現できる。これにより、グラフィックスで描画するタイプのインストルメントパネルにおいて、データ表示が正常か否かを的確に確認することができるようになる。
As described above, in this example, the setting information of the comparison area to be subjected to the CRC calculation and the CRC expected value information corresponding to the comparison area are stored in advance in the
上記の例では、CRC演算処理部122での演算処理の期待値(CRC期待値)は、予め計算されて、ROM17等に格納されているものとしたが、CRC期待値生成回路を設け、図5におけるステップS101での処理として、上記CRC期待値生成回路によるCRC期待値の計算を加えることができる。また、CRC期待値はCPU10により計算しても良いただし、その場合には、算出されたCRC期待値が正しいか否かの確認が困難になるので、CRCが得られるテスト画像を用いてCRC期待値生成回路が正常に動作するか否かや、複数回のCRC計算値生成により同じCRC期待値が得られるか否かの確認を行うようにすると良い。
In the above example, the expected value (CRC expected value) of the arithmetic processing in the CRC
《実施の形態2》
図6には、上記表示制御装置1の別の構成例が示される。
<<
FIG. 6 shows another configuration example of the
図6に示される表示制御装置1が、図2に示されるのと大きく相違するのは、106a〜106nで示されるように比較制御部が複数設けられていることで複数の領域についての巡回冗長検査を同時に実行可能にされている点、及び警告灯の一例であるLED(Light-emitting diode;発光ダイオード)31が設けられている点である。また、本例では、比較制御部106a〜106nの何れかでCRCエラーが検出された場合に、プレーンn制御部108−nにおいて、予め設定されていたエラーメッセージの画像が重ね合わせ制御部105に伝達されるようになっている。LED31は、特に制限されないが、図7に示されるように、表示装置30の近傍に配置される。
The
本例では、複数の比較制御部106a〜106nが設けられているため、例えば比較制御部106aではプレーン1についてのCRCエラー検出を行い、比較制御部106bではプレーン2についてのCRCエラー検出を行い、比較制御部106cではプレーン3についてのCRCエラー検出を行い、比較制御部106nではプレーンnについてのCRCエラー検出を行うことができる。これにより複数の領域についての巡回冗長検査を同時に実行することができる。
In this example, since a plurality of comparison control units 106a to 106n are provided, for example, the comparison control unit 106a performs CRC error detection for
また、比較制御部106a〜106nの何れかでCRCエラーが検出され、割込み制御信号がアサートされた場合に、プレーンn制御部108−nにおいて、予め設定されていたエラーメッセージの画像が重ね合わせ制御部105に伝達されることにより、例えば図7に示されるように、「表示が正しくありません!」などのエラーメッセージ701がプレーン1の背景に重畳される。
In addition, when a CRC error is detected in any of the comparison control units 106a to 106n and the interrupt control signal is asserted, an error message image set in advance is controlled in the plane n control unit 108-n. By being transmitted to the
さらに、比較制御部106a〜106nの何れかでCRCエラーが検出され、割込み制御信号がアサートされた場合にはLED31が点灯されるため、ユーザは、現在の表示装置30における表示が正しくないことを的確に認識することができる。例えば何らかのエラーにより表示装置30にエラーメッセージ701が示されなかった場合でも、LED31が点灯することによって、ユーザは、現在の表示装置30における表示が正しくないことを知ることができる。
Furthermore, when a CRC error is detected in any of the comparison control units 106a to 106n and the interrupt control signal is asserted, the
《実施の形態3》
図8には、上記比較制御部106の別の構成例が示される。
<< Embodiment 3 >>
FIG. 8 shows another configuration example of the
図8に示される比較制御部106が、図1に示されるのと大きく相違するのは、各種情報レジスタが2重化されている点である。すなわち、重ね合わせ後画像及びプレーン選択情報レジスタ127、比較領域情報レジスタ128、CRC期待値情報レジスタ129、割込み制御情報レジスタ130に対応して、重ね合わせ後画像及びプレーン選択更新情報レジスタ137、比較領域更新情報レジスタ138、CRC期待値更新情報レジスタ139、割込み制御更新情報レジスタ140が設けられている。2重化された各種情報レジスタは、CPU10からのレジスタリードライト制御情報によって、情報の読み出しや書き込みが行われる。
The
図9には、図8に示される構成における主要部の動作タイミング示される。 FIG. 9 shows the operation timing of the main part in the configuration shown in FIG.
図9において、更新情報レジスタとは、重ね合わせ後画像及びプレーン選択更新情報レジスタ137、比較領域更新情報レジスタ138、CRC期待値更新情報レジスタ139、割込み制御更新情報レジスタ140の各レジスタを意味する。また、情報レジスタとは、重ね合わせ後画像及びプレーン選択情報レジスタ127、比較領域情報レジスタ128、CRC期待値情報レジスタ129、割込み制御情報レジスタ130の各レジスタを意味する。本例では、重ね合わせ後画像及びプレーン選択情報レジスタ127、比較領域情報レジスタ128、CRC期待値情報レジスタ129、割込み制御情報レジスタ130における更新情報が、対応する重ね合わせ後画像及びプレーン選択更新情報レジスタ137、比較領域更新情報レジスタ138、CRC期待値更新情報レジスタ139、割込み制御更新情報レジスタ140に保持される。そして、重ね合わせ後画像及びプレーン選択更新情報レジスタ137、比較領域更新情報レジスタ138、CRC期待値更新情報レジスタ139、割込み制御更新情報レジスタ140の保持情報が、表示装置30の垂直同期信号に同期して、それぞれ対応する情報レジスタ、すなわち重ね合わせ後画像及びプレーン選択情報レジスタ127、比較領域情報レジスタ128、CRC期待値情報レジスタ129、割込み制御情報レジスタ130に転送される。これにより、重ね合わせ後画像及びプレーン選択情報レジスタ127、比較領域情報レジスタ128、CRC期待値情報レジスタ129、割込み制御情報レジスタ130の保持情報が、表示装置30の垂直同期信号に同期して速やかに更新される。そしてこの更新情報に従って、所定のタイミングでエラー検出のための比較が行われ、エラーが検出された場合に割込み制御信号がアサートされる。
In FIG. 9, the update information register means each of the superposed image and plane selection update information register 137, the comparison area update information register 138, the CRC expected value update information register 139, and the interrupt control update
このように本例では、各種情報レジスタが2重化されることにより、表示装置30に表示される画像の更新毎やフレーム単位に、重ね合わせ後画像及びプレーン選択情報レジスタ127、比較領域情報レジスタ128、CRC期待値情報レジスタ129、割込み制御情報レジスタ130に対して、適切な情報を速やかに設定することができる。例えば、垂直同期信号に同期してフレーム単位に異なる領域に対して、比較を行うことが可能になり、図6のように複数の比較制御部106を持たなくても、同時には比較できないが複数の領域の比較が可能となる。
As described above, in this example, the various information registers are duplicated, so that the superimposed image and plane selection information register 127 and the comparison area information register are updated every time the image displayed on the
《実施の形態4》
図10には、上記割込み制御回路124及び上記割込み制御情報レジスタ130の構成例が示される。
<<
FIG. 10 shows a configuration example of the interrupt
割込み制御回路124は、カウンタ181、比較器182、アンドゲート183、オアゲート184、アンドゲート185を含む。カウンタ181は、比較回路123(図1,8参照)からの比較結果信号がアサートされた場合にアップカウントする。比較回路123からの比較結果信号が論理反転されてからアンドゲート183に伝達され、領域制御部125(図1,8参照)からの比較タイミング信号とのアンド論理が得られ、このアンドゲート183の出力がオアゲート184を介してカウンタ181のクリア端子に伝達されるようになっている。これにより、比較回路123からの比較結果信号がネゲートされた場合にカウンタ181がクリアされる。比較器182は、カウンタ181のカウント値と、後述する割込みスレッショルド情報とを比較する。この比較結果は、後段のアンドゲート185に伝達される。アンドゲート185は、上記比較器182の出力と、後述する割込みイネーブル情報とのアンド論理を得る。このアンドゲートの出力が割込み制御信号として割込み制御部15(図2,6参照)に伝達される。
The interrupt
割込み制御情報レジスタ130は、クリア情報レジスタ191、割込みスレッショルド情報レジスタ194、割込みステータス情報レジスタ195、割込みイネーブル情報レジスタ196を含む。クリア情報レジスタ191の保持情報はオアゲート184を介してカウンタ181のクリア端子に伝達される。割込みスレッショルド情報レジスタの保持情報は比較器182に伝達される。割込みステータス情報レジスタ195の保持情報は、上記比較器182の出力に基づいて形成される。また割込みステータス情報レジスタ195の保持情報は、割込みステータスクリア信号192としてクリア情報レジスタ191に伝達される。割込みイネーブル情報レジスタ196は、割込みイネーブル情報を保持する。
The interrupt control information register 130 includes a clear information register 191, an interrupt threshold information register 194, an interrupt status information register 195, and an interrupt enable information register 196. Information held in the clear information register 191 is transmitted to the clear terminal of the
上記の構成において、カウンタ181は、比較回路123からの比較結果信号がアサートされた場合にアップカウントし、このカウンタ181の出力が割込みスレッショルド情報レジスタ194の保持情報を越えた場合、比較器182の出力がハイレベルにアサートされ、割込みイネーブル情報レジスタ196の保持情報がハイレベル(イネーブル状態)になっている場合に、アンドゲート185によって割込み制御信号がアサートされる。カウンタ181の出力が割込みスレッショルド情報レジスタ194の保持情報を越えない場合には、割込み制御信号はアサートされない。このため、例えば比較回路123において、外部ノイズなどにより、1フレームのみエラー検出が行われたが、その後、エラー検出が行われないような場合には、カウンタ181がクリアされてしまうので、比較器182の出力に基づいて割込み制御信号がアサートされることはない。つまり、割込みスレッショルド情報に基づく回数だけ、連続してエラー検出が行われた場合にのみ、比較器182の出力に基づいて割込み制御信号がアサートされる。このようにすることで、外部ノイズなどに起因する一時的なエラーを無視することができるので、システムの安定化を図ることができる。
In the above configuration, the
《実施の形態5》
図11には、上記割込み制御回路124及び上記割込み制御情報レジスタ130の別の構成例が示される。
<< Embodiment 5 >>
FIG. 11 shows another configuration example of the interrupt
図11に示される割込み制御回路124が、図12に示されるのと大きく相違するのは、複数のカウンタ181a,181b,181cが設けられている点、及び切替制御回路188、セレクタ187、及びカウンタ選択制御回路が設けられている点である。切替制御回路188は、比較回路123からの比較結果信号をカウンタ181a,181b,181cに振り分ける。セレクタ187は、カウンタ181a,181b,181cの出力を選択的に比較回路182に伝達する。カウンタ選択制御部186は、比較タイミング信号、及び後述する比較切替個数情報に基づいて切替制御回路188及びセレクタ187の動作を制御する。
The interrupt
図11に示される割込み制御情報レジスタ130が、図12に示されるのと大きく相違するのは、比較切替個数情報を保持する比較切替個数情報レジスタ196が設けられている点である。比較切替個数情報レジスタ196の保持情報は、割込み制御回路124内のカウンタ選択制御部186に伝達される。例えば比較切替個数情報が「1」の場合には、カウンタ選択制御部186の制御により、比較タイミング信号に同期してカウンタ181aが選択され、比較切替個数情報が「2」の場合には、カウンタ選択制御部186の制御により、比較タイミング信号に同期してカウンタ181a,181bが選択され、比較切替個数情報が「3」の場合には、カウンタ選択制御部186の制御により、比較タイミング信号に同期してカウンタ181a,181b,181cが選択される。かかる構成によれば、比較タイミング信号に同期して、複数のカウンタ181a,181b,181cを切り替えて使用することができるので、フレーム毎に比較領域を切り替えたい場合に有効とされる。
The interrupt control information register 130 shown in FIG. 11 is greatly different from that shown in FIG. 12 in that a comparison switching number information register 196 that holds comparison switching number information is provided. Information held in the comparison switching number information register 196 is transmitted to the counter
《実施の形態6》
図12には、上記表示制御装置1の別の構成例が示される。
<<
FIG. 12 shows another configuration example of the
図12に示される表示制御装置1が、図2に示されるのと大きく相違するのは、セレクタ(SEL)113が設けられ、比較制御部116に取り込まれるデータを、上記セレクタ113により選択可能になっている点である。比較制御部116は、図2における比較制御部106と同一機能を有する。本例において、画質調整部107の出力は、入出力バッファ111における出力バッファ部111a及び外部端子T1を介して表示装置30に入力される。また、入出力バッファ111における出力バッファ部111aの出力は、入出力バッファ111における入力バッファ部111bを介してセレクタ113に入力される。さらに、入出力バッファ111における出力バッファ部111aの出力は、外部端子T1,T2及び入力バッファ112を介してセレクタ113に入力される。セレクタ113は、入力されたデータを選択的に比較制御部116に伝達する。セレクタ113の選択動作は、比較制御部116によって制御することができる。入出力バッファ111における入力バッファ部111bの出力がセレクタ113によって選択され、それが比較制御部116において選択された場合には、重ね合わせ制御部105や入出力バッファ111を含んで巡回冗長検査が行われる。また、入力バッファ112の出力がセレクタ113によって選択され、それが比較制御部116において選択された場合には、重ね合わせ制御部105、入出力バッファ111、外部端子T1,T2、及び入力バッファ112を含んで巡回冗長検査が行われるので、外部端子と表示装置との接続に用いるコネクタとの接触不良などに起因してエラーを生ずる場合をも検知することができる。但し、この様な構成の場合、画質調整107の処理を行った信号に対する画像に対して比較を行うため、画質調整107で多様な画質調整を可能とするとCRC期待値の数が膨大となるため、例えば、ディザ処理をする/しないや色合いの調整の段階を3種類にするなどの制限を設けることで、CRC期待値の格納数を抑えるとこが必要となる。
The
《実施の形態7》
図13には、上記表示制御装置1の別の構成例が示される。
<< Embodiment 7 >>
FIG. 13 shows another configuration example of the
図13に示される表示制御装置1が、図12に示されるのと大きく相違するのは、比較制御部116に代えて、ループバック比較制御部118が設けられている点である。ループバック比較制御部118は、表示装置30に表示される画像の任意の領域についてのエラー検出を行う。このエラー検出結果は、割込み制御信号103として割込み制御部15に伝達される。
The
図14には、上記ループバック比較制御部118の構成例が示される。
FIG. 14 shows a configuration example of the loopback
ループバック比較制御部118は、ビット比較処理部151、オア回路152、割込み制御回路154、領域制御部155、動作情報レジスタ156、ドットクロック情報レジスタ153、領域更新情報レジスタ158、割込み制御更新情報レジスタ160を含む。
The loopback
領域制御部155は、領域更新情報レジスタ158に保持された領域更新情報に従って、比較領域の制御を行う。ビット比較処理部151は、領域制御部155で選択された領域について、入出力バッファ111における出力バッファ111aに入力される画像情報(重ね合わせ後画像情報)と、セレクタ117を介して取り込まれた入力画像情報とをビット単位で比較する。この比較のタイミング調整は、ドットクロック情報レジスタ153の保持情報に従って行われる。また、比較領域が複数ある場合には、ビット比較処理部151が複数設けられ、この複数のビット比較処理部151によって複数の比較領域についてのビット比較が行われる。オア回路152は、複数のビット比較処理部151からの出力信号のオア論理を得る。オア回路152の出力は、後段の割込み制御回路154に伝達される。割込み制御回路154は、図1における割込み制御回路124と同様に、エラー発生時に割込み制御信号をアサートする。割込み制御回路154によって割込み制御信号がアサートされるか否かは、割込み制御更新情報レジスタ160の保持情報によって決定される。動作情報レジスタ156には、領域制御部155のイネーブル信号が保持される。このイネーブル信号がアサートされることで、領域制御部155の動作が開始される。
The
図15には、上記ビット比較処理部151の構成例が示される。
FIG. 15 shows a configuration example of the bit
ビット比較処理部151は、フリップフロップ回路(FF)161,162、エクスクルーシブオア(排他的論理和)ゲート163,164,165、オアゲート166,167、アンドゲート168を含む。重ね合わせ後画像情報は、エクスクルーシブオアゲート163に伝達され、またフリップフロップ回路161で1クロック分だけ遅延されてからエクスクルーシブオアゲート164に伝達され、さらにフリップフロップ回路161,162で2クロック分だけ遅延されてからエクスクルーシブオアゲート165に伝達される。エクスクルーシブオアゲート163,164,165では、それぞれ入力された二つの情報の論理が一致するか否かの判別が行われる。オアゲート166は、中速ドットクロック指示信号の論理反転されたものと、エクスクルージブオアゲート164の出力とのオア論理を得る。オアゲート167は、高速ドットクロック指示信号の論理反転されたものと、エクスクルーシブオアゲート165の出力とのオア論理を得る。アンドゲート168は、エクスクルーシブオアゲート163の出力と、オアゲート166の出力と、オアゲート167の出力と、領域制御部155からの領域ヒット信号とのアンド論理を得る。このアンドゲート168の出力がビット不一致信号として、オア回路152に伝達される。中速ドットクロック指示信号や高速ドットクロック指示信号はドットクロック情報レジスタ153に保持されたドットクロック情報に含まれる。
The bit
本例においては、中速ドットクロック指示信号や高速ドットクロック指示信号によってモード選択が行われる。高速モードでは、中速ドットクロック指示信号及び高速ドットクロック指示信号の双方がハイレベルにされることで、エクスクルーシブオアゲート164,165の出力がアンドゲート168に伝達されるのが阻止される。中速モードでは、中速ドットクロック指示信号がハイレベルにされ、高速ドットクロック指示信号がローレベルにされることで、エクスクルーシブオアゲート164の出力がアンドゲート168に伝達されるのが阻止される。低速モードでは、中速ドットクロック指示信号及び高速ドットクロック指示信号の双方がローレベルにされることで、エクスクルーシブオアゲート164,165の双方の出力がアンドゲート168に伝達される。エクスクルーシブオアゲート163,164,165の論理判別において、どれか一つでも一致すればエラー無しとされ、ビット不一致信号はアサートされない。一致するものが無い場合、アンドゲート168により、ビット不一致信号がアサートさえる。アンドゲート168には、領域制御部155からの領域ヒット信号が入力され、この領域ヒット信号がハイレベルになっていることを条件に、ビット不一致信号がアサートさえる。領域ヒット信号の論理値は、領域更新情報レジスタ158の保持情報に従って決定される。これにより、任意の比較領域についてのエラー検出が行われる。
In this example, the mode is selected by a medium speed dot clock instruction signal or a high speed dot clock instruction signal. In the high speed mode, the output of the exclusive OR
図16には、図15に示される構成の動作タイミングが示される。 FIG. 16 shows the operation timing of the configuration shown in FIG.
本例では、例えば時刻t0において3クロックより小さい範囲で遅延が見込まれる場合、セレクタ117を介して取り込まれた入力画像は、ドッド1,2,3(丸印が付されている)のいずれかと合致すれば、エラー無し、と判断される。この様な構成にすることにより、ループバックされる信号がI/Oバッファを通過することにより遅延が大きくなり、同一クロックでの比較が行えない場合でも、制限はあるが対応することが可能となる。つまり、低速モードでは完全な比較が可能となり、中速、高速モードでは完全な比較はできないが、比較対象となる画像は予め分かっており、検出可能な画素は予め計算することができるため、比較対象となる画像を比較可能となるデザインにすることも可能となる。
In this example, for example, when a delay is expected within a range of less than 3 clocks at time t0, the input image captured via the
《実施の形態8》
図17には、上記ループバック比較制御部118の構成例が示される。
<< Embodiment 8 >>
FIG. 17 shows a configuration example of the loopback
図17に示されるループバック比較制御部118は、図12における主要構成と、図13における主要構成とを合成したものである。すなわち、図17に示されるループバック比較制御部118においては、図12に示されるのと同一機能を有する比較制御部116と、図13に示されるのと同一機能を有するループバック比較制御部118とを含む。比較制御部116から出力された割込み制御信号と、ループバック比較制御部118から出力された割込み制御信号とは、オアゲート171を介して割込み制御部15に伝達される。本例では、比較制御部116でのエラー検出に加えて、ループバック比較制御部118でのエラー検出が行われる。
The loopback
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。 Although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof.
1 表示制御装置
10 CPU
12 メモリI/F制御部
13 RAM
14 グラフィック生成部
15 割込み制御部
16 ROMI/F制御部
17 ROM
30 表示装置
100 表示出力制御部
101 バスI/F制御部
105 重ね合わせ制御部
106 比較制御部
107 画質調整部
108−1 プレーン1制御部
108−2 プレーン2制御部
108−n プレーンn制御部
111 入出力バッファ
111a 出力バッファ部
111b 入力バッファ部
112 入力バッファ
116 比較制御部
118 ループバック比較制御部
121 セレクタ
122 CRC処理部
123 比較回路
124 割込み制御回路
125 領域制御部
126 動作情報レジスタ
127 重ね合わせ後画像及びプレーン選択情報レジスタ
128 比較領域情報レジスタ
129 CRC期待値情報レジスタ
130 割込み制御情報レジスタ
137 重ね合わせ後画像及びプレーン選択更新情報レジスタ
138 比較領域更新情報レジスタ
139 CRC期待値更新情報レジスタ
140 割込み制御更新情報レジスタ
1
12 Memory I /
14
30
Claims (12)
上記表示装置に表示されるべき表示画像を構成するための画像データが格納される記憶装置と、
上記記憶装置から上記画像データを読み出して上記表示装置に表示制御するための表示出力制御部と、上記表示出力制御部の動作を制御可能なCPUと、を含む表示制御装置とを含む、自動車であって、
上記表示制御装置の上記表示出力制御部は、上記表示装置に表示される画像データの任意の領域についての巡回冗長検査を実行する比較制御部を含み、
上記比較制御部は、上記表示装置に表示される画像の任意の領域を巡回冗長検査対象領域として指定するための上記CPUによって設定された比較領域情報に基づいて画像データの領域選択を行う領域制御部と、
上記領域制御部によって選択された領域についての巡回冗長検査のための演算処理を行う演算処理部と、
上記CPUによって上記記憶装置から読み出された期待値が書き換え可能に格納される期待値格納部と、
上記演算処理部での演算処理の結果と、上記期待値格納部に格納された期待値とを比較することでエラー検出を行う比較回路と、
を含み、
上記記憶装置には、上記領域制御部によって選択されうる各領域に対応する期待値が格納され、
上記CPUは、上記領域制御部によって選択された領域に対応する期待値を上記記憶装置から読み出して上記期待値格納部に格納することを特徴とする自動車。 A display device for displaying an image on the instrument panel;
A storage device for storing image data for constituting a display image to be displayed on the display device;
From the storage device reads the image data including the display output control unit for controlling display on the display device, a controllable CPU the operation of the display output control unit, and a display control device including, in the automotive There,
The display output control unit of the display control device includes a comparison control unit that performs a cyclic redundancy check on an arbitrary region of image data displayed on the display device,
The comparison control section performs area control for selecting an area of image data based on comparison area information set by the CPU for designating an arbitrary area of an image displayed on the display device as a cyclic redundancy check target area. And
An arithmetic processing unit that performs arithmetic processing for cyclic redundancy check on the region selected by the region control unit;
An expected value storage unit the expected value read from the storage device by said CPU is capable of storing rewritable,
A comparison circuit that performs error detection by comparing the result of the arithmetic processing in the arithmetic processing unit with the expected value stored in the expected value storage unit;
Only including,
The storage device stores an expected value corresponding to each area that can be selected by the area control unit,
The motor vehicle , wherein the CPU reads an expected value corresponding to an area selected by the area control unit from the storage device and stores it in the expected value storage unit .
上記プレーン制御部によって取り込まれた画像データを重ね合わせることで、表示用画像データを形成する重ね合わせ制御部と、を更に含み、
上記比較制御部は、上記プレーン制御部の出力画像情報又は上記重ね合わせ制御部の出力画像情報を選択的に上記演算処理部に供給可能なセレクタを更に含む請求項1記載の自動車。 The display output control unit includes a plurality of plane control units for capturing different image data,
An overlay controller that forms image data for display by superimposing the image data captured by the plane controller;
The automobile according to claim 1, wherein the comparison control unit further includes a selector capable of selectively supplying the output image information of the plane control unit or the output image information of the overlay control unit to the arithmetic processing unit.
上記セレクタの制御情報を保持する選択情報レジスタと、
上記選択情報レジスタ内の制御情報の更新情報を保持する選択更新情報レジスタと、
上記比較領域情報を保持する比較領域情報レジスタと、
上記比較領域情報レジスタ内の比較領域情報の更新情報を保持する比較領域更新情報レジスタと、
上記演算処理部での演算処理結果の期待値を保持する期待値情報レジスタと、
上記期待値情報レジスタ内の期待値の更新情報を保持する期待値更新情報レジスタと、を含み、
上記表示装置の垂直同期信号に同期して、上記選択情報レジスタの保持情報が上記選択更新情報レジスタの保持情報によって更新され、
上記表示装置の垂直同期信号に同期して、上記比較領域情報レジスタの保持情報が上記比較領域更新情報レジスタの保持情報によって更新され、
上記表示装置の垂直同期信号に同期して、上記期待値情報レジスタの保持情報が期待値更新情報レジスタの保持情報によって更新される請求項2記載の自動車。 The display control device
A selection information register for holding control information of the selector;
A selection update information register for holding control information update information in the selection information register;
A comparison area information register for holding the comparison area information;
A comparison area update information register for holding update information of the comparison area information in the comparison area information register;
An expected value information register for holding an expected value of the arithmetic processing result in the arithmetic processing unit;
An expected value update information register for holding expected value update information in the expected value information register, and
In synchronization with the vertical synchronization signal of the display device, the holding information in the selection information register is updated by the holding information in the selection update information register,
In synchronization with the vertical synchronization signal of the display device, the holding information in the comparison area information register is updated by the holding information in the comparison area update information register,
The automobile according to claim 2, wherein the information held in the expected value information register is updated by the information held in the expected value update information register in synchronization with a vertical synchronizing signal of the display device.
上記割込み制御回路は、上記比較回路での比較結果に基づいてエラーとなったフレーム数を計数するためのカウンタと、
上記カウンタでの計数値と所定の閾値とを比較するための比較器と、を含み、
上記比較器での比較結果に基づいて、上記割込み制御信号がアサートされる請求項2記載の自動車。 The comparison control unit includes an interrupt control circuit that forms an interrupt control signal for making an interrupt request to the CPU based on a comparison result in the comparison circuit,
The interrupt control circuit includes a counter for counting the number of frames in error based on the comparison result in the comparison circuit;
A comparator for comparing the count value of the counter with a predetermined threshold value,
The automobile according to claim 2, wherein the interrupt control signal is asserted based on a comparison result in the comparator.
上記割込み制御回路は、上記比較回路での比較結果に基づいてエラーとなったフレーム数を計数するための複数のカウンタと、
上記複数のカウンタを選択するためのカウンタ選択制御部と、
上記カウンタ選択制御部によって選択された上記カウンタでの計数値と所定の閾値とを比較するための比較器と、を含み、
上記比較器での比較結果に基づいて、上記割込み制御信号がアサートされる請求項2記載の自動車。 The comparison control unit includes an interrupt control circuit that forms an interrupt control signal for making an interrupt request to the CPU based on a comparison result in the comparison circuit,
The interrupt control circuit includes a plurality of counters for counting the number of frames in error based on the comparison result in the comparison circuit,
A counter selection control unit for selecting the plurality of counters;
A comparator for comparing the count value of the counter selected by the counter selection control unit with a predetermined threshold value,
The automobile according to claim 2, wherein the interrupt control signal is asserted based on a comparison result in the comparator.
上記第1バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第2バッファと、を含み、
上記表示出力制御部は、上記第1バッファの出力と上記第2バッファの出力とを選択的に上記比較制御部に伝達するためのセレクタを含む請求項2記載の自動車。 The display control device includes a first buffer for externally outputting the image data output from the display output control unit,
A second buffer for again taking in the image data externally output via the first buffer into the display control device,
The automobile according to claim 2, wherein the display output control unit includes a selector for selectively transmitting the output of the first buffer and the output of the second buffer to the comparison control unit.
上記表示装置に表示されるべき表示画像を構成するための画像データが格納される記憶装置と、
上記記憶装置から上記画像データを読み出して上記表示装置に表示制御するための表示出力制御部と、上記表示出力制御部の動作を制御可能なCPUと、を含む表示制御装置とを含む、自動車であって、
上記表示制御装置は、
上記画像データを上記表示装置に表示制御するための表示出力制御部と、
上記表示出力制御部の動作を制御可能なCPUと、
上記表示出力制御部から出力された画像データを外部出力するための第1バッファと、
上記第1バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第2バッファと、を含む表示制御装置であって、
上記表示出力制御部は、上記表示装置に表示される画像の任意の領域についてのエラー検出を行うループバック比較制御部と、
上記第1バッファの出力と上記第2バッファの出力とを選択的に上記ループバック比較制御部に伝達するためのセレクタと、を含み、
上記ループバック比較制御部は、上記表示装置に表示される画像の任意の領域を検査対象領域として指定するための領域更新情報に基づいて画像データの領域選択を行う領域制御部と、
上記領域制御部によって選択された領域について、上記第1バッファに入力される画像データと上記セレクタを介して伝達された画像データとをビット単位で比較することでエラー検出を行うビット比較処理部と、を含むことを特徴とする自動車。 A display device for displaying an image on the instrument panel;
A storage device for storing image data for constituting a display image to be displayed on the display device;
An automobile including a display output control unit for reading out the image data from the storage device and performing display control on the display device, and a display control device including a CPU capable of controlling the operation of the display output control unit. There,
The display control device
A display output control unit for controlling the display of the image data on the display device;
A CPU capable of controlling the operation of the display output control unit;
A first buffer for externally outputting image data output from the display output control unit;
A display control device comprising: a second buffer for taking image data output externally through the first buffer into the display control device again;
The display output control unit includes a loopback comparison control unit that performs error detection on an arbitrary region of an image displayed on the display device;
A selector for selectively transmitting the output of the first buffer and the output of the second buffer to the loopback comparison control unit,
The loopback comparison control unit is a region control unit that performs region selection of image data based on region update information for designating an arbitrary region of an image displayed on the display device as a region to be inspected,
A bit comparison processing unit that performs error detection by comparing the image data input to the first buffer and the image data transmitted through the selector in units of bits with respect to the region selected by the region control unit; An automobile characterized by including.
上記遅延回路の出力データと上記セレクタを介して伝達された画像データとが一致する場合には、エラーと判断しない請求項9記載の自動車。 The bit comparison processing unit includes a delay circuit for delaying image data input to the first buffer,
The automobile according to claim 9, wherein when the output data of the delay circuit and the image data transmitted through the selector match, an error is not determined.
上記表示装置に表示されるべき表示画像を構成するための画像データが格納される記憶装置と、
上記記憶装置から上記画像データを読み出して上記表示装置に表示制御するための表示出力制御部と、上記表示出力制御部の動作を制御可能なCPUと、を含む表示制御装置とを含む、自動車であって、
上記表示制御装置は、
上記画像データを上記表示装置に表示制御するための表示出力制御部と、
上記表示出力制御部の動作を制御可能なCPUと、
上記表示出力制御部から出力された画像データを外部出力するための第1バッファと、
上記第1バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第2バッファと、を含む表示制御装置であって、
上記表示出力制御部は、上記表示装置に表示される画像の任意の領域についての巡回冗長検査を実行する比較制御部と、
上記表示装置に表示される画像データの任意の領域についてのエラー検出を行うループバック比較制御部を含み、
上記比較制御部は、上記表示装置に表示される画像データの任意の領域を巡回冗長検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う第1領域制御部と、
上記第1領域制御部によって選択された領域についての巡回冗長検査のための演算処理を行う演算処理部と、
上記演算処理部での演算処理の結果と、その期待値とを比較することでエラー検出を行う比較回路と、
を含み、
上記ループバック比較制御部は、上記表示装置に表示される画像の任意の領域を検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う第2領域制御部と、
上記第1バッファの出力と上記第2バッファの出力とを選択的に上記ループバック比較制御部に伝達するためのセレクタと、
上記第2領域制御部によって選択された領域について、上記第1バッファの入力画像データと上記セレクタを介して伝達された画像データとをビット単位で比較することでエラー検出を行うビット比較処理部と、を含むことを特徴とする自動車。 A display device for displaying an image on the instrument panel;
A storage device for storing image data for constituting a display image to be displayed on the display device;
An automobile including a display output control unit for reading out the image data from the storage device and performing display control on the display device, and a display control device including a CPU capable of controlling the operation of the display output control unit. There,
The display control device
A display output control unit for controlling the display of the image data on the display device;
A CPU capable of controlling the operation of the display output control unit;
A first buffer for externally outputting image data output from the display output control unit;
A display control device comprising: a second buffer for taking image data output externally through the first buffer into the display control device again;
The display output control unit includes a comparison control unit that performs a cyclic redundancy check on an arbitrary region of an image displayed on the display device;
Including a loopback comparison control unit that performs error detection for an arbitrary region of image data displayed on the display device;
The comparison control unit includes a first region control unit that performs region selection of image data based on comparison region information for designating an arbitrary region of image data displayed on the display device as a cyclic redundancy check target region;
An arithmetic processing unit that performs arithmetic processing for cyclic redundancy check on the region selected by the first region control unit;
A comparison circuit that performs error detection by comparing the result of the arithmetic processing in the arithmetic processing unit and its expected value;
Including
The loopback comparison control unit includes a second region control unit that performs region selection of image data based on comparison region information for designating an arbitrary region of an image displayed on the display device as an inspection target region;
A selector for selectively transmitting the output of the first buffer and the output of the second buffer to the loopback comparison control unit;
A bit comparison processing unit that performs error detection by comparing the input image data of the first buffer and the image data transmitted through the selector in units of bits for the region selected by the second region control unit; An automobile characterized by including.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014254939A JP5970055B2 (en) | 2014-12-17 | 2014-12-17 | Automobile |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014254939A JP5970055B2 (en) | 2014-12-17 | 2014-12-17 | Automobile |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010175507A Division JP5670117B2 (en) | 2010-08-04 | 2010-08-04 | Display control device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015131635A JP2015131635A (en) | 2015-07-23 |
JP5970055B2 true JP5970055B2 (en) | 2016-08-17 |
Family
ID=53899229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014254939A Active JP5970055B2 (en) | 2014-12-17 | 2014-12-17 | Automobile |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5970055B2 (en) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017104346A1 (en) | 2015-12-15 | 2017-06-22 | セイコーエプソン株式会社 | Circuit device, electrooptical device, electronic apparatus, movable body, and error detection method |
JP6418185B2 (en) | 2016-03-10 | 2018-11-07 | トヨタ自動車株式会社 | Image display system for vehicles |
JP2020003516A (en) | 2018-06-25 | 2020-01-09 | セイコーエプソン株式会社 | Display driver, electronic apparatus, and movable body |
KR102648816B1 (en) * | 2018-11-28 | 2024-03-19 | 현대자동차주식회사 | Method and system for automating and evaluating interworking specifications between infotainment system and electrical equipment |
KR102153718B1 (en) * | 2019-06-12 | 2020-09-08 | 주식회사 텔레칩스 | Vehicle cluster apparatus and method for determining freeze frame causing screen freezing |
KR102541501B1 (en) * | 2020-12-02 | 2023-06-12 | 주식회사 텔레칩스 | Method and apparatus for detecting image error |
KR102384338B1 (en) * | 2020-12-22 | 2022-04-08 | 주식회사 텔레칩스 | Method and apparatur for image error detection |
KR102664439B1 (en) * | 2021-12-02 | 2024-05-09 | 주식회사 텔레칩스 | System for verifying integrity of image |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3957612B2 (en) * | 2001-11-06 | 2007-08-15 | 松下電器産業株式会社 | In-vehicle display system |
JP4807996B2 (en) * | 2005-09-30 | 2011-11-02 | 富士通株式会社 | Determination apparatus and determination method |
JP4191206B2 (en) * | 2006-06-08 | 2008-12-03 | エーユー オプトロニクス コーポレイション | Image display system and image display apparatus |
-
2014
- 2014-12-17 JP JP2014254939A patent/JP5970055B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2015131635A (en) | 2015-07-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151111 |
|
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