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JP5970055B2 - Automobile - Google Patents

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JP5970055B2 JP2014254939A JP2014254939A JP5970055B2 JP 5970055 B2 JP5970055 B2 JP 5970055B2 JP 2014254939 A JP2014254939 A JP 2014254939A JP 2014254939 A JP2014254939 A JP 2014254939A JP 5970055 B2 JP5970055 B2 JP 5970055B2
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Description

本発明は、画像の表示制御技術に関し、例えば自動車のダッシュボードにおけるインストルメントパネル(「インパネ」とも称される)の表示制御に適用して有効な技術に関する。   The present invention relates to an image display control technique, for example, a technique effective when applied to display control of an instrument panel (also referred to as “instrument panel”) in an automobile dashboard.

有線や無線によりデータを送信する場合、伝送エラーを検出するための技術として、巡回冗長検査(Cyclic Redundancy Check;CRC)が知られている。CRCは、任意長のデータストリームを取り込んで、例えば32ビット整数などの固定サイズの値を出力する関数の一種であり、連続する誤りを検出するための誤り検出符号の一種とされる。   When transmitting data by wire or wireless, Cyclic Redundancy Check (CRC) is known as a technique for detecting a transmission error. CRC is a type of function that takes in a data stream of an arbitrary length and outputs a value of a fixed size such as a 32-bit integer, and is a type of error detection code for detecting consecutive errors.

特許文献1には、被試験体から出力される信号の良又は不良を判定するための技術が記載されている。それによれば、判定装置は、表示信号入力インターフェイスと、LVDS−Parallel変換部と、ParallelーLVDS変換部とを備える。さらに、判定装置は、CRC演算回路部、カウンタ回路部、期待値格納部及び判定回路部がFPGAにより作成されている。画像信号に演算を行い、判定回路部が、CRC演算回路部の演算結果と期待値格納部に格納されている期待値とを比較し、画像信号の良又は不良を判定する。   Patent Document 1 describes a technique for determining whether a signal output from a device under test is good or bad. According to this, the determination apparatus includes a display signal input interface, an LVDS-Parallel conversion unit, and a Parallel-LVDS conversion unit. Further, in the determination device, a CRC calculation circuit unit, a counter circuit unit, an expected value storage unit, and a determination circuit unit are created by FPGA. An operation is performed on the image signal, and the determination circuit unit compares the operation result of the CRC operation circuit unit with the expected value stored in the expected value storage unit to determine whether the image signal is good or defective.

特許文献2には、フレームメモリに格納されるデータに対して簡単にエラーチェックを行うための技術が記載されている。それによれば、画面表示制御装置は、画面表示部に表示すべき一画面分の画像のデータが格納されるフレームメモリと、画面表示部に前記一画面分の画像を表示するためにフレームメモリから一画面分の画像のデータを周期的に読み出すコントローラと、コントローラによって読み出される一画面分の画像のデータに対してエラーがないかどうかをチェックするエラー検出処理を行うエラー検出部とを備える。   Patent Document 2 describes a technique for simply performing an error check on data stored in a frame memory. According to this, the screen display control device includes a frame memory storing image data for one screen to be displayed on the screen display unit, and a frame memory for displaying the image for one screen on the screen display unit. A controller that periodically reads image data for one screen and an error detection unit that performs an error detection process for checking whether there is an error in the image data for one screen read by the controller.

特開2007−101691号公報JP 2007-101691 A 特開2007−072394号公報JP 2007-072394 A

自動車のダッシュボードにはインストルメントパネルが設けられる。インストルメントパネルとは、スピードメーターやウォーニングランプ等が取り付けられている計器板のことを指す。近年は、グラフィックスで描画するタイプのインストルメントパネルが少しずつであるが増えている。グラフィックスで描画するタイプのインストルメントパネルにおいて、自動車用車載機器の機能安全国際規格ISO26262に対応するために、データ表示が正常か否かを確認する機能が必要と考えられる。それについて本願発明者が検討したところ、以下のような課題が見いだされた。   An instrument panel is provided on the dashboard of an automobile. An instrument panel refers to an instrument panel to which a speedometer, a warning lamp, and the like are attached. In recent years, the number of instrument panels for drawing with graphics is increasing little by little. It is considered that a function for confirming whether or not the data display is normal is necessary in an instrument panel of a type drawn by graphics in order to comply with the international functional safety standard ISO26262 of in-vehicle equipment for automobiles. The inventor of the present application studied the following problems.

例えば特許文献1,2に記載されているようなCRCにより誤り検出を行うことが考えられる。しかしインストルメントパネル全体についてCRCにより誤り検出を行うことは、真値となるデータ量が膨大となり現実的ではない。CRCによりデータを比較する範囲や位置は予め決められており、任意に変更することはできない。さらにインストルメントパネルの表示データは、幾つかのプレーンを合成することで生成されているが、CRCを用いて比較する場合、最終的な表示データに対する期待値を事前に計算しておくのが困難である。   For example, it is conceivable to perform error detection by CRC as described in Patent Documents 1 and 2. However, it is not practical to perform error detection by CRC for the entire instrument panel because the amount of true data is enormous. The range and position for comparing data by CRC are determined in advance and cannot be arbitrarily changed. Furthermore, the display data of the instrument panel is generated by combining several planes, but when comparing using CRC, it is difficult to calculate the expected value for the final display data in advance. It is.

本発明の目的は、グラフィックスで描画するタイプのインストルメントパネルにおいて、データ表示が正常か否かを的確に確認するための技術を提供することにある。   An object of the present invention is to provide a technique for accurately confirming whether or not data display is normal in an instrument panel of a type that draws with graphics.

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。   The following is a brief description of an outline of typical inventions disclosed in the present application.

すなわち、画像データを表示装置に表示制御するための表示出力制御部と、上記表示出力制御部の動作を制御可能なCPUとを含んで表示制御装置を構成する。上記表示出力制御部は、上記表示装置に表示される画像データの任意の領域についての巡回冗長検査を実行する比較制御部を含む。上記比較制御部は、上記表示装置に表示される画像の任意の領域を巡回冗長検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う領域制御部と、上記領域制御部によって選択された領域についての巡回冗長検査のための演算処理を行う演算処理部と、上記演算処理部での演算処理の結果と、その期待値とを比較することでエラー検出を行う比較回路とを含む。   That is, the display control device is configured to include a display output control unit for controlling display of image data on the display device and a CPU capable of controlling the operation of the display output control unit. The display output control unit includes a comparison control unit that performs a cyclic redundancy check on an arbitrary region of image data displayed on the display device. The comparison control unit includes a region control unit that performs region selection of image data based on comparison region information for designating an arbitrary region of an image displayed on the display device as a cyclic redundancy check target region, and the region control. The arithmetic processing unit that performs arithmetic processing for cyclic redundancy check on the area selected by the unit, and the comparison circuit that performs error detection by comparing the result of the arithmetic processing in the arithmetic processing unit and its expected value Including.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。   The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

すなわち、グラフィックスで描画するタイプのインストルメントパネルにおいて、データ表示が正常か否かを的確に確認するための技術を提供することができる。   That is, it is possible to provide a technique for accurately confirming whether or not the data display is normal in an instrument panel of a type that draws with graphics.

本発明にかかる表示制御装置における比較制御部の構成例ブロック図である。It is a block diagram of a configuration example of a comparison control unit in the display control apparatus according to the present invention. 図1に示される比較制御部を含む表示制御装置の構成例ブロック図である。FIG. 2 is a block diagram illustrating a configuration example of a display control device including a comparison control unit illustrated in FIG. 1. 図2に示される表示制御装置によって行われる画像表示例の説明図である。It is explanatory drawing of the example of an image display performed by the display control apparatus shown by FIG. 比較領域設定の説明図である。It is explanatory drawing of a comparison area setting. 図2に示される表示制御装置における主要動作のフローチャートである。It is a flowchart of the main operation | movement in the display control apparatus shown by FIG. 図2に示される表示制御装置の別の構成例ブロック図である。FIG. 4 is a block diagram illustrating another configuration example of the display control device illustrated in FIG. 2. 図6に示される表示制御装置による表示制御の説明図である。It is explanatory drawing of the display control by the display control apparatus shown by FIG. 図6に示される表示制御装置に含まれる比較制御部の別の構成例ブロック図である。FIG. 7 is a block diagram illustrating another configuration example of a comparison control unit included in the display control device illustrated in FIG. 6. 図8に示される構成における主要部の動作タイミング図である。FIG. 9 is an operation timing chart of the main part in the configuration shown in FIG. 8. 図1に示される比較制御部に含まれる割込み制御回路及び割込み制御情報レジスタの構成例回路図である。FIG. 2 is a circuit diagram illustrating a configuration example of an interrupt control circuit and an interrupt control information register included in the comparison control unit illustrated in FIG. 1. 図1に示される比較制御部に含まれる割込み制御回路及び割込み制御情報レジスタの別の構成例回路図である。FIG. 6 is a circuit diagram illustrating another configuration example of the interrupt control circuit and the interrupt control information register included in the comparison control unit illustrated in FIG. 1. 本発明にかかる表示制御装置の別の構成例ブロック図である。It is another example block diagram of a configuration of the display control device according to the present invention. 本発明にかかる表示制御装置の別の構成例ブロック図である。It is another example block diagram of a configuration of the display control device according to the present invention. 図3に示される表示制御装置に含まれるループバック比較制御部の構成例ブロック図である。FIG. 4 is a block diagram illustrating a configuration example of a loopback comparison control unit included in the display control device illustrated in FIG. 3. 図14に示されるループバック比較制御部における主要部構成例回路図である。FIG. 15 is a circuit diagram of a main part configuration example in the loopback comparison control unit shown in FIG. 14. 図15に示される構成の動作タイミング図である。FIG. 16 is an operation timing chart of the configuration shown in FIG. 15. 本発明にかかる表示制御装置の別の構成例ブロック図である。It is another example block diagram of a configuration of the display control device according to the present invention.

1.実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
1. First, an outline of a typical embodiment of the invention disclosed in the present application will be described. Reference numerals in the drawings referred to in parentheses in the outline description of the representative embodiments merely exemplify what are included in the concept of the components to which the reference numerals are attached.

〔1〕本発明の代表的な実施の形態に係る表示制御装置(1)は、画像データを表示装置に表示制御するための表示出力制御部(100)と、上記表示出力制御部の動作を制御可能なCPU(10)とを含む。   [1] A display control device (1) according to a typical embodiment of the present invention includes a display output control unit (100) for controlling display of image data on a display device, and operations of the display output control unit. And a controllable CPU (10).

上記表示出力制御部(100)は、上記表示装置に表示される画像データの任意の領域についての巡回冗長検査を実行する比較制御部(106)を含む。上記比較制御部は、上記表示装置に表示される画像の任意の領域を巡回冗長検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う領域制御部(125)と、上記領域制御部によって選択された領域についての巡回冗長検査のための演算処理を行う演算処理部(122)と、上記演算処理部での演算処理の結果と、その期待値とを比較することでエラー検出を行う比較回路(123)とを含む。   The display output control unit (100) includes a comparison control unit (106) that performs a cyclic redundancy check on an arbitrary area of image data displayed on the display device. The comparison control unit includes a region control unit (125) that performs region selection of image data based on comparison region information for designating an arbitrary region of an image displayed on the display device as a cyclic redundancy check target region; By comparing the arithmetic processing unit (122) that performs arithmetic processing for cyclic redundancy check on the region selected by the region control unit with the result of the arithmetic processing in the arithmetic processing unit and its expected value And a comparison circuit (123) that performs error detection.

上記の構成によれば、上記表示装置に表示される画像の任意の領域を巡回冗長検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択が行われることにより、選択された領域についての巡回冗長検査のための演算処理が行われる。このように巡回冗長検査対象領域についてのみ、巡回冗長検査によるエラー検出を行うようにしているので、巡回冗長検査のための演算処理結果の期待値は、巡回冗長検査対象領域(比較領域)の状態の分だけ用意すれば良い。このため、上記期待値のデータ量が膨大となるのを回避することができるので、巡回冗長検査を容易に実現できる。これにより、グラフィックスで描画するタイプのインストルメントパネルにおいて、データ表示が正常か否かを的確に確認することができるようになる。   According to the above configuration, an area of image data is selected based on comparison area information for designating an arbitrary area of an image displayed on the display device as a cyclic redundancy check target area. Arithmetic processing for cyclic redundancy check for the area is performed. Since error detection by cyclic redundancy check is performed only for the cyclic redundancy check target area in this way, the expected value of the arithmetic processing result for the cyclic redundancy check is the state of the cyclic redundancy check target area (comparison area). All you need is to prepare. For this reason, since it is possible to avoid an enormous amount of data of the expected value, the cyclic redundancy check can be easily realized. As a result, it is possible to accurately confirm whether or not the data display is normal in an instrument panel of a type that draws with graphics.

〔2〕上記〔1〕において、上記表示出力制御部は、それぞれ異なる画像データを取り込むための複数のプレーン制御部(108−1,108−2…,108−n)と、上記プレーン制御部によって取り込まれた画像データを重ね合わせることで、表示用画像データを形成する重ね合わせ制御部(105)とを更に含んで構成することができる。また上記比較制御部は、上記プレーン制御部の出力画像情報又は上記重ね合わせ制御部の出力画像情報を選択的に上記演算処理部に供給可能なセレクタ(121)を更に含んで構成することができる。これにより、上記プレーン制御部の出力画像情報又は上記重ね合わせ制御部の出力画像情報を選択的に上記演算処理部に供給することができる。   [2] In the above [1], the display output control unit includes a plurality of plane control units (108-1, 108-2,..., 108-n) for capturing different image data, and the plane control unit. By superimposing the captured image data, the image forming apparatus can further include an overlay control unit (105) that forms display image data. The comparison control unit may further include a selector (121) that can selectively supply the output image information of the plane control unit or the output image information of the overlay control unit to the arithmetic processing unit. . Thereby, the output image information of the plane control unit or the output image information of the overlay control unit can be selectively supplied to the arithmetic processing unit.

〔3〕上記〔2〕において、上記比較制御部は複数設けられ、上記複数の比較制御部は、それぞれ上記表示装置に表示される画像データの任意の領域についての巡回冗長検査を並列的に実行するように構成することができる。これにより、複数領域についての巡回冗長検査を速やかに行うことができる。   [3] In the above [2], a plurality of the comparison control units are provided, and each of the plurality of comparison control units executes a cyclic redundancy check on an arbitrary region of the image data displayed on the display device in parallel. Can be configured to. As a result, the cyclic redundancy check for a plurality of areas can be quickly performed.

〔4〕上記〔2〕において、上記比較制御部は、上記比較回路での比較結果に基づいて、上記表示装置にエラーメッセージの表示を行うとともに、上記表示装置の近傍に配置された警告灯(31)を点灯させるように構成することができる。例えば何らかのエラーにより表示装置にエラーメッセージが示されなかった場合でも、警告灯が点灯することによって、ユーザは、現在の表示装置における表示が正しくないことを知ることができる。   [4] In the above [2], the comparison control unit displays an error message on the display device based on a comparison result in the comparison circuit, and also displays a warning lamp ( 31) can be lit. For example, even when an error message is not shown on the display device due to some error, the user can know that the display on the current display device is incorrect by turning on the warning lamp.

〔5〕上記〔2〕において、上記セレクタの制御情報を保持する選択情報レジスタ(127)と、上記選択情報レジスタ内の制御情報の更新情報を保持する選択更新情報レジスタ(137)と、上記比較領域情報を保持する比較領域情報レジスタ(128)と、上記比較領域情報レジスタ内の比較領域情報の更新情報を保持する比較領域更新情報レジスタ(138)とを設けることができる。さらに上記〔4〕において、上記演算処理部での演算処理結果の期待値を保持する期待値情報レジスタ(129)と、上記期待値情報レジスタ内の期待値の更新情報を保持する期待値更新情報レジスタ(139)とを設けることができる。上記表示装置の垂直同期信号に同期して、上記選択情報レジスタの保持情報が上記選択更新情報レジスタの保持情報によって更新され、上記表示装置の垂直同期信号に同期して、上記比較領域情報レジスタの保持情報が上記比較領域更新情報レジスタの保持情報によって更新される。上記表示装置の垂直同期信号に同期して、上記期待値情報レジスタの保持情報が期待値更新情報レジスタの保持情報によって更新される。   [5] In the above [2], the selection information register (127) that holds the control information of the selector, the selection update information register (137) that holds the update information of the control information in the selection information register, and the comparison A comparison area information register (128) that holds area information and a comparison area update information register (138) that holds update information of comparison area information in the comparison area information register can be provided. Further, in [4], an expected value information register (129) that holds an expected value of the result of the arithmetic processing in the arithmetic processing unit, and an expected value update information that holds update information of the expected value in the expected value information register A register (139) can be provided. The holding information in the selection information register is updated by the holding information in the selection update information register in synchronization with the vertical synchronization signal of the display device, and in the comparison area information register in synchronization with the vertical synchronization signal of the display device. The holding information is updated with the holding information in the comparison area update information register. The information held in the expected value information register is updated with the information held in the expected value update information register in synchronization with the vertical synchronizing signal of the display device.

〔6〕上記〔2〕において、上記比較制御部には、上記比較回路での比較結果に基づいて上記CPUに対して割込み要求を行うための割込み制御信号を形成する割込み制御回路(124)を設けることができる。上記割込み制御回路には、上記比較回路での比較結果に基づいてエラーとなったフレーム数を計数するためのカウンタ(181)と、上記カウンタでの計数値と所定の閾値とを比較するための比較器(182)とを設けることができる。上記比較器での比較結果に基づいて、上記割込み制御信号がアサートされる。   [6] In the above [2], the comparison control unit includes an interrupt control circuit (124) for generating an interrupt control signal for making an interrupt request to the CPU based on the comparison result in the comparison circuit. Can be provided. The interrupt control circuit includes a counter (181) for counting the number of frames in error based on the comparison result in the comparison circuit, and a counter for comparing the count value in the counter with a predetermined threshold value. A comparator (182) can be provided. The interrupt control signal is asserted based on the comparison result in the comparator.

〔7〕上記〔2〕において、上記比較制御部には、上記比較回路での比較結果に基づいて上記CPUに対して割込み要求を行うための割込み制御信号を形成する割込み制御回路(124)を設けることができる。上記割込み制御回路は、上記比較回路での比較結果に基づいてエラーとなったフレーム数を計数するための複数のカウンタ(181a,181b、181c)と、上記複数のカウンタを選択するためのカウンタ選択制御部(186)と、上記カウンタ選択制御部によって選択された上記カウンタでの計数値と所定の閾値とを比較するための比較器(182)とを含んで容易に構成できる。上記比較器での比較結果に基づいて、上記割込み制御信号がアサートされる。   [7] In the above [2], the comparison control unit is provided with an interrupt control circuit (124) for generating an interrupt control signal for making an interrupt request to the CPU based on the comparison result in the comparison circuit. Can be provided. The interrupt control circuit includes a plurality of counters (181a, 181b, 181c) for counting the number of frames in error based on the comparison result in the comparison circuit, and a counter selection for selecting the plurality of counters. A control unit (186) and a comparator (182) for comparing the count value of the counter selected by the counter selection control unit with a predetermined threshold value can be easily configured. The interrupt control signal is asserted based on the comparison result in the comparator.

〔8〕上記〔2〕において、上記表示制御装置は、上記表示出力制御部から出力された画像データを外部出力するための第1バッファ(111)と、上記第1バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第2バッファ(112)とを設けることができる。上記表示出力制御部は、上記第1バッファの出力と上記第2バッファの出力とを選択的に上記比較制御部に伝達するためのセレクタ(113)を含んで容易に構成することができる。   [8] In the above [2], the display control device is externally output via the first buffer (111) for externally outputting the image data output from the display output control unit and the first buffer. A second buffer (112) for taking the image data again into the display control device can be provided. The display output control unit can be easily configured to include a selector (113) for selectively transmitting the output of the first buffer and the output of the second buffer to the comparison control unit.

〔9〕本発明の代表的な実施の形態に係る別の表示制御装置(1)は、画像データを表示装置に表示制御するための表示出力制御部(100)と、上記表示出力制御部の動作を制御可能なCPU(10)と、上記表示出力制御部から出力された画像データを外部出力するための第1バッファ(111)と、上記第1バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第2バッファ(112)とを含む。上記表示出力制御部は、上記表示装置に表示される画像の任意の領域についてのエラー検出を行うループバック比較制御部(118)と、上記第1バッファの出力と上記第2バッファの出力とを選択的に上記ループバック比較制御部に伝達するためのセレクタ(117)とを含む。上記ループバック比較制御部は、上記表示装置に表示される画像の任意の領域を検査対象領域として指定するための領域更新情報に基づいて画像データの領域選択を行う領域制御部(155)と、上記領域制御部によって選択された領域について、上記第1バッファに入力される画像データと上記セレクタを介して伝達された画像データとをビット単位で比較することでエラー検出を行うビット比較処理部(151)とを含む。この場合、巡回冗長検査の演算処理は不要とされる。   [9] Another display control device (1) according to a typical embodiment of the present invention includes a display output control unit (100) for controlling display of image data on a display device, and the display output control unit. A CPU (10) capable of controlling the operation, a first buffer (111) for externally outputting image data output from the display output control unit, and image data output externally via the first buffer And a second buffer (112) for taking in the display control device again. The display output control unit includes a loopback comparison control unit (118) that performs error detection on an arbitrary region of an image displayed on the display device, and outputs the first buffer and the second buffer. And a selector (117) for selectively transmitting to the loopback comparison control unit. The loopback comparison control unit includes a region control unit (155) that performs region selection of image data based on region update information for designating an arbitrary region of an image displayed on the display device as a region to be inspected. For a region selected by the region control unit, a bit comparison processing unit that performs error detection by comparing the image data input to the first buffer and the image data transmitted through the selector in bit units ( 151). In this case, the calculation process of the cyclic redundancy check is unnecessary.

〔10〕上記〔9〕において、上記ビット比較処理部は、上記第1バッファに入力される画像データを遅延するための遅延回路(161,162)を設けることができる。そして、上記遅延回路の出力データと上記セレクタを介して伝達された画像データとが一致する場合には、エラーと判断されない。   [10] In the above [9], the bit comparison processing unit may be provided with delay circuits (161, 162) for delaying the image data input to the first buffer. If the output data of the delay circuit matches the image data transmitted through the selector, it is not determined as an error.

〔11〕本発明の代表的な実施の形態に係る別の表示制御装置(1)は、画像データを表示装置に表示制御するための表示出力制御部(100)と、上記表示出力制御部の動作を制御可能なCPU(10)と、上記表示出力制御部から出力された画像データを外部出力するための第1バッファ(111)と、上記第1バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第2バッファ(112)とを含む。上記表示出力制御部は、上記表示装置に表示される画像の任意の領域についての巡回冗長検査を実行する比較制御部(116)と、上記表示装置に表示される画像データの任意の領域についてのエラー検出を行うループバック比較制御部(118)と、上記第1バッファの出力と上記第2バッファの出力とを選択的に上記ループバック比較制御部に伝達するためのセレクタ(117)とを含む。上記比較制御部は、上記表示装置に表示される画像データの任意の領域を巡回冗長検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う第1領域制御部(125)と、上記第1領域制御部によって選択された領域についての巡回冗長検査のための演算処理を行う演算処理部(122)と、上記演算処理部での演算処理の結果と、その期待値とを比較することでエラー検出を行う比較回路(123)とを含む。上記ループバック比較制御部は、上記表示装置に表示される画像の任意の領域を検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う第2領域制御部(155)と、上記第2領域制御部によって選択された領域について、上記第1バッファの入力画像データと上記セレクタを介して伝達された画像データとをビット単位で比較することでエラー検出を行うビット比較処理部(151)とを含む。   [11] Another display control device (1) according to a typical embodiment of the present invention includes a display output control unit (100) for controlling display of image data on a display device, and the display output control unit. A CPU (10) capable of controlling the operation, a first buffer (111) for externally outputting image data output from the display output control unit, and image data output externally via the first buffer And a second buffer (112) for taking in the display control device again. The display output control unit includes a comparison control unit (116) that performs a cyclic redundancy check on an arbitrary region of the image displayed on the display device, and an arbitrary region of the image data displayed on the display device. A loopback comparison control unit (118) for performing error detection; and a selector (117) for selectively transmitting the output of the first buffer and the output of the second buffer to the loopback comparison control unit. . The comparison control unit selects a region of image data based on comparison region information for designating an arbitrary region of image data displayed on the display device as a cyclic redundancy check target region (125). ), An arithmetic processing unit (122) for performing arithmetic processing for cyclic redundancy check on the region selected by the first region control unit, a result of the arithmetic processing in the arithmetic processing unit, and an expected value thereof And a comparison circuit (123) for detecting an error by comparing the two. The loop-back comparison control unit selects a region of image data based on comparison region information for designating an arbitrary region of the image displayed on the display device as a region to be inspected (155). And bit comparison processing for detecting an error by comparing the input image data of the first buffer and the image data transmitted through the selector in units of bits for the region selected by the second region control unit Part (151).

2.実施の形態の詳細
実施の形態について更に詳述する。
2. Details of Embodiments Embodiments will be further described in detail.

《実施の形態1》
図2には、本発明にかかる表示制御装置の構成例が示される。
Embodiment 1
FIG. 2 shows a configuration example of the display control apparatus according to the present invention.

図2に示される表示制御装置1は、自動車のダッシュボードにおけるインストルメントパネルの表示制御を行うもので、特に制限されないが、CPU(中央処理装置)10、メモリI/F制御部12、グラフィック生成部14、割込み制御部15、ROMI/F制御部16、表示出力制御部100と、を含み、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。CPU10、メモリI/F制御部12、グラフィック生成部14、割込み制御部15、ROMI/F制御部16、表示出力制御部100は、CPUバス11を介して互いに信号のやり取りが可能に結合されている。CPU10は、所定のプログラムを実行することにより、この表示制御装置1全体の動作制御を行う。メモリI/F制御部12は、この表示制御装置1の外部に配置されたRAM(Random Access Memory)13のインタフェース制御を行う。RAM13は、各種情報の一時的な格納領域や、CPU10での演算処理における作業領域として利用される。グラフィック生成部14は、この表示制御装置1の外部に配置された表示装置30に表示されるグラフィックを生成する。特に制限されないが、表示装置30は、ダッシュボードに設けられた液晶ディスプレイとされる。割込み制御部15は、CPU10に対する割込み要求を所定の優先順位に従って調停する機能を有する。ROMI/F制御部16は、この表示制御装置1の外部に配置されたROM17のインタフェース制御を行う。ROM17には、CPU10で実行されるプログラムや各種データが格納されている。表示出力制御部100は、この表示制御装置1の外部に配置された表示装置30への画像データの出力制御を行う。   The display control device 1 shown in FIG. 2 performs display control of an instrument panel in an automobile dashboard, and is not particularly limited, but includes a CPU (Central Processing Unit) 10, a memory I / F control unit 12, and graphic generation. Unit 14, interrupt control unit 15, ROM I / F control unit 16, and display output control unit 100, which are formed on one semiconductor substrate such as a single crystal silicon substrate by a known semiconductor integrated circuit manufacturing technique. The CPU 10, the memory I / F control unit 12, the graphic generation unit 14, the interrupt control unit 15, the ROM I / F control unit 16, and the display output control unit 100 are coupled to each other via the CPU bus 11 so that signals can be exchanged. Yes. The CPU 10 controls the operation of the entire display control device 1 by executing a predetermined program. The memory I / F control unit 12 performs interface control of a RAM (Random Access Memory) 13 disposed outside the display control device 1. The RAM 13 is used as a temporary storage area for various information and a work area for arithmetic processing in the CPU 10. The graphic generation unit 14 generates a graphic displayed on the display device 30 arranged outside the display control device 1. Although not particularly limited, the display device 30 is a liquid crystal display provided on the dashboard. The interrupt control unit 15 has a function of arbitrating interrupt requests to the CPU 10 according to a predetermined priority. The ROM I / F control unit 16 performs interface control of the ROM 17 arranged outside the display control device 1. The ROM 17 stores programs executed by the CPU 10 and various data. The display output control unit 100 performs output control of image data to the display device 30 arranged outside the display control device 1.

表示出力制御部100は、バスI/F制御部101、重ね合わせ制御部105、比較制御部106、画質調整部107、プレーン1制御部108−1、プレーン2制御部108−2、プレーンn制御部108−n(nは正の整数を意味する)を含む。バスI/F制御部101、重ね合わせ制御部105、比較制御部106、プレーン1制御部108−1、プレーン2制御部108−2、プレーンn制御部108−nは、表示出力制御内部バス102を介して互いに信号のやり取り可能に結合される。バスI/F制御部101は、CPUバス11と表示出力制御内部バス102との間のインタフェース制御を行う。プレーン1制御部108−1、プレーン2制御部108−2、プレーンn制御部108−nは、それぞれROM17又はRAM13内の画像データを重ね合わせ制御部105に転送する機能を有する。特に制限されないが、プレーン1制御部108−1、プレーン2制御部108−2、プレーンn制御部108−nには、DMA(Direct Memory Access)コントローラを適用することができる。重ね合わせ制御部105は、プレーン1制御部108−1、プレーン2制御部108−2、プレーンn制御部108−nによって転送された画像データを重ね合わせる機能を有する。画質調整107は、重ね合わせ制御部105から出力された画像の画質の調整を行う。画質調整107で画質が調整された画像データは、表示のために表示装置30に伝達される。比較制御部106は、プレーン2制御部108−2、プレーンn制御部108−nの出力や、重ね合わせ制御部105の出力を取り込んで、画像データの任意の領域についての巡回冗長検査を実行する。この巡回冗長検査によりエラーが検出された場合には、CPU10に対して割り込み要求を行うための割込み制御信号103がアサートされる。   The display output control unit 100 includes a bus I / F control unit 101, an overlay control unit 105, a comparison control unit 106, an image quality adjustment unit 107, a plane 1 control unit 108-1, a plane 2 control unit 108-2, and a plane n control. Part 108-n (n means a positive integer). The bus I / F control unit 101, the overlay control unit 105, the comparison control unit 106, the plane 1 control unit 108-1, the plane 2 control unit 108-2, and the plane n control unit 108-n are connected to the display output control internal bus 102. The signals are coupled to each other via a switch. The bus I / F control unit 101 performs interface control between the CPU bus 11 and the display output control internal bus 102. Each of the plane 1 control unit 108-1, the plane 2 control unit 108-2, and the plane n control unit 108-n has a function of transferring image data in the ROM 17 or the RAM 13 to the overlay control unit 105. Although not particularly limited, a DMA (Direct Memory Access) controller can be applied to the plane 1 control unit 108-1, the plane 2 control unit 108-2, and the plane n control unit 108-n. The overlay control unit 105 has a function of superimposing the image data transferred by the plane 1 control unit 108-1, the plane 2 control unit 108-2, and the plane n control unit 108-n. The image quality adjustment 107 adjusts the image quality of the image output from the overlay control unit 105. The image data whose image quality has been adjusted by the image quality adjustment 107 is transmitted to the display device 30 for display. The comparison control unit 106 takes in the outputs of the plane 2 control unit 108-2 and the plane n control unit 108-n and the output of the overlay control unit 105, and executes a cyclic redundancy check on an arbitrary area of the image data. . When an error is detected by this cyclic redundancy check, an interrupt control signal 103 for making an interrupt request to the CPU 10 is asserted.

図1には、上記比較制御部106の構成例が示される。   FIG. 1 shows a configuration example of the comparison control unit 106.

比較制御部106は、セレクタ121、CRC演算処理部122、比較回路123、割込み制御回路124、領域制御部125、動作情報レジスタ126、重ね合わせ後画像及びプレーン選択情報レジスタ127、比較領域情報レジスタ128、CRC期待値情報レジスタ129、割込み制御情報レジスタ130を含む。   The comparison control unit 106 includes a selector 121, a CRC calculation processing unit 122, a comparison circuit 123, an interrupt control circuit 124, an area control unit 125, an operation information register 126, a post-overlay image and plane selection information register 127, and a comparison area information register 128. CRC expected value information register 129 and interrupt control information register 130.

セレクタ121は、重ね合わせ制御部105からの重ね合わせ後画像情報、プレーン1制御部108−1からのプレーン1画像情報、プレーン2制御部108−2からのプレーン2画像情報、プレーンn制御部108−nからのプレーンn画像情報を選択的に後段のCRC演算処理部122に伝達する。このセレクタ121は、重ね合わせ後画像及びプレーン選択情報レジスタ127に保持された情報に従って動作制御される。CRC演算処理部122は、セレクタ121を介して伝達された画像データについてのCRC演算処理を行う。CRC演算処理部122でのCRC演算処理は、領域制御部125によって選択された領域について行われる。領域制御部125は、比較領域情報に基づいて画像情報の領域制御を行う。この画像情報の領域制御では、比較領域に該当する画像情報がCRC演算処理部122に入力されるタイミングで、CRC演算処理部122に対するデータイネーブル信号が領域制御部125によってアサートされる。例えば、領域制御部125は、表示フレームの走査線数をカウントする第1カウンタと、水平ドットクロックをカウントする第2カウンタとを含み、上記第1カウンタのカウント値と上記第2カウンタのカウント値とに基づいて、セレクタ121の出力が比較領域に入っているか否かを判別し、セレクタ121の出力が比較領域に入っている場合にデータイネーブル信号をアサートする。CRC演算処理部122は、データイネーブル信号がアサートされたタイミングで、入力画像データのCRCを計算する。このような演算処理により、比較領域についてのCRCが得られる。また領域制御部125では、重ね合わせ制御部105から伝達された垂直同期信号135の立ち下がりタイミングが検出される。この垂直同期信号135の立ち下がりタイミングは、領域制御部125から比較回路123及び割込み制御回路124に伝達される。動作情報レジスタ126には、比較制御部106を動作させるかどうかを示す値が格納され、動作を示す値が格納された場合には、領域制御部125へ出力されるイネーブル信号がアサートされる。このイネーブル信号がアサートされることで、領域制御部125の動作が開始される。比較領域情報は比較領域情報レジスタ128に保持されている。比較領域情報レジスタ128に保持された比較領域情報には、比較領域を特定するための情報、例えば比較領域の開始位置X(131)、比較領域の開始位置Y(132)、比較領域のサイズX(133)、比較領域のサイズY(134)が含まれる。比較回路123は、CRC演算処理部122での演算処理結果と、その期待値(「CRC期待値」ともいう)とを比較することでエラー検出を行う。CRC演算処理部122での演算処理結果の期待値は、CRC期待値情報レジスタ129に保持されている。CRC演算結果は、後段の比較回路123へ伝達される。比較回路123は、垂直同期信号135の立ち下がりタイミングに同期して、CRC演算処理部122での演算処理結果とその期待値とを比較することでエラー検出を行う。CRC演算処理部122での演算処理結果の期待値は、CRC期待値情報レジスタ129に保持されている。CRC演算処理部122での演算処理結果とその期待値とが一致しない場合には、比較回路123から割込み制御回路124に対してエラー信号がアサートされる。割込み制御回路124は、上記比較回路123によってエラー信号がアサートされた場合、割込み制御情報によってCPU10への割込み要求が許容されていることを条件に、割込み制御信号をアサートする。動作情報レジスタ126、重ね合わせ後画像及びプレーン選択情報レジスタ127、比較領域情報レジスタ128、CRC期待値情報レジスタ129、割込み制御情報レジスタ130は、レジスタリードライト制御情報を介して、CPU10により情報の読み出しや書き込みが行われる。   The selector 121 includes post-superposition image information from the superposition control unit 105, plane 1 image information from the plane 1 control unit 108-1, plane 2 image information from the plane 2 control unit 108-2, and plane n control unit 108. The plane n image information from −n is selectively transmitted to the CRC calculation processing unit 122 at the subsequent stage. The operation of the selector 121 is controlled according to the information held in the post-overlay image and plane selection information register 127. The CRC calculation processing unit 122 performs a CRC calculation process on the image data transmitted via the selector 121. The CRC calculation processing in the CRC calculation processing unit 122 is performed for the region selected by the region control unit 125. The area control unit 125 performs area control of the image information based on the comparison area information. In this area control of image information, a data enable signal for the CRC calculation processing section 122 is asserted by the area control section 125 at a timing when image information corresponding to the comparison area is input to the CRC calculation processing section 122. For example, the area control unit 125 includes a first counter that counts the number of scanning lines of a display frame and a second counter that counts a horizontal dot clock, and the count value of the first counter and the count value of the second counter Based on the above, it is determined whether or not the output of the selector 121 is in the comparison area. If the output of the selector 121 is in the comparison area, the data enable signal is asserted. The CRC calculation processing unit 122 calculates the CRC of the input image data at the timing when the data enable signal is asserted. By such arithmetic processing, CRC for the comparison region is obtained. The area control unit 125 detects the falling timing of the vertical synchronization signal 135 transmitted from the overlay control unit 105. The falling timing of the vertical synchronization signal 135 is transmitted from the area control unit 125 to the comparison circuit 123 and the interrupt control circuit 124. The operation information register 126 stores a value indicating whether or not to operate the comparison control unit 106. When a value indicating the operation is stored, an enable signal output to the region control unit 125 is asserted. When the enable signal is asserted, the operation of the area control unit 125 is started. The comparison area information is held in the comparison area information register 128. The comparison area information held in the comparison area information register 128 includes information for specifying the comparison area, for example, a comparison area start position X (131), a comparison area start position Y (132), and a comparison area size X. (133), the comparison area size Y (134) is included. The comparison circuit 123 performs error detection by comparing the calculation processing result in the CRC calculation processing unit 122 with its expected value (also referred to as “CRC expected value”). The expected value of the calculation processing result in the CRC calculation processing unit 122 is held in the CRC expected value information register 129. The CRC calculation result is transmitted to the comparison circuit 123 at the subsequent stage. The comparison circuit 123 performs error detection by comparing the calculation processing result in the CRC calculation processing unit 122 and its expected value in synchronization with the falling timing of the vertical synchronization signal 135. The expected value of the calculation processing result in the CRC calculation processing unit 122 is held in the CRC expected value information register 129. When the calculation processing result in the CRC calculation processing unit 122 does not match the expected value, an error signal is asserted from the comparison circuit 123 to the interrupt control circuit 124. When the error signal is asserted by the comparison circuit 123, the interrupt control circuit 124 asserts an interrupt control signal on condition that an interrupt request to the CPU 10 is permitted by the interrupt control information. The operation information register 126, the post-overlay image and plane selection information register 127, the comparison area information register 128, the CRC expected value information register 129, and the interrupt control information register 130 are read out by the CPU 10 through the register read / write control information. And writing is done.

図5には、上記表示制御装置1の主要動作の流れが示される。   FIG. 5 shows a flow of main operations of the display control apparatus 1.

比較領域における画像はプレーンの組み合わせ等によって異なる。そのため、比較領域に該当する画像についてのCRC期待値が予め計算され、それが、ROM17内にテーブル化等により、比較する画像に関連付けられて格納されている。表示装置30に表示すべき画像はCPU10によって把握される。表示すべき画像データがROM17から読出されて画像出力制御部100に伝達される場合に、当該比較領域に対応する画像についてのCRC期待値がROM17内の上記テーブルから読出され、それがCRC期待値情報レジスタ129に書き込まれるものとする。   The image in the comparison area differs depending on the combination of planes. Therefore, the expected CRC value for the image corresponding to the comparison area is calculated in advance, and stored in the ROM 17 in association with the images to be compared by tabulation or the like. An image to be displayed on the display device 30 is grasped by the CPU 10. When the image data to be displayed is read from the ROM 17 and transmitted to the image output control unit 100, the CRC expected value for the image corresponding to the comparison area is read from the table in the ROM 17, and this is the CRC expected value. It is assumed that the information is written in the information register 129.

また、重ね合わせ制御部105の出力画像、すなわち表示装置30に表示される画像全体をCRC演算処理の対象とすると、プレーン1,2,3,4の全ての変更の組み合わせについてCRC期待値を予め用意しなければならないから、CRC期待値のデータ量が膨大なものとなる。結果として、そのようなデータを格納するためのROM17の記憶容量を不所望に圧迫することになり、現実的ではない。そこでプレーン1,2,3,4をCRC対象領域として選択するのが望ましい。このような選択情報(CRC対象領域選択情報)も、ROM17に予め格納されるものとする。   When the output image of the overlay control unit 105, that is, the entire image displayed on the display device 30 is a target of the CRC calculation process, the CRC expected value is previously set for all combinations of changes of the planes 1, 2, 3, and 4. Since it must be prepared, the data amount of the CRC expected value becomes enormous. As a result, the storage capacity of the ROM 17 for storing such data is undesirably compressed, which is not realistic. Therefore, it is desirable to select the planes 1, 2, 3, and 4 as CRC target areas. Such selection information (CRC target area selection information) is also stored in the ROM 17 in advance.

CPU10もしくはグラフィック生成部14により、表示データがRAM13内に作成される(S101)。そしてCPU10によって、プレーン1制御部108−1、プレーン2制御部108−2、プレーンn制御部108−n及び重ね合わせ制御部105に対して各種情報が設定されることで、表示装置30への画像表示が開始される(S102)。表示装置30への画像表示は、例えば図3に示されるように行われる。この画像表示例では、プレーン1はスピードメーターの文字盤、プレーン2はスピードメーターの指針、プレーン3は方向指示器モニタと自動変速機の状態、プレーン3は走行メーターとされ、それらが重ね合わせ処理部105で重ね合わされたものとされる。   Display data is created in the RAM 13 by the CPU 10 or the graphic generation unit 14 (S101). The CPU 10 sets various information for the plane 1 control unit 108-1, the plane 2 control unit 108-2, the plane n control unit 108-n, and the overlay control unit 105, so that Image display is started (S102). The image display on the display device 30 is performed as shown in FIG. 3, for example. In this image display example, plane 1 is the dial of the speedometer, plane 2 is the pointer of the speedometer, plane 3 is the direction indicator monitor and automatic transmission state, plane 3 is the travel meter, and they are superimposed. It is assumed that they are overlapped by the unit 105.

CPU10は、上記ROM17内のCRC対象領域選択情報を参照して、比較画像がプレーンか否かの判別を行う(S103)。この判別において比較画像がプレーンである(YES)と判断した場合、CPU10は、比較制御部106における重ね合わせ後画像及びプレーン選択情報レジスタ127に、該当するプレーン番号を設定する(S105)。また、比較画像がプレーンではない(NO)と判断した場合、CPU10は、比較制御部106における重ね合わせ後画像及びプレーン選択情報レジスタ127に、重ね合わせ後画像を選択するための情報を設定する(S104)。さらにCPU10は、ROM17内の設定情報に従って比較制御部106内の設定を行う(S106)。例えば比較領域情報レジスタ128に比較領域情報が設定され、当該比較領域に対応するCRC期待値が上記ROM17内のテーブル参照によって得られ、それがCRC期待値情報レジスタ129に設定される。また、割込み制御情報レジスタ130に割込み制御情報が設定される。その後、CPU10は、動作情報レジスタ126に動作情報(領域制御部125のイネーブル信号)を設定する(S107)。この動作情報の設定により比較制御部106での比較制御が開始される。すなわち、重ね合わせ後画像及びプレーン選択情報に基づいてセレクタ121によって選択された情報がCRC演算処理部122に伝達され、比較領域情報に基づいて選択された比較領域についてのCRC演算処理が行われる。比較回路123において、上記CRC演算処理結果と、CRC期待値情報レジスタ129内の期待値との比較が行われる。この比較回路123での比較において、上記CRC演算処理とその期待値とが一致しない場合には、CPU10に対するCRC不一致割込み要求のため、割込み制御回路124によって割り込み制御信号がアサートされる。   The CPU 10 refers to the CRC target area selection information in the ROM 17 and determines whether or not the comparison image is a plane (S103). If it is determined in this determination that the comparison image is a plane (YES), the CPU 10 sets the corresponding plane number in the post-overlay image and plane selection information register 127 in the comparison control unit 106 (S105). If it is determined that the comparison image is not a plane (NO), the CPU 10 sets information for selecting the post-overlay image in the post-overlay image and plane selection information register 127 in the comparison control unit 106 ( S104). Further, the CPU 10 performs setting in the comparison control unit 106 according to the setting information in the ROM 17 (S106). For example, the comparison area information is set in the comparison area information register 128, the CRC expected value corresponding to the comparison area is obtained by referring to the table in the ROM 17, and is set in the CRC expected value information register 129. Also, interrupt control information is set in the interrupt control information register 130. Thereafter, the CPU 10 sets operation information (an enable signal for the area control unit 125) in the operation information register 126 (S107). The comparison control in the comparison control unit 106 is started by setting the operation information. That is, the information selected by the selector 121 based on the post-overlay image and the plane selection information is transmitted to the CRC calculation processing unit 122, and the CRC calculation process is performed on the comparison area selected based on the comparison area information. The comparison circuit 123 compares the CRC calculation processing result with the expected value in the CRC expected value information register 129. In the comparison by the comparison circuit 123, if the CRC calculation process and its expected value do not match, an interrupt control signal is asserted by the interrupt control circuit 124 because of a CRC mismatch interrupt request to the CPU 10.

CPU10では、割込みが発生したか否かの判別が行われる(S108)。割込み制御回路124によって割り込み制御信号がアサートされることでCRC不一致割込み要求がなされ、対応する割込み処理がCPU10で実行される。この割込み処理により、割込み制御情報レジスタ130への情報設定が行われて割込みが解除され(S110)、表示が正しくないことを示すエラーメッセージの表示データが作成され、当該表示データが、重ね合わせ制御部105を介して表示装置30に表示される(S111)。この表示により、表示装置30の表示内容が正しくないことをドライバに知らせることができる。一定時間経過後、CPU10によって復帰が試みられ(S112)、復帰された場合には、上記ステップS101の処理に戻される。復帰されない場合は、上記ステップS111での表示状態が継続される。   The CPU 10 determines whether or not an interrupt has occurred (S108). When the interrupt control signal is asserted by the interrupt control circuit 124, a CRC mismatch interrupt request is made, and the corresponding interrupt processing is executed by the CPU 10. By this interrupt processing, information is set in the interrupt control information register 130, the interrupt is canceled (S110), display data of an error message indicating that the display is not correct is created, and the display data is transferred to the overlay control. It is displayed on the display device 30 via the unit 105 (S111). This display can inform the driver that the display content of the display device 30 is incorrect. After a certain period of time has elapsed, the CPU 10 attempts to return (S112), and when it returns, the process returns to step S101. If not restored, the display state in step S111 is continued.

また、上記ステップS108の判別において、表示装置30の垂直同期信号による割込みが発生した場合には、CPU10によって、例えば車速や走行距離などの変更に伴い、表示装置30での表示画像を更新する必要があるか否かの判別が行われる(S109)。この判別において、表示装置30の表示画像を更新する必要があると判断された場合には、上記ステップS101の処理に戻されることで、表示装置30での表示内容の更新のための処理(S101)、及び比較制御部106の設定内容の更新が行われる。   In the determination of step S108, if an interrupt due to the vertical synchronization signal of the display device 30 occurs, the CPU 10 needs to update the display image on the display device 30 in accordance with, for example, a change in the vehicle speed or travel distance. It is determined whether or not there is (S109). In this determination, when it is determined that the display image of the display device 30 needs to be updated, the process returns to the process of step S101 to thereby perform a process for updating the display contents on the display device 30 (S101). ) And the setting contents of the comparison control unit 106 are updated.

ここで、表示制御装置1内での誤動作をチェックする観点では、表示制御装置1の出力段のデータを用いて巡回冗長検査を行うのが望ましい。そこで、例えば図4(A)のような重ね合わせ後画像の一部に対して比較領域を設定することが考えられる。しかしながら、オプションによりプレーン1の背景がユーザによって変更可能とされる場合には、図4(A)のような重ね合わせ後画像に対する比較領域設定では、プレーン1の背景の変更に対応してCRC期待値の数も増えてしまう。CRC期待値の数を減らすには、図4(A)のような重ね合わせ後画像に対して比較領域を設定するのではなく、例えば図4(B)に示されるようにプレーンに対して比較領域を設定するのが望ましい。図4(B)に示される例では、プレーン3に対して比較領域の設定が行われており、そこにはプレーン1が含まれていないため、オプションによりプレーン1の背景がユーザによって変更可能とされる場合においても、CRC期待値の数には影響しない。   Here, from the viewpoint of checking a malfunction in the display control apparatus 1, it is desirable to perform a cyclic redundancy check using data at the output stage of the display control apparatus 1. Therefore, for example, it is conceivable to set a comparison region for a part of the image after superposition as shown in FIG. However, when the background of the plane 1 can be changed by the user by an option, the CRC expectation corresponding to the change of the background of the plane 1 is set in the comparison area setting for the superimposed image as shown in FIG. The number of values will also increase. In order to reduce the number of expected CRC values, a comparison area is not set for the superimposed image as shown in FIG. 4A, but a comparison is made for a plane as shown in FIG. 4B, for example. It is desirable to set the area. In the example shown in FIG. 4B, since the comparison area is set for the plane 3, and the plane 1 is not included therein, the background of the plane 1 can be changed by the user as an option. Even in the case of being performed, the number of CRC expected values is not affected.

このように本例では、CRC演算対象とされる比較領域の設定情報や、その比較領域に対応するCRC期待値情報がROM13に予め格納されており、このROM13内の比較領域情報に従って比較領域情報レジスタ128に設定された比較領域についてCRC演算処理が行われ、その演算結果がCRC期待値と比較されるようになっているので、ROM13内のCRC期待値のデータ量は、CRC演算対象とされる比較領域の状態の分だけ用意すれば良い。これにより、ROM13内のCRC期待値のデータ量は、表示装置30の表示画像全体をCRC演算対象とする場合に比べて大幅に少なくなるので、表示制御装置1における巡回冗長検査を容易に実現できる。これにより、グラフィックスで描画するタイプのインストルメントパネルにおいて、データ表示が正常か否かを的確に確認することができるようになる。   As described above, in this example, the setting information of the comparison area to be subjected to the CRC calculation and the CRC expected value information corresponding to the comparison area are stored in advance in the ROM 13, and the comparison area information according to the comparison area information in the ROM 13 is stored. Since the CRC calculation process is performed on the comparison area set in the register 128 and the calculation result is compared with the CRC expected value, the data amount of the CRC expected value in the ROM 13 is a CRC calculation target. It suffices to prepare as many comparison areas as possible. Thereby, since the data amount of the CRC expected value in the ROM 13 is significantly smaller than the case where the entire display image of the display device 30 is a CRC calculation target, the cyclic redundancy check in the display control device 1 can be easily realized. . As a result, it is possible to accurately confirm whether or not the data display is normal in an instrument panel of a type that draws with graphics.

上記の例では、CRC演算処理部122での演算処理の期待値(CRC期待値)は、予め計算されて、ROM17等に格納されているものとしたが、CRC期待値生成回路を設け、図5におけるステップS101での処理として、上記CRC期待値生成回路によるCRC期待値の計算を加えることができる。また、CRC期待値はCPU10により計算しても良いただし、その場合には、算出されたCRC期待値が正しいか否かの確認が困難になるので、CRCが得られるテスト画像を用いてCRC期待値生成回路が正常に動作するか否かや、複数回のCRC計算値生成により同じCRC期待値が得られるか否かの確認を行うようにすると良い。   In the above example, the expected value (CRC expected value) of the arithmetic processing in the CRC arithmetic processing unit 122 is calculated in advance and stored in the ROM 17 or the like, but a CRC expected value generation circuit is provided, As a process in step S101 in step 5, calculation of the CRC expected value by the CRC expected value generation circuit can be added. The expected CRC value may be calculated by the CPU 10, but in this case, it is difficult to confirm whether the calculated expected CRC value is correct. Therefore, the expected CRC value is obtained using a test image from which the CRC is obtained. It is preferable to confirm whether or not the value generation circuit operates normally and whether or not the same CRC expected value can be obtained by generating a plurality of CRC calculation values.

《実施の形態2》
図6には、上記表示制御装置1の別の構成例が示される。
<< Embodiment 2 >>
FIG. 6 shows another configuration example of the display control apparatus 1.

図6に示される表示制御装置1が、図2に示されるのと大きく相違するのは、106a〜106nで示されるように比較制御部が複数設けられていることで複数の領域についての巡回冗長検査を同時に実行可能にされている点、及び警告灯の一例であるLED(Light-emitting diode;発光ダイオード)31が設けられている点である。また、本例では、比較制御部106a〜106nの何れかでCRCエラーが検出された場合に、プレーンn制御部108−nにおいて、予め設定されていたエラーメッセージの画像が重ね合わせ制御部105に伝達されるようになっている。LED31は、特に制限されないが、図7に示されるように、表示装置30の近傍に配置される。   The display control device 1 shown in FIG. 6 is greatly different from that shown in FIG. 2 because a plurality of comparison control units are provided as shown by 106a to 106n, so that cyclic redundancy for a plurality of regions is provided. The inspection can be performed at the same time, and an LED (Light-emitting diode) 31 as an example of a warning light is provided. Further, in this example, when a CRC error is detected in any of the comparison control units 106a to 106n, a preset error message image is displayed in the overlay control unit 105 in the plane n control unit 108-n. It is to be transmitted. The LED 31 is not particularly limited, but is disposed in the vicinity of the display device 30 as shown in FIG.

本例では、複数の比較制御部106a〜106nが設けられているため、例えば比較制御部106aではプレーン1についてのCRCエラー検出を行い、比較制御部106bではプレーン2についてのCRCエラー検出を行い、比較制御部106cではプレーン3についてのCRCエラー検出を行い、比較制御部106nではプレーンnについてのCRCエラー検出を行うことができる。これにより複数の領域についての巡回冗長検査を同時に実行することができる。   In this example, since a plurality of comparison control units 106a to 106n are provided, for example, the comparison control unit 106a performs CRC error detection for plane 1, and the comparison control unit 106b performs CRC error detection for plane 2. The comparison control unit 106c can perform CRC error detection for the plane 3, and the comparison control unit 106n can perform CRC error detection for the plane n. Thereby, the cyclic redundancy check for a plurality of areas can be executed simultaneously.

また、比較制御部106a〜106nの何れかでCRCエラーが検出され、割込み制御信号がアサートされた場合に、プレーンn制御部108−nにおいて、予め設定されていたエラーメッセージの画像が重ね合わせ制御部105に伝達されることにより、例えば図7に示されるように、「表示が正しくありません!」などのエラーメッセージ701がプレーン1の背景に重畳される。   In addition, when a CRC error is detected in any of the comparison control units 106a to 106n and the interrupt control signal is asserted, an error message image set in advance is controlled in the plane n control unit 108-n. By being transmitted to the unit 105, for example, as shown in FIG. 7, an error message 701 such as “Incorrect display!” Is superimposed on the background of the plane 1.

さらに、比較制御部106a〜106nの何れかでCRCエラーが検出され、割込み制御信号がアサートされた場合にはLED31が点灯されるため、ユーザは、現在の表示装置30における表示が正しくないことを的確に認識することができる。例えば何らかのエラーにより表示装置30にエラーメッセージ701が示されなかった場合でも、LED31が点灯することによって、ユーザは、現在の表示装置30における表示が正しくないことを知ることができる。   Furthermore, when a CRC error is detected in any of the comparison control units 106a to 106n and the interrupt control signal is asserted, the LED 31 is turned on, so that the user can confirm that the display on the current display device 30 is not correct. Can be recognized accurately. For example, even when the error message 701 is not displayed on the display device 30 due to some error, the user can know that the current display on the display device 30 is incorrect by turning on the LED 31.

《実施の形態3》
図8には、上記比較制御部106の別の構成例が示される。
<< Embodiment 3 >>
FIG. 8 shows another configuration example of the comparison control unit 106.

図8に示される比較制御部106が、図1に示されるのと大きく相違するのは、各種情報レジスタが2重化されている点である。すなわち、重ね合わせ後画像及びプレーン選択情報レジスタ127、比較領域情報レジスタ128、CRC期待値情報レジスタ129、割込み制御情報レジスタ130に対応して、重ね合わせ後画像及びプレーン選択更新情報レジスタ137、比較領域更新情報レジスタ138、CRC期待値更新情報レジスタ139、割込み制御更新情報レジスタ140が設けられている。2重化された各種情報レジスタは、CPU10からのレジスタリードライト制御情報によって、情報の読み出しや書き込みが行われる。   The comparison control unit 106 shown in FIG. 8 is greatly different from that shown in FIG. 1 in that various information registers are duplicated. In other words, in accordance with the post-overlay image and plane selection information register 127, the comparison area information register 128, the CRC expected value information register 129, and the interrupt control information register 130, the post-overlay image and plane selection update information register 137, the comparison area An update information register 138, a CRC expected value update information register 139, and an interrupt control update information register 140 are provided. Various information registers that are duplicated are read and written according to register read / write control information from the CPU 10.

図9には、図8に示される構成における主要部の動作タイミング示される。   FIG. 9 shows the operation timing of the main part in the configuration shown in FIG.

図9において、更新情報レジスタとは、重ね合わせ後画像及びプレーン選択更新情報レジスタ137、比較領域更新情報レジスタ138、CRC期待値更新情報レジスタ139、割込み制御更新情報レジスタ140の各レジスタを意味する。また、情報レジスタとは、重ね合わせ後画像及びプレーン選択情報レジスタ127、比較領域情報レジスタ128、CRC期待値情報レジスタ129、割込み制御情報レジスタ130の各レジスタを意味する。本例では、重ね合わせ後画像及びプレーン選択情報レジスタ127、比較領域情報レジスタ128、CRC期待値情報レジスタ129、割込み制御情報レジスタ130における更新情報が、対応する重ね合わせ後画像及びプレーン選択更新情報レジスタ137、比較領域更新情報レジスタ138、CRC期待値更新情報レジスタ139、割込み制御更新情報レジスタ140に保持される。そして、重ね合わせ後画像及びプレーン選択更新情報レジスタ137、比較領域更新情報レジスタ138、CRC期待値更新情報レジスタ139、割込み制御更新情報レジスタ140の保持情報が、表示装置30の垂直同期信号に同期して、それぞれ対応する情報レジスタ、すなわち重ね合わせ後画像及びプレーン選択情報レジスタ127、比較領域情報レジスタ128、CRC期待値情報レジスタ129、割込み制御情報レジスタ130に転送される。これにより、重ね合わせ後画像及びプレーン選択情報レジスタ127、比較領域情報レジスタ128、CRC期待値情報レジスタ129、割込み制御情報レジスタ130の保持情報が、表示装置30の垂直同期信号に同期して速やかに更新される。そしてこの更新情報に従って、所定のタイミングでエラー検出のための比較が行われ、エラーが検出された場合に割込み制御信号がアサートされる。   In FIG. 9, the update information register means each of the superposed image and plane selection update information register 137, the comparison area update information register 138, the CRC expected value update information register 139, and the interrupt control update information register 140. The information register means each of the post-overlay image and plane selection information register 127, the comparison area information register 128, the CRC expected value information register 129, and the interrupt control information register 130. In this example, the update information in the post-overlay image and plane selection information register 127, the comparison area information register 128, the CRC expected value information register 129, and the interrupt control information register 130 is the corresponding post-overlay image and plane selection update information register. 137, comparison area update information register 138, CRC expected value update information register 139, and interrupt control update information register 140. The information held in the post-overlay image and plane selection update information register 137, the comparison area update information register 138, the CRC expected value update information register 139, and the interrupt control update information register 140 is synchronized with the vertical synchronization signal of the display device 30. Are transferred to corresponding information registers, that is, the post-overlay image and plane selection information register 127, the comparison area information register 128, the CRC expected value information register 129, and the interrupt control information register 130, respectively. As a result, the information held in the post-overlay image and plane selection information register 127, the comparison area information register 128, the CRC expected value information register 129, and the interrupt control information register 130 is promptly synchronized with the vertical synchronization signal of the display device 30. Updated. Then, according to this update information, a comparison for error detection is performed at a predetermined timing, and an interrupt control signal is asserted when an error is detected.

このように本例では、各種情報レジスタが2重化されることにより、表示装置30に表示される画像の更新毎やフレーム単位に、重ね合わせ後画像及びプレーン選択情報レジスタ127、比較領域情報レジスタ128、CRC期待値情報レジスタ129、割込み制御情報レジスタ130に対して、適切な情報を速やかに設定することができる。例えば、垂直同期信号に同期してフレーム単位に異なる領域に対して、比較を行うことが可能になり、図6のように複数の比較制御部106を持たなくても、同時には比較できないが複数の領域の比較が可能となる。   As described above, in this example, the various information registers are duplicated, so that the superimposed image and plane selection information register 127 and the comparison area information register are updated every time the image displayed on the display device 30 is updated or in units of frames. 128, appropriate information can be quickly set in the CRC expected value information register 129 and the interrupt control information register 130. For example, it is possible to compare different regions in units of frames in synchronization with the vertical synchronization signal, and even if a plurality of comparison control units 106 are not provided as shown in FIG. It is possible to compare these areas.

《実施の形態4》
図10には、上記割込み制御回路124及び上記割込み制御情報レジスタ130の構成例が示される。
<< Embodiment 4 >>
FIG. 10 shows a configuration example of the interrupt control circuit 124 and the interrupt control information register 130.

割込み制御回路124は、カウンタ181、比較器182、アンドゲート183、オアゲート184、アンドゲート185を含む。カウンタ181は、比較回路123(図1,8参照)からの比較結果信号がアサートされた場合にアップカウントする。比較回路123からの比較結果信号が論理反転されてからアンドゲート183に伝達され、領域制御部125(図1,8参照)からの比較タイミング信号とのアンド論理が得られ、このアンドゲート183の出力がオアゲート184を介してカウンタ181のクリア端子に伝達されるようになっている。これにより、比較回路123からの比較結果信号がネゲートされた場合にカウンタ181がクリアされる。比較器182は、カウンタ181のカウント値と、後述する割込みスレッショルド情報とを比較する。この比較結果は、後段のアンドゲート185に伝達される。アンドゲート185は、上記比較器182の出力と、後述する割込みイネーブル情報とのアンド論理を得る。このアンドゲートの出力が割込み制御信号として割込み制御部15(図2,6参照)に伝達される。   The interrupt control circuit 124 includes a counter 181, a comparator 182, an AND gate 183, an OR gate 184, and an AND gate 185. The counter 181 counts up when the comparison result signal from the comparison circuit 123 (see FIGS. 1 and 8) is asserted. The comparison result signal from the comparison circuit 123 is logically inverted and then transmitted to the AND gate 183 to obtain an AND logic with the comparison timing signal from the region control unit 125 (see FIGS. 1 and 8). The output is transmitted to the clear terminal of the counter 181 through the OR gate 184. Thereby, the counter 181 is cleared when the comparison result signal from the comparison circuit 123 is negated. The comparator 182 compares the count value of the counter 181 with interrupt threshold information described later. The comparison result is transmitted to the subsequent AND gate 185. The AND gate 185 obtains an AND logic between the output of the comparator 182 and interrupt enable information described later. The output of the AND gate is transmitted as an interrupt control signal to the interrupt control unit 15 (see FIGS. 2 and 6).

割込み制御情報レジスタ130は、クリア情報レジスタ191、割込みスレッショルド情報レジスタ194、割込みステータス情報レジスタ195、割込みイネーブル情報レジスタ196を含む。クリア情報レジスタ191の保持情報はオアゲート184を介してカウンタ181のクリア端子に伝達される。割込みスレッショルド情報レジスタの保持情報は比較器182に伝達される。割込みステータス情報レジスタ195の保持情報は、上記比較器182の出力に基づいて形成される。また割込みステータス情報レジスタ195の保持情報は、割込みステータスクリア信号192としてクリア情報レジスタ191に伝達される。割込みイネーブル情報レジスタ196は、割込みイネーブル情報を保持する。   The interrupt control information register 130 includes a clear information register 191, an interrupt threshold information register 194, an interrupt status information register 195, and an interrupt enable information register 196. Information held in the clear information register 191 is transmitted to the clear terminal of the counter 181 via the OR gate 184. Information held in the interrupt threshold information register is transmitted to the comparator 182. Information held in the interrupt status information register 195 is formed based on the output of the comparator 182. The information held in the interrupt status information register 195 is transmitted to the clear information register 191 as an interrupt status clear signal 192. The interrupt enable information register 196 holds interrupt enable information.

上記の構成において、カウンタ181は、比較回路123からの比較結果信号がアサートされた場合にアップカウントし、このカウンタ181の出力が割込みスレッショルド情報レジスタ194の保持情報を越えた場合、比較器182の出力がハイレベルにアサートされ、割込みイネーブル情報レジスタ196の保持情報がハイレベル(イネーブル状態)になっている場合に、アンドゲート185によって割込み制御信号がアサートされる。カウンタ181の出力が割込みスレッショルド情報レジスタ194の保持情報を越えない場合には、割込み制御信号はアサートされない。このため、例えば比較回路123において、外部ノイズなどにより、1フレームのみエラー検出が行われたが、その後、エラー検出が行われないような場合には、カウンタ181がクリアされてしまうので、比較器182の出力に基づいて割込み制御信号がアサートされることはない。つまり、割込みスレッショルド情報に基づく回数だけ、連続してエラー検出が行われた場合にのみ、比較器182の出力に基づいて割込み制御信号がアサートされる。このようにすることで、外部ノイズなどに起因する一時的なエラーを無視することができるので、システムの安定化を図ることができる。   In the above configuration, the counter 181 counts up when the comparison result signal from the comparison circuit 123 is asserted. When the output of the counter 181 exceeds the information held in the interrupt threshold information register 194, the counter 182 When the output is asserted high and the information held in the interrupt enable information register 196 is high (enabled), the AND gate 185 asserts an interrupt control signal. If the output of the counter 181 does not exceed the information held in the interrupt threshold information register 194, the interrupt control signal is not asserted. For this reason, for example, in the comparison circuit 123, error detection is performed only for one frame due to external noise or the like. However, if error detection is not performed thereafter, the counter 181 is cleared. The interrupt control signal is not asserted based on the output of 182. That is, the interrupt control signal is asserted based on the output of the comparator 182 only when error detection is continuously performed the number of times based on the interrupt threshold information. By doing so, a temporary error caused by external noise or the like can be ignored, and the system can be stabilized.

《実施の形態5》
図11には、上記割込み制御回路124及び上記割込み制御情報レジスタ130の別の構成例が示される。
<< Embodiment 5 >>
FIG. 11 shows another configuration example of the interrupt control circuit 124 and the interrupt control information register 130.

図11に示される割込み制御回路124が、図12に示されるのと大きく相違するのは、複数のカウンタ181a,181b,181cが設けられている点、及び切替制御回路188、セレクタ187、及びカウンタ選択制御回路が設けられている点である。切替制御回路188は、比較回路123からの比較結果信号をカウンタ181a,181b,181cに振り分ける。セレクタ187は、カウンタ181a,181b,181cの出力を選択的に比較回路182に伝達する。カウンタ選択制御部186は、比較タイミング信号、及び後述する比較切替個数情報に基づいて切替制御回路188及びセレクタ187の動作を制御する。   The interrupt control circuit 124 shown in FIG. 11 is greatly different from that shown in FIG. 12 in that a plurality of counters 181a, 181b, and 181c are provided, and the switching control circuit 188, selector 187, and counter. A selection control circuit is provided. The switching control circuit 188 distributes the comparison result signal from the comparison circuit 123 to the counters 181a, 181b, and 181c. The selector 187 selectively transmits the outputs of the counters 181a, 181b, 181c to the comparison circuit 182. The counter selection control unit 186 controls the operation of the switching control circuit 188 and the selector 187 based on the comparison timing signal and comparison switching number information described later.

図11に示される割込み制御情報レジスタ130が、図12に示されるのと大きく相違するのは、比較切替個数情報を保持する比較切替個数情報レジスタ196が設けられている点である。比較切替個数情報レジスタ196の保持情報は、割込み制御回路124内のカウンタ選択制御部186に伝達される。例えば比較切替個数情報が「1」の場合には、カウンタ選択制御部186の制御により、比較タイミング信号に同期してカウンタ181aが選択され、比較切替個数情報が「2」の場合には、カウンタ選択制御部186の制御により、比較タイミング信号に同期してカウンタ181a,181bが選択され、比較切替個数情報が「3」の場合には、カウンタ選択制御部186の制御により、比較タイミング信号に同期してカウンタ181a,181b,181cが選択される。かかる構成によれば、比較タイミング信号に同期して、複数のカウンタ181a,181b,181cを切り替えて使用することができるので、フレーム毎に比較領域を切り替えたい場合に有効とされる。   The interrupt control information register 130 shown in FIG. 11 is greatly different from that shown in FIG. 12 in that a comparison switching number information register 196 that holds comparison switching number information is provided. Information held in the comparison switching number information register 196 is transmitted to the counter selection control unit 186 in the interrupt control circuit 124. For example, when the comparison switching number information is “1”, the counter 181a is selected in synchronization with the comparison timing signal under the control of the counter selection control unit 186, and when the comparison switching number information is “2”, the counter When the selection control unit 186 controls the counters 181a and 181b in synchronization with the comparison timing signal and the comparison switching number information is “3”, the counter selection control unit 186 controls to synchronize with the comparison timing signal. Thus, the counters 181a, 181b, 181c are selected. According to such a configuration, the plurality of counters 181a, 181b, and 181c can be switched and used in synchronization with the comparison timing signal, which is effective when it is desired to switch the comparison area for each frame.

《実施の形態6》
図12には、上記表示制御装置1の別の構成例が示される。
<< Embodiment 6 >>
FIG. 12 shows another configuration example of the display control apparatus 1.

図12に示される表示制御装置1が、図2に示されるのと大きく相違するのは、セレクタ(SEL)113が設けられ、比較制御部116に取り込まれるデータを、上記セレクタ113により選択可能になっている点である。比較制御部116は、図2における比較制御部106と同一機能を有する。本例において、画質調整部107の出力は、入出力バッファ111における出力バッファ部111a及び外部端子T1を介して表示装置30に入力される。また、入出力バッファ111における出力バッファ部111aの出力は、入出力バッファ111における入力バッファ部111bを介してセレクタ113に入力される。さらに、入出力バッファ111における出力バッファ部111aの出力は、外部端子T1,T2及び入力バッファ112を介してセレクタ113に入力される。セレクタ113は、入力されたデータを選択的に比較制御部116に伝達する。セレクタ113の選択動作は、比較制御部116によって制御することができる。入出力バッファ111における入力バッファ部111bの出力がセレクタ113によって選択され、それが比較制御部116において選択された場合には、重ね合わせ制御部105や入出力バッファ111を含んで巡回冗長検査が行われる。また、入力バッファ112の出力がセレクタ113によって選択され、それが比較制御部116において選択された場合には、重ね合わせ制御部105、入出力バッファ111、外部端子T1,T2、及び入力バッファ112を含んで巡回冗長検査が行われるので、外部端子と表示装置との接続に用いるコネクタとの接触不良などに起因してエラーを生ずる場合をも検知することができる。但し、この様な構成の場合、画質調整107の処理を行った信号に対する画像に対して比較を行うため、画質調整107で多様な画質調整を可能とするとCRC期待値の数が膨大となるため、例えば、ディザ処理をする/しないや色合いの調整の段階を3種類にするなどの制限を設けることで、CRC期待値の格納数を抑えるとこが必要となる。   The display control device 1 shown in FIG. 12 is significantly different from that shown in FIG. 2 in that a selector (SEL) 113 is provided so that the data taken into the comparison control unit 116 can be selected by the selector 113. It is a point. The comparison control unit 116 has the same function as the comparison control unit 106 in FIG. In this example, the output of the image quality adjustment unit 107 is input to the display device 30 via the output buffer unit 111a in the input / output buffer 111 and the external terminal T1. The output of the output buffer unit 111 a in the input / output buffer 111 is input to the selector 113 via the input buffer unit 111 b in the input / output buffer 111. Further, the output of the output buffer unit 111 a in the input / output buffer 111 is input to the selector 113 via the external terminals T 1 and T 2 and the input buffer 112. The selector 113 selectively transmits the input data to the comparison control unit 116. The selection operation of the selector 113 can be controlled by the comparison control unit 116. When the output of the input buffer unit 111b in the input / output buffer 111 is selected by the selector 113 and selected by the comparison control unit 116, the cyclic redundancy check including the overlay control unit 105 and the input / output buffer 111 is performed. Is called. Further, when the output of the input buffer 112 is selected by the selector 113 and selected by the comparison control unit 116, the overlay control unit 105, the input / output buffer 111, the external terminals T1 and T2, and the input buffer 112 are controlled. In addition, since the cyclic redundancy check is performed, it is possible to detect a case where an error occurs due to a contact failure between the external terminal and the connector used for connecting the display device. However, in the case of such a configuration, since the image with respect to the signal subjected to the processing of the image quality adjustment 107 is compared, if the image quality adjustment 107 enables various image quality adjustments, the number of CRC expected values becomes enormous. For example, it is necessary to reduce the number of CRC expected values stored by providing restrictions such as whether or not dither processing is performed and the number of hue adjustment stages is three.

《実施の形態7》
図13には、上記表示制御装置1の別の構成例が示される。
<< Embodiment 7 >>
FIG. 13 shows another configuration example of the display control apparatus 1.

図13に示される表示制御装置1が、図12に示されるのと大きく相違するのは、比較制御部116に代えて、ループバック比較制御部118が設けられている点である。ループバック比較制御部118は、表示装置30に表示される画像の任意の領域についてのエラー検出を行う。このエラー検出結果は、割込み制御信号103として割込み制御部15に伝達される。   The display control device 1 shown in FIG. 13 is greatly different from that shown in FIG. 12 in that a loopback comparison control unit 118 is provided instead of the comparison control unit 116. The loopback comparison control unit 118 performs error detection for an arbitrary region of the image displayed on the display device 30. This error detection result is transmitted to the interrupt control unit 15 as the interrupt control signal 103.

図14には、上記ループバック比較制御部118の構成例が示される。   FIG. 14 shows a configuration example of the loopback comparison control unit 118.

ループバック比較制御部118は、ビット比較処理部151、オア回路152、割込み制御回路154、領域制御部155、動作情報レジスタ156、ドットクロック情報レジスタ153、領域更新情報レジスタ158、割込み制御更新情報レジスタ160を含む。   The loopback comparison control unit 118 includes a bit comparison processing unit 151, an OR circuit 152, an interrupt control circuit 154, a region control unit 155, an operation information register 156, a dot clock information register 153, a region update information register 158, and an interrupt control update information register. 160.

領域制御部155は、領域更新情報レジスタ158に保持された領域更新情報に従って、比較領域の制御を行う。ビット比較処理部151は、領域制御部155で選択された領域について、入出力バッファ111における出力バッファ111aに入力される画像情報(重ね合わせ後画像情報)と、セレクタ117を介して取り込まれた入力画像情報とをビット単位で比較する。この比較のタイミング調整は、ドットクロック情報レジスタ153の保持情報に従って行われる。また、比較領域が複数ある場合には、ビット比較処理部151が複数設けられ、この複数のビット比較処理部151によって複数の比較領域についてのビット比較が行われる。オア回路152は、複数のビット比較処理部151からの出力信号のオア論理を得る。オア回路152の出力は、後段の割込み制御回路154に伝達される。割込み制御回路154は、図1における割込み制御回路124と同様に、エラー発生時に割込み制御信号をアサートする。割込み制御回路154によって割込み制御信号がアサートされるか否かは、割込み制御更新情報レジスタ160の保持情報によって決定される。動作情報レジスタ156には、領域制御部155のイネーブル信号が保持される。このイネーブル信号がアサートされることで、領域制御部155の動作が開始される。   The area control unit 155 controls the comparison area according to the area update information held in the area update information register 158. The bit comparison processing unit 151 includes image information (post-overlay image information) input to the output buffer 111 a in the input / output buffer 111 and input input via the selector 117 for the region selected by the region control unit 155. Compare image information bit by bit. This comparison timing adjustment is performed according to the information held in the dot clock information register 153. When there are a plurality of comparison areas, a plurality of bit comparison processing sections 151 are provided, and the plurality of bit comparison processing sections 151 perform bit comparison for the plurality of comparison areas. The OR circuit 152 obtains the OR logic of the output signals from the plurality of bit comparison processing units 151. The output of the OR circuit 152 is transmitted to the interrupt control circuit 154 at the subsequent stage. As with the interrupt control circuit 124 in FIG. 1, the interrupt control circuit 154 asserts an interrupt control signal when an error occurs. Whether or not the interrupt control signal is asserted by the interrupt control circuit 154 is determined by information held in the interrupt control update information register 160. The operation information register 156 holds an enable signal for the area control unit 155. When the enable signal is asserted, the operation of the area control unit 155 is started.

図15には、上記ビット比較処理部151の構成例が示される。   FIG. 15 shows a configuration example of the bit comparison processing unit 151.

ビット比較処理部151は、フリップフロップ回路(FF)161,162、エクスクルーシブオア(排他的論理和)ゲート163,164,165、オアゲート166,167、アンドゲート168を含む。重ね合わせ後画像情報は、エクスクルーシブオアゲート163に伝達され、またフリップフロップ回路161で1クロック分だけ遅延されてからエクスクルーシブオアゲート164に伝達され、さらにフリップフロップ回路161,162で2クロック分だけ遅延されてからエクスクルーシブオアゲート165に伝達される。エクスクルーシブオアゲート163,164,165では、それぞれ入力された二つの情報の論理が一致するか否かの判別が行われる。オアゲート166は、中速ドットクロック指示信号の論理反転されたものと、エクスクルージブオアゲート164の出力とのオア論理を得る。オアゲート167は、高速ドットクロック指示信号の論理反転されたものと、エクスクルーシブオアゲート165の出力とのオア論理を得る。アンドゲート168は、エクスクルーシブオアゲート163の出力と、オアゲート166の出力と、オアゲート167の出力と、領域制御部155からの領域ヒット信号とのアンド論理を得る。このアンドゲート168の出力がビット不一致信号として、オア回路152に伝達される。中速ドットクロック指示信号や高速ドットクロック指示信号はドットクロック情報レジスタ153に保持されたドットクロック情報に含まれる。   The bit comparison processing unit 151 includes flip-flop circuits (FF) 161 and 162, exclusive OR (exclusive OR) gates 163, 164 and 165, OR gates 166 and 167, and an AND gate 168. The superimposed image information is transmitted to the exclusive OR gate 163, delayed by one clock in the flip-flop circuit 161, then transmitted to the exclusive OR gate 164, and further delayed by two clocks in the flip-flop circuits 161 and 162. After that, it is transmitted to the exclusive OR gate 165. In the exclusive OR gates 163, 164, and 165, it is determined whether or not the logics of the two pieces of input information match each other. The OR gate 166 obtains an OR logic between the logically inverted version of the medium speed dot clock instruction signal and the output of the exclusive OR gate 164. The OR gate 167 obtains an OR logic between the logically inverted version of the high speed dot clock instruction signal and the output of the exclusive OR gate 165. The AND gate 168 obtains AND logic of the output of the exclusive OR gate 163, the output of the OR gate 166, the output of the OR gate 167, and the area hit signal from the area control unit 155. The output of the AND gate 168 is transmitted to the OR circuit 152 as a bit mismatch signal. The medium speed dot clock instruction signal and the high speed dot clock instruction signal are included in the dot clock information held in the dot clock information register 153.

本例においては、中速ドットクロック指示信号や高速ドットクロック指示信号によってモード選択が行われる。高速モードでは、中速ドットクロック指示信号及び高速ドットクロック指示信号の双方がハイレベルにされることで、エクスクルーシブオアゲート164,165の出力がアンドゲート168に伝達されるのが阻止される。中速モードでは、中速ドットクロック指示信号がハイレベルにされ、高速ドットクロック指示信号がローレベルにされることで、エクスクルーシブオアゲート164の出力がアンドゲート168に伝達されるのが阻止される。低速モードでは、中速ドットクロック指示信号及び高速ドットクロック指示信号の双方がローレベルにされることで、エクスクルーシブオアゲート164,165の双方の出力がアンドゲート168に伝達される。エクスクルーシブオアゲート163,164,165の論理判別において、どれか一つでも一致すればエラー無しとされ、ビット不一致信号はアサートされない。一致するものが無い場合、アンドゲート168により、ビット不一致信号がアサートさえる。アンドゲート168には、領域制御部155からの領域ヒット信号が入力され、この領域ヒット信号がハイレベルになっていることを条件に、ビット不一致信号がアサートさえる。領域ヒット信号の論理値は、領域更新情報レジスタ158の保持情報に従って決定される。これにより、任意の比較領域についてのエラー検出が行われる。   In this example, the mode is selected by a medium speed dot clock instruction signal or a high speed dot clock instruction signal. In the high speed mode, the output of the exclusive OR gates 164 and 165 is prevented from being transmitted to the AND gate 168 by setting both the medium speed dot clock instruction signal and the high speed dot clock instruction signal to the high level. In the medium speed mode, the output of the exclusive OR gate 164 is prevented from being transmitted to the AND gate 168 by setting the medium speed dot clock instruction signal to the high level and the high speed dot clock instruction signal to the low level. . In the low-speed mode, the outputs of both the exclusive OR gates 164 and 165 are transmitted to the AND gate 168 by setting both the medium-speed dot clock instruction signal and the high-speed dot clock instruction signal to the low level. In the logical determination of the exclusive OR gates 163, 164 and 165, if any one matches, it is determined that there is no error, and the bit mismatch signal is not asserted. If there is no match, AND gate 168 asserts a bit mismatch signal. The AND gate 168 receives a region hit signal from the region control unit 155 and asserts a bit mismatch signal on condition that the region hit signal is at a high level. The logical value of the area hit signal is determined according to the information held in the area update information register 158. Thereby, error detection is performed for an arbitrary comparison region.

図16には、図15に示される構成の動作タイミングが示される。   FIG. 16 shows the operation timing of the configuration shown in FIG.

本例では、例えば時刻t0において3クロックより小さい範囲で遅延が見込まれる場合、セレクタ117を介して取り込まれた入力画像は、ドッド1,2,3(丸印が付されている)のいずれかと合致すれば、エラー無し、と判断される。この様な構成にすることにより、ループバックされる信号がI/Oバッファを通過することにより遅延が大きくなり、同一クロックでの比較が行えない場合でも、制限はあるが対応することが可能となる。つまり、低速モードでは完全な比較が可能となり、中速、高速モードでは完全な比較はできないが、比較対象となる画像は予め分かっており、検出可能な画素は予め計算することができるため、比較対象となる画像を比較可能となるデザインにすることも可能となる。   In this example, for example, when a delay is expected within a range of less than 3 clocks at time t0, the input image captured via the selector 117 is one of Dodd 1, 2, 3 (circled). If they match, it is determined that there is no error. By adopting such a configuration, a delay increases when the signal to be looped back passes through the I / O buffer, and even when comparison with the same clock cannot be performed, it is possible to cope with the limitation. Become. In other words, complete comparison is possible in the low-speed mode and complete comparison is not possible in the medium-speed and high-speed modes, but the image to be compared is known in advance, and the detectable pixels can be calculated in advance. It is also possible to make a design that allows comparison of target images.

《実施の形態8》
図17には、上記ループバック比較制御部118の構成例が示される。
<< Embodiment 8 >>
FIG. 17 shows a configuration example of the loopback comparison control unit 118.

図17に示されるループバック比較制御部118は、図12における主要構成と、図13における主要構成とを合成したものである。すなわち、図17に示されるループバック比較制御部118においては、図12に示されるのと同一機能を有する比較制御部116と、図13に示されるのと同一機能を有するループバック比較制御部118とを含む。比較制御部116から出力された割込み制御信号と、ループバック比較制御部118から出力された割込み制御信号とは、オアゲート171を介して割込み制御部15に伝達される。本例では、比較制御部116でのエラー検出に加えて、ループバック比較制御部118でのエラー検出が行われる。   The loopback comparison control unit 118 shown in FIG. 17 is a combination of the main configuration in FIG. 12 and the main configuration in FIG. That is, in the loopback comparison control unit 118 shown in FIG. 17, the comparison control unit 116 having the same function as shown in FIG. 12 and the loopback comparison control unit 118 having the same function as shown in FIG. Including. The interrupt control signal output from the comparison control unit 116 and the interrupt control signal output from the loopback comparison control unit 118 are transmitted to the interrupt control unit 15 via the OR gate 171. In this example, in addition to error detection by the comparison control unit 116, error detection by the loopback comparison control unit 118 is performed.

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。   Although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof.

1 表示制御装置
10 CPU
12 メモリI/F制御部
13 RAM
14 グラフィック生成部
15 割込み制御部
16 ROMI/F制御部
17 ROM
30 表示装置
100 表示出力制御部
101 バスI/F制御部
105 重ね合わせ制御部
106 比較制御部
107 画質調整部
108−1 プレーン1制御部
108−2 プレーン2制御部
108−n プレーンn制御部
111 入出力バッファ
111a 出力バッファ部
111b 入力バッファ部
112 入力バッファ
116 比較制御部
118 ループバック比較制御部
121 セレクタ
122 CRC処理部
123 比較回路
124 割込み制御回路
125 領域制御部
126 動作情報レジスタ
127 重ね合わせ後画像及びプレーン選択情報レジスタ
128 比較領域情報レジスタ
129 CRC期待値情報レジスタ
130 割込み制御情報レジスタ
137 重ね合わせ後画像及びプレーン選択更新情報レジスタ
138 比較領域更新情報レジスタ
139 CRC期待値更新情報レジスタ
140 割込み制御更新情報レジスタ
1 Display control device 10 CPU
12 Memory I / F control unit 13 RAM
14 Graphic generation unit 15 Interrupt control unit 16 ROM I / F control unit 17 ROM
30 Display Device 100 Display Output Control Unit 101 Bus I / F Control Unit 105 Overlay Control Unit 106 Comparison Control Unit 107 Image Quality Adjustment Unit 108-1 Plane 1 Control Unit 108-2 Plane 2 Control Unit 108-n Plane n Control Unit 111 Input / output buffer 111a Output buffer unit 111b Input buffer unit 112 Input buffer 116 Comparison control unit 118 Loopback comparison control unit 121 Selector 122 CRC processing unit 123 Comparison circuit 124 Interrupt control circuit 125 Area control unit 126 Operation information register 127 Image after superposition And plane selection information register 128 comparison area information register 129 CRC expected value information register 130 interrupt control information register 137 superposed image and plane selection update information register 138 comparison area update information register Motor 139 CRC expected value update information register 140 interrupt control update information register

Claims (12)

インストルメントパネルに画像を表示する表示装置と、
上記表示装置に表示されるべき表示画像を構成するための画像データが格納される記憶装置と、
上記記憶装置から上記画像データを読み出して上記表示装置に表示制御するための表示出力制御部と、上記表示出力制御部の動作を制御可能なCPUと、を含む表示制御装置とを含む、自動車であって、
上記表示制御装置の上記表示出力制御部は、上記表示装置に表示される画像データの任意の領域についての巡回冗長検査を実行する比較制御部を含み、
上記比較制御部は、上記表示装置に表示される画像の任意の領域を巡回冗長検査対象領域として指定するための上記CPUによって設定された比較領域情報に基づいて画像データの領域選択を行う領域制御部と、
上記領域制御部によって選択された領域についての巡回冗長検査のための演算処理を行う演算処理部と、
上記CPUによって上記記憶装置から読み出された期待値が書き換え可能に格納される期待値格納部と、
上記演算処理部での演算処理の結果と、上記期待値格納部に格納された期待値とを比較することでエラー検出を行う比較回路と、
を含み、
上記記憶装置には、上記領域制御部によって選択されうる各領域に対応する期待値が格納され、
上記CPUは、上記領域制御部によって選択された領域に対応する期待値を上記記憶装置から読み出して上記期待値格納部に格納することを特徴とする自動車。
A display device for displaying an image on the instrument panel;
A storage device for storing image data for constituting a display image to be displayed on the display device;
From the storage device reads the image data including the display output control unit for controlling display on the display device, a controllable CPU the operation of the display output control unit, and a display control device including, in the automotive There,
The display output control unit of the display control device includes a comparison control unit that performs a cyclic redundancy check on an arbitrary region of image data displayed on the display device,
The comparison control section performs area control for selecting an area of image data based on comparison area information set by the CPU for designating an arbitrary area of an image displayed on the display device as a cyclic redundancy check target area. And
An arithmetic processing unit that performs arithmetic processing for cyclic redundancy check on the region selected by the region control unit;
An expected value storage unit the expected value read from the storage device by said CPU is capable of storing rewritable,
A comparison circuit that performs error detection by comparing the result of the arithmetic processing in the arithmetic processing unit with the expected value stored in the expected value storage unit;
Only including,
The storage device stores an expected value corresponding to each area that can be selected by the area control unit,
The motor vehicle , wherein the CPU reads an expected value corresponding to an area selected by the area control unit from the storage device and stores it in the expected value storage unit .
上記表示出力制御部は、それぞれ異なる画像データを取り込むための複数のプレーン制御部と、
上記プレーン制御部によって取り込まれた画像データを重ね合わせることで、表示用画像データを形成する重ね合わせ制御部と、を更に含み、
上記比較制御部は、上記プレーン制御部の出力画像情報又は上記重ね合わせ制御部の出力画像情報を選択的に上記演算処理部に供給可能なセレクタを更に含む請求項1記載の自動車。
The display output control unit includes a plurality of plane control units for capturing different image data,
An overlay controller that forms image data for display by superimposing the image data captured by the plane controller;
The automobile according to claim 1, wherein the comparison control unit further includes a selector capable of selectively supplying the output image information of the plane control unit or the output image information of the overlay control unit to the arithmetic processing unit.
上記比較制御部は複数設けられ、上記複数の比較制御部は、それぞれ上記表示装置に表示される画像データの任意の領域についての巡回冗長検査を並列的に実行する請求項2記載の自動車。   The automobile according to claim 2, wherein a plurality of the comparison control units are provided, and each of the plurality of comparison control units performs a cyclic redundancy check on an arbitrary region of image data displayed on the display device in parallel. 上記比較制御部は、上記比較回路での比較結果に基づいて、上記表示装置にエラーメッセージの表示を行うとともに、上記表示装置の近傍に配置された警告灯を点灯させる請求項2記載の自動車。   The automobile according to claim 2, wherein the comparison control unit displays an error message on the display device based on a comparison result in the comparison circuit, and turns on a warning lamp disposed in the vicinity of the display device. 上記表示制御装置は、
上記セレクタの制御情報を保持する選択情報レジスタと、
上記選択情報レジスタ内の制御情報の更新情報を保持する選択更新情報レジスタと、
上記比較領域情報を保持する比較領域情報レジスタと、
上記比較領域情報レジスタ内の比較領域情報の更新情報を保持する比較領域更新情報レジスタと、
上記演算処理部での演算処理結果の期待値を保持する期待値情報レジスタと、
上記期待値情報レジスタ内の期待値の更新情報を保持する期待値更新情報レジスタと、を含み、
上記表示装置の垂直同期信号に同期して、上記選択情報レジスタの保持情報が上記選択更新情報レジスタの保持情報によって更新され、
上記表示装置の垂直同期信号に同期して、上記比較領域情報レジスタの保持情報が上記比較領域更新情報レジスタの保持情報によって更新され、
上記表示装置の垂直同期信号に同期して、上記期待値情報レジスタの保持情報が期待値更新情報レジスタの保持情報によって更新される請求項2記載の自動車。
The display control device
A selection information register for holding control information of the selector;
A selection update information register for holding control information update information in the selection information register;
A comparison area information register for holding the comparison area information;
A comparison area update information register for holding update information of the comparison area information in the comparison area information register;
An expected value information register for holding an expected value of the arithmetic processing result in the arithmetic processing unit;
An expected value update information register for holding expected value update information in the expected value information register, and
In synchronization with the vertical synchronization signal of the display device, the holding information in the selection information register is updated by the holding information in the selection update information register,
In synchronization with the vertical synchronization signal of the display device, the holding information in the comparison area information register is updated by the holding information in the comparison area update information register,
The automobile according to claim 2, wherein the information held in the expected value information register is updated by the information held in the expected value update information register in synchronization with a vertical synchronizing signal of the display device.
上記比較制御部は、上記比較回路での比較結果に基づいて上記CPUに対して割込み要求を行うための割込み制御信号を形成する割込み制御回路を含み、
上記割込み制御回路は、上記比較回路での比較結果に基づいてエラーとなったフレーム数を計数するためのカウンタと、
上記カウンタでの計数値と所定の閾値とを比較するための比較器と、を含み、
上記比較器での比較結果に基づいて、上記割込み制御信号がアサートされる請求項2記載の自動車。
The comparison control unit includes an interrupt control circuit that forms an interrupt control signal for making an interrupt request to the CPU based on a comparison result in the comparison circuit,
The interrupt control circuit includes a counter for counting the number of frames in error based on the comparison result in the comparison circuit;
A comparator for comparing the count value of the counter with a predetermined threshold value,
The automobile according to claim 2, wherein the interrupt control signal is asserted based on a comparison result in the comparator.
上記比較制御部は、上記比較回路での比較結果に基づいて上記CPUに対して割込み要求を行うための割込み制御信号を形成する割込み制御回路を含み、
上記割込み制御回路は、上記比較回路での比較結果に基づいてエラーとなったフレーム数を計数するための複数のカウンタと、
上記複数のカウンタを選択するためのカウンタ選択制御部と、
上記カウンタ選択制御部によって選択された上記カウンタでの計数値と所定の閾値とを比較するための比較器と、を含み、
上記比較器での比較結果に基づいて、上記割込み制御信号がアサートされる請求項2記載の自動車。
The comparison control unit includes an interrupt control circuit that forms an interrupt control signal for making an interrupt request to the CPU based on a comparison result in the comparison circuit,
The interrupt control circuit includes a plurality of counters for counting the number of frames in error based on the comparison result in the comparison circuit,
A counter selection control unit for selecting the plurality of counters;
A comparator for comparing the count value of the counter selected by the counter selection control unit with a predetermined threshold value,
The automobile according to claim 2, wherein the interrupt control signal is asserted based on a comparison result in the comparator.
上記表示制御装置は、上記表示出力制御部から出力された画像データを外部出力するための第1バッファと、
上記第1バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第2バッファと、を含み、
上記表示出力制御部は、上記第1バッファの出力と上記第2バッファの出力とを選択的に上記比較制御部に伝達するためのセレクタを含む請求項2記載の自動車。
The display control device includes a first buffer for externally outputting the image data output from the display output control unit,
A second buffer for again taking in the image data externally output via the first buffer into the display control device,
The automobile according to claim 2, wherein the display output control unit includes a selector for selectively transmitting the output of the first buffer and the output of the second buffer to the comparison control unit.
インストルメントパネルに画像を表示する表示装置と、
上記表示装置に表示されるべき表示画像を構成するための画像データが格納される記憶装置と、
上記記憶装置から上記画像データを読み出して上記表示装置に表示制御するための表示出力制御部と、上記表示出力制御部の動作を制御可能なCPUと、を含む表示制御装置とを含む、自動車であって、
上記表示制御装置は、
上記画像データを上記表示装置に表示制御するための表示出力制御部と、
上記表示出力制御部の動作を制御可能なCPUと、
上記表示出力制御部から出力された画像データを外部出力するための第1バッファと、
上記第1バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第2バッファと、を含む表示制御装置であって、
上記表示出力制御部は、上記表示装置に表示される画像の任意の領域についてのエラー検出を行うループバック比較制御部と、
上記第1バッファの出力と上記第2バッファの出力とを選択的に上記ループバック比較制御部に伝達するためのセレクタと、を含み、
上記ループバック比較制御部は、上記表示装置に表示される画像の任意の領域を検査対象領域として指定するための領域更新情報に基づいて画像データの領域選択を行う領域制御部と、
上記領域制御部によって選択された領域について、上記第1バッファに入力される画像データと上記セレクタを介して伝達された画像データとをビット単位で比較することでエラー検出を行うビット比較処理部と、を含むことを特徴とする自動車。
A display device for displaying an image on the instrument panel;
A storage device for storing image data for constituting a display image to be displayed on the display device;
An automobile including a display output control unit for reading out the image data from the storage device and performing display control on the display device, and a display control device including a CPU capable of controlling the operation of the display output control unit. There,
The display control device
A display output control unit for controlling the display of the image data on the display device;
A CPU capable of controlling the operation of the display output control unit;
A first buffer for externally outputting image data output from the display output control unit;
A display control device comprising: a second buffer for taking image data output externally through the first buffer into the display control device again;
The display output control unit includes a loopback comparison control unit that performs error detection on an arbitrary region of an image displayed on the display device;
A selector for selectively transmitting the output of the first buffer and the output of the second buffer to the loopback comparison control unit,
The loopback comparison control unit is a region control unit that performs region selection of image data based on region update information for designating an arbitrary region of an image displayed on the display device as a region to be inspected,
A bit comparison processing unit that performs error detection by comparing the image data input to the first buffer and the image data transmitted through the selector in units of bits with respect to the region selected by the region control unit; An automobile characterized by including.
上記ビット比較処理部は、上記第1バッファに入力される画像データを遅延するための遅延回路を含み、
上記遅延回路の出力データと上記セレクタを介して伝達された画像データとが一致する場合には、エラーと判断しない請求項9記載の自動車。
The bit comparison processing unit includes a delay circuit for delaying image data input to the first buffer,
The automobile according to claim 9, wherein when the output data of the delay circuit and the image data transmitted through the selector match, an error is not determined.
インストルメントパネルに画像を表示する表示装置と、
上記表示装置に表示されるべき表示画像を構成するための画像データが格納される記憶装置と、
上記記憶装置から上記画像データを読み出して上記表示装置に表示制御するための表示出力制御部と、上記表示出力制御部の動作を制御可能なCPUと、を含む表示制御装置とを含む、自動車であって、
上記表示制御装置は、
上記画像データを上記表示装置に表示制御するための表示出力制御部と、
上記表示出力制御部の動作を制御可能なCPUと、
上記表示出力制御部から出力された画像データを外部出力するための第1バッファと、
上記第1バッファを介して外部出力された画像データを再び上記表示制御装置内に取り込むための第2バッファと、を含む表示制御装置であって、
上記表示出力制御部は、上記表示装置に表示される画像の任意の領域についての巡回冗長検査を実行する比較制御部と、
上記表示装置に表示される画像データの任意の領域についてのエラー検出を行うループバック比較制御部を含み、
上記比較制御部は、上記表示装置に表示される画像データの任意の領域を巡回冗長検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う第1領域制御部と、
上記第1領域制御部によって選択された領域についての巡回冗長検査のための演算処理を行う演算処理部と、
上記演算処理部での演算処理の結果と、その期待値とを比較することでエラー検出を行う比較回路と、
を含み、
上記ループバック比較制御部は、上記表示装置に表示される画像の任意の領域を検査対象領域として指定するための比較領域情報に基づいて画像データの領域選択を行う第2領域制御部と、
上記第1バッファの出力と上記第2バッファの出力とを選択的に上記ループバック比較制御部に伝達するためのセレクタと、
上記第2領域制御部によって選択された領域について、上記第1バッファの入力画像データと上記セレクタを介して伝達された画像データとをビット単位で比較することでエラー検出を行うビット比較処理部と、を含むことを特徴とする自動車。
A display device for displaying an image on the instrument panel;
A storage device for storing image data for constituting a display image to be displayed on the display device;
An automobile including a display output control unit for reading out the image data from the storage device and performing display control on the display device, and a display control device including a CPU capable of controlling the operation of the display output control unit. There,
The display control device
A display output control unit for controlling the display of the image data on the display device;
A CPU capable of controlling the operation of the display output control unit;
A first buffer for externally outputting image data output from the display output control unit;
A display control device comprising: a second buffer for taking image data output externally through the first buffer into the display control device again;
The display output control unit includes a comparison control unit that performs a cyclic redundancy check on an arbitrary region of an image displayed on the display device;
Including a loopback comparison control unit that performs error detection for an arbitrary region of image data displayed on the display device;
The comparison control unit includes a first region control unit that performs region selection of image data based on comparison region information for designating an arbitrary region of image data displayed on the display device as a cyclic redundancy check target region;
An arithmetic processing unit that performs arithmetic processing for cyclic redundancy check on the region selected by the first region control unit;
A comparison circuit that performs error detection by comparing the result of the arithmetic processing in the arithmetic processing unit and its expected value;
Including
The loopback comparison control unit includes a second region control unit that performs region selection of image data based on comparison region information for designating an arbitrary region of an image displayed on the display device as an inspection target region;
A selector for selectively transmitting the output of the first buffer and the output of the second buffer to the loopback comparison control unit;
A bit comparison processing unit that performs error detection by comparing the input image data of the first buffer and the image data transmitted through the selector in units of bits for the region selected by the second region control unit; An automobile characterized by including.
上記表示出力制御部は、上記比較回路による比較結果に基づいて割込み制御信号をアサートする割込み制御回路を有し、上記割込み制御信号のアサートに基づいて、特定の上記プレーン制御部で取り込まれたエラーメッセージの画像を上記重ね合わせ制御部で重ね合わせて表示を行うと共に、上記表示装置の近傍に配置された警告灯を点灯させる、請求項2記載の自動車。   The display output control unit has an interrupt control circuit that asserts an interrupt control signal based on a comparison result by the comparison circuit, and an error captured by a specific plane control unit based on the assertion of the interrupt control signal. The automobile according to claim 2, wherein the image of the message is displayed by being superimposed by the overlay control unit, and a warning lamp disposed in the vicinity of the display device is turned on.
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JP6418185B2 (en) 2016-03-10 2018-11-07 トヨタ自動車株式会社 Image display system for vehicles
JP2020003516A (en) 2018-06-25 2020-01-09 セイコーエプソン株式会社 Display driver, electronic apparatus, and movable body
KR102648816B1 (en) * 2018-11-28 2024-03-19 현대자동차주식회사 Method and system for automating and evaluating interworking specifications between infotainment system and electrical equipment
KR102153718B1 (en) * 2019-06-12 2020-09-08 주식회사 텔레칩스 Vehicle cluster apparatus and method for determining freeze frame causing screen freezing
KR102541501B1 (en) * 2020-12-02 2023-06-12 주식회사 텔레칩스 Method and apparatus for detecting image error
KR102384338B1 (en) * 2020-12-22 2022-04-08 주식회사 텔레칩스 Method and apparatur for image error detection
KR102664439B1 (en) * 2021-12-02 2024-05-09 주식회사 텔레칩스 System for verifying integrity of image

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3957612B2 (en) * 2001-11-06 2007-08-15 松下電器産業株式会社 In-vehicle display system
JP4807996B2 (en) * 2005-09-30 2011-11-02 富士通株式会社 Determination apparatus and determination method
JP4191206B2 (en) * 2006-06-08 2008-12-03 エーユー オプトロニクス コーポレイション Image display system and image display apparatus

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